JP3403533B2 - ディジタルタイミング復元回路 - Google Patents

ディジタルタイミング復元回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は映像再生信号からサンプ
リングクロックを復元するディジタル映像機器のディジ
タルタイミング復元回路に関する。特にループフィルタ
の帯域幅を可変とすることにより、安定したサンプリン
グクロックを発生させるディジタルタイミング復元回路
に関する。
【０００２】
【従来の技術】従来のディジタルタイミング復元回路で
は、初期にサンプリング位相を取得する過程で位相取得
の時間を早めるために、ループフィルタの帯域幅を広く
している。この方法では、定常状態に於いて、雑音によ
るサンプリング位相の変化が大きいと位相誤差が大きく
なるという問題点がある。また、ハードウェアによって
実現する際、限られたビット数で量子化することによる
デッドゾーン効果（dead-zone effect）が発生するとい
う問題点を招いている。
【０００３】ディジタル映像機器システムでは、再生さ
れる信号から抽出されるビットクロックの精度が、再生
システムの全般的な性能に影響を及ぼす。特に、現在の
ように記録密度の高密度化を追求している状況では、記
録された信号間の干渉が非常にひどくなることにより、
ビットクロックを正確に復元することはさらに重要な問
題となってきている。通常、ディジタルタイミング復元
回路の動作はサンプリングされたディジタル再生信号か
ら位相誤差を検出してディジタルフィルタを経て出力さ
れた信号をアナログ信号に変換して電圧制御発振器を調
整し、前記調整されたクロックで再び再生信号をサンプ
リングするという帰還構造によりなされる。
【０００４】システムの初期動作時、または記録された
プログラム探索のために飛び渡りなどをする度に、再生
信号をサンプリングするためのサンプリングクロックの
位相と再生される信号のビットクロックの位相との間に
相当な差異が発生する。このような理由により、ディジ
タルタイミング復元回路が位相取得動作をすることが必
要となる。位相取得動作は一定のデータを記録し、信号
の再生中サンプリング位相と再生信号のビットクロック
位相間の誤差を取り除くことを主な目的とする。この
際、位相取得時間が速ければ速いほど、必要なデータ数
も減るため、記録密度も向上する。
【０００５】一般に、ディジタルタイミング復元回路で
位相取得の動作では、ループフィルタの帯域幅を広くす
ることにより、再生信号のビットクロックは迅速に追跡
される。しかしながら、この方法は、位相の取得がある
程度完了された状態に於いて、位相誤差が大きくなると
いう問題点を伴う。特に、信号対雑音比が低い場合は雑
音による位相変動が大きくなり、サンプリングクロック
の誤差が大きくなる。一方、位相誤差を小さくするため
にループフィルタの帯域幅を狭くしたすると、位相取得
がある程度完了された状態に於いてサンプリングクロッ
クの位相変動は小さくなるが、位相誤差取得の時間が長
くなるという問題点が残る。
【０００６】また、ハードウェアによる実現を考慮する
と、ループフィルタから出力されるデータはディジタル
−アナログ変換器に入力されるために限られたビット数
で量子化しなければならない。この量子化ビット数はデ
ィジタル−アナログ変換器で要求するビット数と一致す
べきである。この際、要求されるビット数は通常６乃至
８ビット程度である。従って、このために量子化雑音が
大きくなり、デッドゾーン効果が発生するようになる。
デッドゾーン効果はループフィルタから出力される電圧
制御発振器制御信号が量子化ステップの大きさ△より小
さい時、即ち
【０００７】｜電圧制御発振器制御信号｜＜△
【０００８】である時に発生する現象である。この際、
位相誤差の検出にも係わらず、それ以上のサンプリング
位相の調整は起こらない。電圧制御発振器制御信号の量
子化ビット数が小さくなるほど量子化ステップの大きさ
△は大きくなるので、デッドゾーン効果は大きくなる。
【０００９】本発明は上述の問題点を補って位相取得時
間を速め、定常状態に於ける位相変動を小さくし、また
量子化ビット数の制限によるデッドゾーン効果を減らす
機能を有するディジタルタイミング復元回路である。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は前述した従来技術の問題点を改善するために案出され
たものであって、位相取得の時間を速め、位相誤差を小
さくして安定したサンプリングクロックを発生するディ
ジタルタイミング復元装置を提供することである。
【００１１】本発明の他の目的はハードウェアの具現
時、制限されたビット数で量子化遂行時に発生するデッ
ドゾーン効果を減らすディジタルタイミング復元装置を
提供することである。
【００１２】
【課題を解決するための手段】前述した目的を達成する
ため、本発明の装置は、アナログ映像再生信号の低域成
分からサンプリングクロックを復元するディジタル映像
機器のティジタルタイミング復元回路に於いて、前記ア
ナログ低域成分信号をディジタル信号に変換するための
アナログ−ディジタル変換手段と、前記アナログ−ディ
ジタル変換手段から出力された信号からサンプリングク
ロックと再生信号ビットクロック間の位相誤差を検出す
るための位相誤差検出手段と、前記位相誤差検出手段か
ら出力された位相誤差値を所定の閾値と比較するための
位相誤差比較手段と、前記位相誤差検出手段から出力さ
れた位相誤差の信号を前記位相誤差比較手段の出力によ
って選択的に出力するループフィルタ手段と、所定の複
数の基準電圧を発生し、前記発生された複数の基準電圧
中の一つを前記位相誤差比較手段の出力により選択的に
出力するための基準電圧発生手段と、前記基準電圧発生
手段から発生した信号を基準電圧として前記ループフィ
ルタ手段から出力されたディジタル信号をアナログ信号
に変換するためのディジタル−アナログ変換手段と、前
記ディジタル−アナログ変換手段からアナログ信号を受
けて発振周波数及び位相を調整して調整されたサンプリ
ングクロックを前記アナログ−ディジタル変換手段に供
給する電圧制御発振手段とを含む。
【００１３】
【作用】ディジタルタイミング復元回路で位相誤差検出
部から検出した位相誤差の大きさによりループフィルタ
の帯域幅を可変とすることにより、位相取得の時間を減
らし、かつ定常状態では雑音の影響などによるサンプリ
ングの位相誤差を減らす。
【００１４】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
【００１５】図１は本発明によるディジタルタイミング
復元回路の全体構成図である。図１に於いて、参照符号
１０は前置増幅器、１２は低域通過フィルタ（LOW PASS
FILTER ; 以下ＬＰＦという）、１４はアナログ−ディ
ジタル変換器（ANALOG-DIGITAL CONVERTER ; 以下ＡＤ
Ｃという）、１６は位相誤差検出器、１８はループフィ
ルタ、２０はディジタル−アナログ変換器（DIGITAL-AN
ALOG CONVERTER; 以下ＤＡＣという）、２２は電圧制御
発振器、２４は位相誤差比較器、そして２６は基準電圧
発生部である。
【００１６】図１を説明するために３つの事項を予め仮
定する。
【００１７】第１に、前記位相誤差比較器２４で位相誤
差の大きさを４つに分類する。第２に、前記ループフィ
ルタ１８の出力信号は８ビット信号に制限する。第３
に、８ビットに制限する前の信号は１６ビット信号とす
る。説明の便宜上、前記３つの事項を仮定したが、本発
明は必ずしもそれだけに極限されない。本発明の基本原
理と思想の範疇内ならば、どのぐらいでも拡張可能なの
は明らかであろう。
【００１８】再生されるアナログ信号は前置増幅器１０
を経てＬＰＦ１２を経由した後、ＡＤＣ１４でディジタ
ル信号に変換されて位相誤差検出器１６に入力される。
前記位相誤差検出器１６では、入力される信号からサン
プリングクロックと再生信号ビットクロックとの間の位
相誤差を検出してループフィルタ１８に送る。前記ルー
プフィルタ１８では信号をフィルタリングしてＤＡＣ２
０に出力し、前記ＤＡＣ２０では信号をアナログ信号に
変換して電圧制御発振器２２で発振されるクロックの周
波数及び位相を調整する。前記調整されたクロックはＡ
ＤＣ１４に入力されて調整された周波数及び位相で再生
信号をサンプリングする。位相誤差比較器２４では位相
誤差検出器１６の出力信号の大きさを所定の閾値と比較
して、その結果をループフィルタ１８と基準電圧発生部
２６とに出力する。
【００１９】図２は図１の位相誤差比較器２４の実施例
を示す図面である。図２に於いて、参照符号３０〜４０
はそれぞれ第１比較器乃至第６比較器であり、参照符号
４２〜５２は第１論理積ゲート乃至第６論理積ゲートで
あり、５４は反転器であり、そして５６は論理和ゲート
である。
【００２０】図２に於いて、位相誤差検出器１６から出
力される信号は２の補数形態であって、第１比較器３０
乃至第６比較器４０に入力される。第１比較器３０乃至
第６比較器４０は、それぞれＡ端子の入力信号とＢ端子
の入力信号を比較してＡ端子の入力信号がＢ端子の入力
信号より小さい場合に論理値１を出力し、それ以外の場
合には論理値０を出力する。第１比較器３０は所定の閾
値λ（Ｂ端子）と位相誤差検出器１６から出力された位
相誤差を比較する。第２比較器３２は所定の閾値−λ
（Ａ端子）と位相誤差検出器１６から出力された位相誤
差とを比較する。第１比較器３０と第２比較器３２の出
力信号は第１論理積ゲート４２の入力信号である。第３
比較器３４は所定の閾値λ／２（Ｂ端子）と位相誤差検
出器１６から出力された位相誤差を比較し、第４比較器
３６は所定の閾値−λ／２（Ａ端子）と位相誤差検出器
１６から出力された位相誤差を比較する。前記第３比較
器３４と第４比較器３６の出力信号は第２論理積ゲート
４４の入力信号である。第５比較器３８は所定の閾値λ
／４（Ｂ端子）と位相誤差検出器１６から出力された位
相誤差を比較し、第６比較器４０は所定の閾値−λ／４
（Ａ端子）と位相誤差検出器１６から出力された位相誤
差を比較する。第５比較器３８と第６比較器４０の出力
信号は第３論理積ゲート４６の入力信号である。第４論
理積ゲート４８は第１論理積ゲート４２と第２論理積ゲ
ート４４の出力信号を入力として出力信号Ｓ１を出力す
る。同様に、第６論理積ゲート５２は、第２論理積ゲー
ト４４、第３論理積ゲート４６、第５論理積ゲート５
０、反転器５４及び論理和ゲート５６を経て出た出力と
第１論理積ゲート４２の出力とを入力として出力信号Ｓ
０を出力する。また、第１論理積ゲート４２の出力をａ
とし、第２論理積ゲート４４の出力をｂとし、第３論理
積ゲート４６の出力をｃとすると、位相誤差比較器２４
の出力信号間のブール代数関係は次の（式１）及び（式
２）の通りである。
【００２１】
【数１】
【００２２】
【数２】
【００２３】従って、位相誤差比較器２４の出力信号
（Ｓ０，Ｓ１）と位相誤差検出器１６の出力信号との関
係は次の
【表１】 に示す。
【００２４】
【表１】
【００２５】図３はループフィルタの実施例を示す図面
である。図３に於いて、参照符号６０〜７４はそれぞれ
第１乗算器乃至第８乗算器であり、７６、７８はそれぞ
れ第１信号選択器及び第２信号選択器であり、８０は第
２加算器、８２は遅延器、８４は第１加算器、そして８
６は第３信号選択器である。
【００２６】位相誤差検出器１６から出力される信号は
第１乗算器６０乃至第４乗算器６６に入力され、それぞ
れα１乃至α４の値が乗算されて第１信号選択器７６に
入力される。また、位相誤差検出器１６の出力信号は第
５乗算器６８乃至第８乗算器７４に入力され、それぞれ
β１乃至β４の値が乗算されて第２信号選択器７８に入
力される。この際、α１乃至α４値の大きさは、
【００２７】α１＞α２＞α３＞α４
【００２８】の関係を有し、β１乃至β４の大きさは、
【００２９】β１＞β２＞β３＞β４
【００３０】の関係を有する。第１信号選択器７６と第
２信号選択器７８はそれぞれの選択端子Ｘ、Ｙに入力さ
れる前記位相誤差比較器２４の出力信号Ｓ０、Ｓ１の値
によりそれぞれ４つの入力信号のうち一つを選択的に出
力する。第２加算器８０では、遅延器８２から出力され
た信号と前記第２信号選択器７８から選択された信号を
加算する。前記遅延器８２では前記第２加算器８０から
出力された信号を遅延する。即ち、フィードバックがな
される。第１加算器８４では、前記第２加算器８０から
出力された信号と前記第１信号選択器７６から出力され
た信号を加算する。第１加算器８４の出力は１６ビット
信号として第３信号選択器８６に入力される。第３信号
選択器８６の動作は図４Ａと図４Ｂを参照して説明す
る。
【００３１】図４Ａは第３信号選択器８６に入力される
１６ビット信号の形態を説明するための図面である。ビ
ット信号は２の補数形態なので、最上位ビットは符号ビ
ットであり、残り１５ビットは信号の大きさを示す。図
４Ｂは、位相誤差比較器２４の出力信号であるＳ０及び
Ｓ１に応じて第３信号選択器８６で１６ビットのうち８
ビットを選択して電圧制御発振器（VOLTAGE CONTROLLED
OSCILLATOR）制御信号として出力することを示す。
【００３２】図５Ａと図５Ｂは図１の基準電圧発生部２
６の実施例を示す。図５Ａは基準電圧Ｖを分圧して電圧
信号Ｖ０、Ｖ１、Ｖ２及びＶ３を作る方法を示す図面で
ある。この方法は抵抗Ｒ１〜Ｒ６により遂行される。電
圧信号Ｖ０、Ｖ１、Ｖ２及びＶ３の大きさの関係はそれ
ぞれ、
【００３３】Ｖ０＝Ｖ、
【００３４】Ｖ１＝Ｖ／２、
【００３５】Ｖ２＝Ｖ／４、
【００３６】Ｖ３＝Ｖ／８
【００３７】である。図５Ｂはアナログ選択器を示す図
面である。位相誤差比較器２４の出力信号であるＳ０及
びＳ１に応じて４つの電圧信号、即ちＶ０、Ｖ１、Ｖ２
及びＶ３のうち一つを選択してＤＡＣ２０にディジタル
−アナログ変換時の基準電圧として入力する。
【００３８】ディジタル−アナログ変換器２０は基準電
圧発生器２６からの基準電圧を受けてループフィルタ１
８からの電圧制御発振器制御信号をディジタル−アナロ
グ変換して電圧制御発振器２２に供給し、電圧制御発振
器２２はアナログ変換された信号を受けて調整された周
波数及び位相で発振し、前記アナログ−ディジタル変換
器１４の再生クロックと同期したサンプリングクロック
を発生する。
【００３９】
【発明の効果】上述したように構成した本発明によるデ
ィジタルタイミング復元回路では、位相誤差検出部から
検出した位相誤差の大きさによりループフィルタの帯域
幅を可変とすることにより、位相取得の時間を減らし、
定常状態では雑音の影響などによりサンプリングの位相
誤差を減らすことができる。また、ハードウェアによる
実現の際、限られたビット数で量子化することによるデ
ッドゾーン効果を相当に減らすことができる。
【図面の簡単な説明】
【図１】図１は本発明によるディジタルタイミング復元
回路のブロック図である。
【図２】図２は図１の位相誤差比較器の実施例を示す図
面である。
【図３】図３は図１のループフィルタの実施例を示す図
面である。
【図４】図４はＡ及びＢからなり、図４Ａは図３の第３
信号選択器に入力される１６ビット信号の形態を説明す
るための図面であり、図４Ｂは位相誤差比較器の出力信
号であるＳ０及びＳ１に応じて第３信号選択器で１６ビ
ットのうち８ビットを選択して電圧制御発振器制御信号
として出力する方法の一例を説明する図である。
【図５】図５はＡ及びＢからなり、図５Ａは図１の基準
電圧発生器内の基準電圧Ｖを分圧して電圧信号Ｖ０、Ｖ
１、Ｖ２及びＶ３を作る方法を示す図であり、図５Ｂは
図１の基準電圧発生器内のアナログ選択器を示す図面で
ある。
【符号の説明】
１０ 前置増幅器 １２ 低域通過フィルタ（ＬＰＦ） １４ アナログ−ディジタル変換器（ＡＤＣ） １６ 位相誤差検出器 １８ ループフィルタ ２０ ディジタル−アナログ変換器（ＤＡＣ） ２２ 電圧制御発振器 ２４ 位相誤差比較器 ２６ 基準電圧発生部 ３０ 第１比較器 ３２ 第２比較器 ３４ 第３比較器 ３６ 第４比較器 ３８ 第５比較器 ４０ 第６比較器 ４２ 第１論理積ゲート ４４ 第２論理積ゲート ４６ 第３論理積ゲート ４８ 第４論理積ゲート ５０ 第５論理積ゲート ５２ 第６論理積ゲート ５４ 反転器 ５６ 論理和ゲート ６０ 第１乗算器 ６２ 第２乗算器 ６４ 第３乗算器 ６６ 第４乗算器 ６８ 第５乗算器 ７０ 第６乗算器 ７２ 第７乗算器 ７４ 第８乗算器 ７６ 第１信号選択器 ７８ 第２信号選択器 ８０ 第２加算器 ８２ 遅延器 ８４ 第１加算器 ８６ 第３信号選択器 Ｖ 基準電圧 Ｖ０ 電圧信号 Ｖ１ 電圧信号 Ｖ２ 電圧信号 Ｖ３ 電圧信号 Ｒ１ 抵抗 Ｒ２ 抵抗 Ｒ３ 抵抗 Ｒ４ 抵抗 Ｒ５ 抵抗 Ｒ６ 抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/14 - 5/217 H03L 1/00 - 7/26 H04N 5/06

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 アナログ映像再生信号の低域成分信号
    からサンプリングクロックを復元するディジタル映像機
    器のティジタルタイミング復元回路であって、 前記アナログ低域成分信号をディジタル信号に変換する
    ためのアナログ−ディジタル変換手段と、 前記アナログ−ディジタル変換手段から出力された信号
    からサンプリングクロックと再生信号ビットクロックと
    の間の位相誤差を検出するための位相誤差検出手段と、 前記位相誤差検出手段から出力された位相誤差値を所定
    の閾値と比較するための位相誤差比較手段と、 前記位相誤差検出手段から出力された位相誤差の信号を
    前記位相誤差比較手段の出力に従って選択的に出力する
    ループフィルタ手段と、 所定の複数の基準電圧を発生し、前記発生された複数の
    基準電圧中の一つを前記位相誤差比較手段の出力により
    選択的に出力するための基準電圧発生手段と、 前記基準電圧発生手段から出力された信号を基準電圧と
    して前記ループフィルタ手段から出力されたディジタル
    信号をアナログ信号に変換するためのディジタル−アナ
    ログ変換手段と、 前記ディジタル−アナログ変換手段で変換されたアナロ
    グ信号を受けて発振周波数及び位相を調整し調整された
    サンプリングクロックを前記アナログ−ディジタル変換
    手段に供給する電圧制御発振手段とを含むディジタルタ
    イミング復元回路。
  2. 【請求項２】 前記位相誤差検出手段から出力される
    位相誤差値をｘとし、所定の閾値をλとする時、 前記位相誤差比較手段が、 前記位相誤差値ｘを前記所定の閾値λと比較する第１比
    較手段と、 前記位相誤差値ｘを前記所定の閾値−λと比較する第２
    比較手段と、 前記位相誤差値ｘを前記所定の閾値λ／２と比較する第
    ３比較手段と、 前記位相誤差値ｘを前記所定の閾値−λ／２と比較する
    第４比較手段と、 前記位相誤差値ｘを前記所定の閾値λ／４と比較する第
    ５比較手段と、 前記位相誤差値ｘを前記所定の閾値−λ／４と比較する
    第６比較手段とを含み前記比較の結果を第１出力信号Ｓ
    ０及び第２出力信号Ｓ１として出力することにより、前
    記位相誤差検出手段から出力される位相誤差値ｘの大き
    さと所定の閾値λを比較することを特徴とする請求項１
    に記載のディジタルタイミング復元回路。
  3. 【請求項３】 前記位相誤差値ｘが−λ＜ｘ＜λの範
    囲に属するか否かを判断する手段であって、ｘ＜λを比
    較する前記第１比較手段と、ｘ＞−λを比較する前記第
    ２比較手段と、前記第１及び第２比較手段のそれぞれの
    判断結果を入力とする論理積ゲートとから構成された位
    相誤差比較手段を含むことを特徴とする請求項２に記載
    のディジタルタイミング復元回路。
  4. 【請求項４】 前記位相誤差値ｘが−λ／２＜ｘ＜λ
    ／２の範囲に属するか否かを判断する手段であって、ｘ
    ＜λ／２を比較する第３比較手段と、ｘ＞−λ／２を比
    較する第４比較手段と、前記第３及び第４比較手段のそ
    れぞれの判断結果を入力とする論理積ゲートとから構成
    された位相誤差比較手段を含む請求項２に記載のディジ
    タルタイミング復元回路。
  5. 【請求項５】 前記位相誤差値ｘが−λ／４＜ｘ＜λ
    ／４の範囲に属するか否かを判断する手段であって、ｘ
    ＜λ／４を比較する第５比較手段と、ｘ＞−λ／４を比
    較する第６比較手段と、前記第５及び第６比較手段のそ
    れぞれの判断結果を入力とする論理積ゲートとから構成
    された位相誤差比較手段を含む請求項２に記載のディジ
    タルタイミング復元回路。
  6. 【請求項６】 前記ループフィルタ手段が、 前記位相誤差検出手段から出力された位相誤差値を所定
    の倍率で乗算する第１乗算器、第２乗算器、第３乗算
    器、第４乗算器、第５乗算器、第６乗算器、第７乗算
    器、及び第８乗算器と、 前記第１乗算器、第２乗算器、第３乗算器、及び第４乗
    算器の出力信号を受けて前記位相誤差比較手段の出力に
    よって選択的に出力する第１信号選択器と、 前記第５乗算器、第６乗算器、第７乗算器、及び第８乗
    算器の出力信号を受けて前記位相誤差比較手段の出力に
    よって選択的に出力する第２信号選択器と、 前記第２信号選択器の出力信号と自分の出力信号を所定
    時間遅延した信号とを加算する第２加算器と、 前記第１信号選択器の出力信号と前記第２加算器の出力
    信号とを加算する第１加算器と、 前記位相誤差比較手段の出力によって前記第１加算器の
    出力信号を選択的に出力するための第３信号選択器とを
    含むことを特徴とする請求項１に記載のディジタルタイ
    ミング復元回路。
  7. 【請求項７】 前記位相誤差検出手段から出力される
    位相誤差値に乗算される係数値に於いて、 第１乗算器の係数値をα１、第２乗算器の係数値をα
    ２、第３乗算器の係数値をα３、及び第４乗算器の係数
    値をα４とする時、前記α１〜α４の関係は、 α１＞α２＞α３＞α４であり、 第５乗算器の係数値をβ１、第６乗算器の係数値をβ
    ２、第７乗算器の係数値をβ３、及び第８乗算器の係数
    値をβ４とする時、前記β１〜β４の関係は、 β１＞β２＞β３＞β４となることを特徴とする請求項
    ６に記載のディジタルタイミング復元回路。
  8. 【請求項８】 前記第１加算器から出力される信号が
    １６個のビットより構成され、前記１６個のビットのう
    ち、最上位ビットは符号ビットであり、残り１５個のビ
    ットは信号の大きさを示すビットであり、 前記第３信号選択器が、前記位相誤差比較手段から出力
    される第１出力信号Ｓ０と第２出力信号Ｓ１とを信号選
    択信号として利用して、前記１６個のビットのうち一つ
    の符号ビットと連続する７個のビット信号とを選択して
    出力することを特徴とする請求項６に記載のディジタル
    タイミング復元回路。
  9. 【請求項９】 前記位相誤差比較手段から出力される
    第１出力信号Ｓ０と第２出力信号Ｓ１とを信号選択信号
    として利用して、前記１６個のビットのうち、連続する
    ７個のビット信号とを選択して出力するという前記第３
    信号選択器の動作が、 （Ｓ０，Ｓ１）が（０，０）ならば１４ビットから８ビ
    ットまでの連続する７個のビットを出力し、 （Ｓ０，Ｓ１）が（０，１）ならば１３ビットから７ビ
    ットまでの連続する７個のビットを出力し、 （Ｓ０，Ｓ１）が（１，０）ならば１２ビットから６ビ
    ットまでの連続する７個のビットを出力し、 （Ｓ０，Ｓ１）が（１，１）ならば１１ビットから５ビ
    ットまでの連続する７個のビットを出力することを特徴
    とする請求項８に記載のディジタルタイミング復元回
    路。
  10. 【請求項１０】 前記基準電圧発生手段が、所定の個
    数の抵抗素子を利用して４つの基準電圧を発生して前記
    位相誤差比較手段の出力によって選択的に出力すること
    を特徴とする請求項１に記載のディジタルタイミング復
    元回路。
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