KR100474995B1 - Pr４ 신호처리 채널의 신호 전처리 영역에서의 adc 클럭 타이밍 에러 복구 회로 및 복구 방법 - Google Patents

Pr４ 신호처리 채널의 신호 전처리 영역에서의 adc 클럭 타이밍 에러 복구 회로 및 복구 방법 Download PDF

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Abstract

신호 전처리 영역에서 ADC 샘플링 클럭의 타이밍 에러를 복구하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로를 개시한다.
본 발명의 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로는 ADC 타이밍 에러 검출부와, 타이밍 복구 PLL부 및 ADC 클럭 Phase 보상부를 구비한다. 상기 ADC 타이밍 에러 검출부는 ADC의 출력 신호를 입력받아 타이밍 에러를 검출한다. 상기 타이밍 복구 PLL부는 상기 ADC 타이밍 에러 검출부의 출력 신호에 따라 보상된 ADC 클럭 신호를 발생시킨다. 상기 ADC 클럭 Phase 보상부는 상기 타이밍 복구 PLL부의 출력 신호를 ADC의 샘플링 클럭으로 입력하여 준다.
따라서, 본 발명에 따르면 메인 신호 처리 전에 ADC가 PR4 아날로그 신호를 디지탈 신호로 정확하게 변환할 수 있도록 신호 전처리 영역에서 ADC 샘플링 클럭의 타이밍 에러를 복구할 수 있다.

Description

ＰＲ４ 신호처리 채널의 신호 전처리 영역에서의 ＡＤＣ 클럭 타이밍 에러 복구 회로 및 복구 방법
본 발명은 PR4 신호 처리를 사용하는 장치에 관한 것으로, 특히, 신호 전처리 영역에서 ADC 샘플링 클럭의 타이밍 에러를 복구하는 회로 및 복구 방법에 관한 것이다.
일반적으로, 하드 디스크 드라이브(Hard Disk Drive; HDD) 채널(Channel), 디지탈 비디오 디스크(Digital Video Disk; DVD) 디지탈 이퀄라이저(Digital Equalizer), 디지탈 비디오 카세트 레코더(Digital Video Cassette; DVCR) 등과 같이 저장 매체 시스템(Storage Media System)에서 재생시 데이타(Data) 처리 속도가 점점 빨라짐에 따라 기존에 사용되어진 슬라이서(Slicer) 방식, 피크 검출(Peak Detection) 방식 등과 같은 아날로그(Analog) 방식의 신호처리(Signal Processing)로는 시스템의 특성을 만족시키기 어렵게 되었다.
이에 시스템의 신호처리 알고리즘은 아날로그-디지탈 컨버터(Analog-Digital Converter; ADC)를 사용하여 아날로그 신호(Analog Signal)를 디지탈 데이타(Digital Data)로 양자화(Quantize)한 후 PR4 형태화(Shaping)와 최대 동상 검출(Maximum likelihood Detection) 방식을 사용하는 디지탈 신호처리로 바뀌어지고 있다. PR4로 형태화 되어진 아날로그 신호(Analog Signal)를 ADC로 샘플링(Sampling)할 때 ADC의 샘플링 타임이 일정한 간격을 가지고 있으므로, ADC 클럭의 정확한 동기는 필수적이다. 만약 이 때 샘플링 클럭(Sampling Clock)의 타이밍(Timing)이 틀린다면 전혀 다른 디지탈 값으로 양자화 하게 된다. 이에 주 데이타(Main Data)가 프로세싱 되기 전에 주 데이타 처리시의 타이밍 복구보다 정확한 양자화 디지탈 값을 얻을 수 있도록, 신호 전처리 영역, 즉 프리앰블(Preamble) 영역인 애쿼지션 기간(Acquisition Period)에서 ADC 클럭의 타이밍을 복구해야 할 필요가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 메인 신호 처리 전에 ADC가 PR4 아날로그 신호를 디지탈 신호로 정확하게 변환할 수 있도록 신호 전처리 영역에서 ADC 샘플링 클럭의 타이밍 에러를 복구하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로를 제공하는데 있다.
본 발명에 이루고자 하는 다른 기술적 과제는, 신호 전처리 과정에서 ADC 샘플링 클럭의 타이밍 에러를 복구할 수 있는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법을 제공하는데 있다.
상기 과제를 달성하기 위하여 본 발명의 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로는 ADC 타이밍 에러 검출부와, 타이밍 복구 PLL부 및 ADC 클럭 Phase 보상부를 구비한다.
상기 ADC 타이밍 에러 검출부는 ADC의 출력 신호를 입력받아 타이밍 에러를 검출하기 위하여 ADC 출력 신호의 이웃하는 두 샘플링 데이타와, 두 샘플링 데이타 각각의 부호가 바뀐 또 다른 두 신호를 이용하여 타이밍 에러를 검출한다.
상기 타이밍 복구 PLL부는 상기 ADC 타이밍 에러 검출부의 출력 신호에 따라 각기 다른 클럭 조정 신호를 발생시키고, 이 클럭 조정 신호가 전류 펌프, 루프 필터 및 VCO로 구성된 타이밍 복구 PLL부를 통과하면서 보상된 ADC 클럭 신호를 발생시킨다.
상기 ADC 클럭 Phase 보상부는 상기 타이밍 복구 PLL부의 출력 신호를 ADC의 샘플링 클럭으로 입력하여 준다.
상기 다른 과제를 달성하기 위하여 본 발명의 PR4 신호처리 장치에서의 ADC 클럭 타이밍 에러 복구 방법은 ADC 출력 신호 입력 단계와, 타이밍 에러 검출 단계와, 타이밍 에러 복구 단계 및 ADC 클럭 Phase 보상 단계를 포함한다.
상기 ADC 출력 신호 입력 단계는 메인 데이타 처리 전에 PR4 신호 전처리 과정에서 ADC의 출력 신호를 입력받는다.
상기 타이밍 에러 검출 단계는 상기 ADC 출력 신호 중 이웃하는 두 샘플링 데이타와, 두 샘플링 데이타 각각의 부호가 바뀐 또 다른 두 신호를 이용하여 타이밍 에러를 검출한다.
상기 타이밍 에러 복구 단계는 상기 타이밍 에러 검출 여부에 따라 타이밍 복구 PLL 장치를 적용하여 PR4 특성에 동기 되도록 타이밍 에러를 복구한다.
상기 ADC 클럭 Phase 보상 단계는 상기 타이밍 에러 복구 신호를 ADC의 새로운 샘플링 클럭으로 입력한다.
따라서, 본 발명에 따르면 메인 신호 처리 전에 ADC가 PR4 아날로그 신호를 디지탈 신호로 정확하게 변환할 수 있도록 신호 전처리 영역에서 ADC 샘플링 클럭의 타이밍 에러를 복구할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명에 따른 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로에 관한 블록도이다. 도면을 참조하면, 자동 이득 조정 장치(Automatic Gain Control; AGC)(102) 및 C-필터(C-Filter:104)로 이루어진 PR4 신호 아나로그 장치(100)와, PR4 신호 아나로그 장치(100)로부터 PR4 아날로그 신호(109)가 출력되어 ADC(110)로 입력되고, ADC(110)의 6비트 출력 신호가 FIR 필터(FIR Filter:120)로 입력되어 8비트 신호가 출력되는 PR4 신호처리 장치에 있어서, 본 발명에 따른 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로(140)는 ADC 타이밍 에러 검출부(142)와 타이밍 복구 PLL부(145) 및 ADC 클럭 Phase 보상부(147)를 구비한다.
상기 ADC 타이밍 에러 검출부(142)는 상기 ADC(110)의 6비트 출력 신호를 입력받아, 타이밍 에러를 검출하기 위하여 ADC(110) 출력 신호의 이웃하는 두 샘플링 데이타와, 두 샘플링 데이타 각각의 부호가 바뀐 또 다른 두 신호를 이용하여 타이밍 에러를 검출한다.
상기 타이밍 복구 PLL부(145)는 상기 ADC 타이밍 에러 검출부(142)의 출력 신호에 따라 각기 다른 클럭 조정 신호를 발생시키고, 이 클럭 조정 신호가 전류 펌프, 루프 필터 및 VCO로 구성된 타이밍 복구 PLL부를 통과하면서 현재의 샘플링 클럭을 쉬프트(Shift)하여 보상된 ADC 클럭을 발생시킨다.
상기 ADC 클럭 Phase 보상부(147)는 상기 타이밍 복구 PLL부(145)의 출력 신호에 따라 PR4 특성에 동기 되도록 ADC 샘플링 클럭의 Phase를 보상시킨 복구 클럭을 상기 ADC(110)의 새로운 샘플링 클럭으로 공급한다.
도 2는 PR4 아날로그 신호의 샘플링 주기에 관한 타이밍도이다. 도면을 참조하면, PR4 아날로그 신호(209)의 샘플링 주기(250)는 PR4 신호 전처리 장치(도 1 의 100)의 출력 신호인 PR4 아날로그 신호(209)를 도 2와 같이 설정하고, 한 주기 안에 4 개의 샘플링 타임을 갖도록 설정된다. 상기 PR4 아날로그 신호(209)는 1, 0, -1 의 3개의 값을 갖는다. 상기 PR4 아날로그 신호(209)를 도 1 에서의 6비트 ADC(도 1 의 110)를 사용하여 2의 보수(2's Complement)로 양자화(Quantize)하면, 이득 제어(Gain Control)가 수행되어진 후 1은 24로, -1은 -24로 세팅할 수 있다. 이 때 두 샘플링 데이타가 같지 않다면, 이는 ADC(110) 클럭의 동기가 잘못되었다는 증거가 된다.
도 3은 본 발명에 따른 PR4 신호 전처리 영역에서의 ADC 타이밍 에러 검출부의 일 실시 예에 관한 회로도이다. 도면을 참조하면, 본 발명에 따른 PR4 신호 전처리 영역에서의 ADC 타이밍 에러 검출부의 일 실시 예에 관한 회로는, 부호전환 회로(Sign Conversion:321), 래치 회로(322, 342), 인버터 회로(324), 곱셈 회로(333, 334), 덧셈 회로(355)를 구비한다.
상기 부호 전환 회로(321)의 출력 신호(Sign(Xn-1))인 부호전환Xn-1은 2비트이며, 상기 ADC(도 1 의 110)의 6비트 출력 신호 Xn이 0보다 크면 '1', 0이면 '0', 0보다 작으면 '-1'의 값을 갖는다.
상기 ADC(110)의 6비트 출력 신호 Xn은 '-32'에서 '31' 사이의 값을 가진다.
상기 래치 회로(322)는 상기 ADC(110)의 출력 신호 Xn을 입력받아 Xn-1 신호를 만들고, 상기 또 다른 래치 회로(342)는 상기 부호전환 회로(321)를 통과한 신호인 부호전환Xn을 입력받아 부호전환Xn-1 신호를 만든다.
상기 인버터 회로(324)는 상기 ADC(110)의 6비트 출력신호 Xn을 입력받아 -Xn 신호를 만든다.
상기 곱셈 회로(333)는 상기 인버터 회로(324)의 출력 신호 -Xn 신호와, 상기 ADC(110)의 출력 Xn 신호가 상기 부호전환 회로(321)와 래치 회로(342)를 거친 부호전환Xn-1 신호를 곱하는 역할을 한다.
상기 또 다른 곱셈 회로(334)는 상기 ADC(110)의 출력 Xn 신호가 상기 부호전환 회로(321)를 거친 부호전환Xn 신호와, 상기 Xn 신호가 상기 래치 회로(322)를 거친 Xn-1 신호를 곱하는 역할을 한다.
상기 덧셈 회로(355)는 상기 곱셈 회로(333)와 또 다른 곱셈 회로(334)의 출력 결과를 더하여 타이밍 에러 신호를 출력한다.
상기 본 발명에 따른 ADC 타이밍 에러 검출부의 일 실시 예는 다음 [수학식 1]과 같은 동작을 한다.
타이밍에러 신호 = [ -Xn * 부호변환Xn-1 ]+[ Xn-1 * 부호변환Xn ]
도 4a 내지 4b는 본 발명에 따른 ADC 타이밍 에러 검출부의 출력 값에 따른 Phase 에러에 관한 타이밍도이다. 도면을 참조하면, 도 4a는 이상적 신호(411)보다 실제 신호(412)가 먼저 샘플링된 경우이다. 이 때는 상기 도 3의 ADC 타이밍 에러 검출 회로의 출력이 '-'가 되고, Phase 에러 1(415)이 출력된다.
도 4b는 이상적 신호(421)보다 실제 신호(422)가 늦게 샘플링된 경우이다. 이 때는 상기 도 3의 ADC 타이밍 에러 검출 회로의 출력은 '+'가 되고, Phase 에러 2(427)가 출력된다.
도 5는 본 발명에 따른 타이밍 복구 PLL부의 일 실시 예에 관한 블록도이다. 도면을 참조하면, 본 발명에 따른 타이밍 복구 PLL부의 일 실시 예는, 전류펌프(Charge Pump) 회로(542)와 루프 필터(Loop Filter) 회로(544) 및 VCO(Voltage Controlled Oscillator)(547)를 구비한다.
상기 본 발명에 따른 타이밍 복구 PLL부는 '-'값인 Phase 에러 1 신호가 입력되면 현재의 샘플링 클럭을 오른쪽으로 쉬프트(Shift Right)하고, '+'값인 Phase 에러 2 신호가 입력되면 현재의 샘플링 클럭을 왼쪽으로 쉬프트(Shift Left)하여 Phase를 보상하고, 보상된 ADC 클럭 신호를 출력한다.
도 6은 본 발명에 따른 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법에 관한 흐름도이다. 도면을 참조하면, 본 발명에 따른 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법은, ADC 출력 신호 입력 단계(641)와 타이밍 에러 검출 단계(642)와 타이밍 에러 복구 단계(645) 및 ADC 클럭 Phase 보상 단계(647)를 포함한다.
상기 ADC 출력 신호 입력 단계(641)는 메인 데이타 처리 전에 PR4 신호 전처리 과정에서 ADC의 출력 신호를 입력받는다.
상기 타이밍 에러 검출 단계(642)는, 상기 ADC(도 1의 110)에서 출력되는 신호 중 이웃하는 두 샘플링 데이타와, 두 샘플링 데이타 각각의 부호가 바뀐 또 다른 두 신호를 이용하여 타이밍 에러를 검출한다.
상기 타이밍 에러 복구 단계(645)는, 상기 타이밍 에러 검출 여부에 따라 타이밍 복구 PLL 장치를 적용하여 PR4 특성에 동기 되도록 타이밍 에러를 복구한다.
상기 ADC 클럭 Phase 보상 단계(647)는, 상기 타이밍 에러 복구 신호를 ADC의 새로운 샘플링 클럭으로 입력한다.
상기 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법은, 메인 데이타 처리시에 샘플링하는 경우보다 에러 발생 확률을 줄일 수 있다.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 메인 신호 처리 전에 ADC가 PR4 아날로그 신호를 디지탈 신호로 정확하게 변환할 수 있도록 신호 전처리 영역에서 ADC 샘플링 클럭의 타이밍 에러를 검출하고, 타이밍 복구 PLL장치를 통하여 타이밍 에러를 복구할 수 있다.
도 1은 본 발명에 따른 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로에 관한 블록도.
도 2는 PR4 아날로그 신호의 샘플링 주기에 관한 타이밍도.
도 3은 본 발명에 따른 PR4 신호 전처리 영역에서의 ADC 타이밍 에러 검출부의 일 실시 예에 관한 회로도.
도 4a 내지 4b는 본 발명에 따른 ADC 타이밍 에러 검출부의 출력 값에 따른 Phase 에러에 관한 타이밍도.
도 5는 본 발명에 따른 타이밍 복구 PLL부의 일 실시 예에 관한 블록도.
도 6은 본 발명에 따른 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법에 관한 흐름도.

Claims (10)

  1. PR4 신호 아나로그 장치로부터 ADC로 PR4 아날로그 신호가 입력되고, ADC에서 이 신호가 샘플링된 신호가 FIR 필터를 거치는 PR4 신호처리 장치에 있어서,
    ADC의 출력 신호를 입력받아 타이밍 에러를 검출하는 ADC 타이밍 에러 검출부;
    상기 ADC 타이밍 에러 검출부의 출력 신호에 따라 현재의 샘플링 클럭을 쉬프트 하여 보상된 ADC 클럭을 발생시키는 타이밍 복구 PLL부; 및,
    상기 타이밍 복구 PLL부의 출력 신호를 ADC의 샘플링 클럭으로 입력하여 주는 ADC 클럭 Phase 보상부를 구비하는 것을 특징으로 하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로.
  2. 제1항에 있어서, 상기 ADC의 출력 신호를 입력받아 타이밍 에러를 검출하는 ADC 타이밍 에러 검출부는, 상기 ADC에서 샘플링된 신호를 입력으로 하고, 타이밍 에러를 검출하기 위하여 ADC 출력 신호의 이웃하는 두 샘플링 데이타와, 두 샘플링 데이타 각각의 부호가 바뀐 또 다른 두 신호를 이용하여 타이밍 에러를 검출하는 것을 특징으로 하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로.
  3. 제1항에 있어서, 상기 ADC 타이밍 에러 검출부의 출력 신호에 따라 현재의 샘플링 클럭을 쉬프트하여 보상된 ADC 클럭을 발생시키는 타이밍 복구 PLL부는, 상기 타이밍 에러 검출부의 출력 신호에 따라 각기 다른 클럭 조정 신호를 발생시키고, 이 클럭 조정 신호가 전류 펌프, 루프 필터 및 VCO로 구성된 타이밍 복구 PLL부를 통과하면서 보상된 ADC 클럭 신호가 출력되는 것을 특징으로 하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로.
  4. 제1항에 있어서, 상기 타이밍 복구 PLL부의 출력 신호를 상기 ADC의 샘플링 클럭으로 입력하여 주는 ADC 클럭 Phase 보상부는, 상기 타이밍 복구 PLL부의 출력 신호에 따라 PR4 특성에 동기 되도록 ADC 샘플링 클럭의 Phase를 보상시킨 복구 클럭을 상기 ADC의 새로운 샘플링 클럭으로 공급하는 것을 특징으로 하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 회로.
  5. PR4 신호처리 장치에서의 ADC 클럭 타이밍 에러 복구 방법에 있어서,
    메인 데이타 처리 전에 PR4 신호 전처리 과정에서 ADC의 출력 신호를 입력받는 ADC 출력 신호 입력 단계;
    상기 ADC 출력 신호를 입력받아 이웃하는 두 샘플 데이타를 이용하여 타이밍 에러를 검출하는 타이밍 에러 검출 단계;
    상기 타이밍 에러 검출 여부에 따라 타이밍 복구 PLL 장치를 적용하여 PR4 특성에 동기 되도록 타이밍 에러를 복구하는 타이밍 에러 복구 단계; 및,
    상기 타이밍 에러 복구 신호를 ADC의 새로운 샘플링 클럭으로 입력하는 ADC 클럭 Phase 보상 단계를 포함하는 것을 특징으로 하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법.
  6. 제5항에 있어서, 상기 메인 데이타 처리 전에 PR4 신호 전처리 과정에서 ADC의 출력 신호를 입력받는 ADC 출력 신호 입력 단계는, 디지탈로 샘플링된 ADC의 출력 신호를 이용하여 ADC의 다음 샘플링 클럭을 결정하는 것을 특징으로 하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법.
  7. 제5항에 있어서, 상기 ADC 출력 신호를 입력받아 이웃하는 두 샘플 데이타를 이용하여 타이밍 에러를 검출하는 타이밍 에러 검출 단계는, ADC에서 출력되는 신호 중 이웃하는 두 샘플링 데이타와, 두 샘플링 데이타 각각의 부호가 바뀐 또 다른 두 신호를 이용하여 타이밍 에러 여부를 결정하는 것을 특징으로 하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법.
  8. 제5항에 있어서, 상기 타이밍 에러 검출 여부에 따라 타이밍 복구 PLL 장치를 적용하여 PR4 특성에 동기 되도록 타이밍 에러를 복구하는 타이밍 에러 복구 단계는, 상기 타이밍 에러 검출 단계의 결과에 따라 각기 다른 클럭 조정 신호를 발생시키고, 이 클럭 조정 신호가 타이밍 복구 PLL부를 통과하면서 보상된 ADC 클럭 신호가 출력되도록 하는 것을 특징으로 하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법.
  9. 제5항에 있어서, 상기 타이밍 에러 복구 신호를 ADC의 새로운 샘플링 클럭으로 입력하는 ADC 클럭 Phase 보상 단계는, 상기 타이밍 에러 복구 단계의 결과에 따라 PR4 특성에 동기 되도록 ADC 샘플링 클럭의 Phase를 보상시킨 복구 클럭을 상기 ADC의 새로운 샘플링 클럭으로 공급하는 것을 특징으로 하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법.
  10. 제5항에 있어서, 상기 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법은, 메인 데이타 처리시에 샘플링하는 경우보다 에러 발생 확률을 줄일 수 있는 것을 특징으로 하는 PR4 신호처리 채널의 신호 전처리 영역에서의 ADC 클럭 타이밍 에러 복구 방법.
KR1019970039939A 1997-08-21 1997-08-21 Pr４ 신호처리 채널의 신호 전처리 영역에서의 adc 클럭 타이밍 에러 복구 회로 및 복구 방법 KR100474995B1 (ko)

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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0785598A (ja) * 1993-09-20 1995-03-31 Sony Corp データ再生装置
KR950026141A (ko) * 1994-02-08 1995-09-18 이헌조 심볼 타이밍 보상 장치
JPH0917130A (ja) * 1995-06-27 1997-01-17 Fujitsu Ltd データ再生装置
KR970004743A (ko) * 1995-06-09 1997-01-29 김광호 심볼 타이밍 복구회로 및 방법
KR970023217A (ko) * 1995-10-30 1997-05-30 김광호 복합위상여파기와 이를 이용한 타이밍오차 보상장치 및 그 방법
KR970060770A (ko) * 1996-01-15 1997-08-12 구자홍 디지탈 데이터의 타이밍 복원시스템
KR19980019615A (ko) * 1996-09-02 1998-06-25 문정환 피에이엠방식 통신장치의 타이밍 복구회로

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0785598A (ja) * 1993-09-20 1995-03-31 Sony Corp データ再生装置
KR950026141A (ko) * 1994-02-08 1995-09-18 이헌조 심볼 타이밍 보상 장치
KR970004743A (ko) * 1995-06-09 1997-01-29 김광호 심볼 타이밍 복구회로 및 방법
JPH0917130A (ja) * 1995-06-27 1997-01-17 Fujitsu Ltd データ再生装置
KR970023217A (ko) * 1995-10-30 1997-05-30 김광호 복합위상여파기와 이를 이용한 타이밍오차 보상장치 및 그 방법
KR970060770A (ko) * 1996-01-15 1997-08-12 구자홍 디지탈 데이터의 타이밍 복원시스템
KR19980019615A (ko) * 1996-09-02 1998-06-25 문정환 피에이엠방식 통신장치의 타이밍 복구회로

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