KR19980019615A - 피에이엠방식 통신장치의 타이밍 복구회로 - Google Patents

피에이엠방식 통신장치의 타이밍 복구회로 Download PDF

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Abstract

본 발명은 펄스진폭변조(PAM) 방식의 통신시스템에서 타이밍을 복구하는 기술에 관한 것으로, 종래의 통신장치에 있어서는 여러개의 복수채널을 가진 통신 장치를 구현하는 경우, 각각의 피엘엘에 동일한 주파수를 사용하는 브이씨오가 장착되어 그 브이씨오들간의 간섭현상이 발생되고, 이로 인하여 피엘엘이 정상적인 록킹동작을 수행할 수 없게 되어 궁극적으로는 타이밍복구를 정상적으로 할 수 없게 되는 결함이 있었다.
따라서, 본 발명은 이를 해결하기 위하여, 피엘엘(41)에서 순차적으로 지연 출력되는 신호(V1-VN)를 수신신호(ref2)와 논리조합하고 비교하여 그 신호(V1-VN) 중에서 수신신호(ref2)의 타이밍과 가장 근접된 신호를 선택할 수 있도록 하기 위한 선택제어신호(V1”-VN”)를 생성하는 비교 및 논리조합부(42A)와; 상기 비교 및 논리조합부(42A)에서 출력되는 선택제어신호(V1”-VN”)를 근거로 하여 피엘엘(41)의 출력신호(V1-VN)중에서 수신신호(ref2)의 타이밍과 가장 근접된 신호를 선택하여 제2채널의 샘플링펄스(ψ2)로 출력하는 멀티플렉서(43A)를 채널수에 상응되는 갯수만큼 구비하여 구성한 것이다.

Description

피에이엠방식 통신장치의 타이밍 복구회로
제1도는 종래의 기본적인 베이스밴드의 PAM방식 통신장치의 블록도.
제2도는 N개의 복수채널을 가진 일반적인 베이스밴드 PAM 통신장치의 블록도.
제3도는 제2도에서 각 피엘엘의 상세 블록도.
제4도는 본 발명 피에이엠방식 통신장치의 타이밍 복구회로에 대한 일실시 예시 블록도.
제5도는 제4도에서 비교 및 논리조합부의 일실시 예시 상세 회로도.
제6도의 (a)는 제4도에서 수신신호(ref2)의 파형도.
(b)-(i)는 제4도에서 브이씨오의 출력신호 파형도.
제7도의 (a)는 제4도에서 수신신호(ref2)의 파형도.
(b)는 지연된 수신신호(ref2)의 파형도.
(c)-(j)는 제5도에서 플립플롭(52A-52N)의 출력신호 파형도.
(k)-(r)는 제5도에서 플립플롭(53A-53N)의 출력신호 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
41:피엘엘41A:타이밍에러 검출기
41B:전하펌프41C:루프필터
41D:브이씨오42A-42N:비교 및 논리조합부
43A-43N, 52A-52N, 53A-53N:플립플롭
51A-51N:논리조합부
[발명의 상세한 설명]
본 발명은 펄스진폭변조(PAM:Pulse Amplitude Modulation) 방식의 통신시스템에서 타이밍을 복구하는 기술에 관한 것으로, 특히 복수채널을 사용하는 경우 하나의 칩내에 여러개의 피엘엘(PLL:Phase Locked Loop)을 구성하게 되어 발생하는 복수개의 수신기간의 간섭현상을 방지하는데 적당하도록한 피에이엠방식 통신장치의 타이밍 복구회로에 관한 것이다.
제1도는 종래의 기본적인 베이스밴드의 PAM방식 통신장치의 블록도로서 이에 도시한 바와 같이, 입력신호(ak)의 펄스폭을 진폭변조하여 아날로그의 신호 s(t)로 출력하는 송신단의 펄스진폭변조부(1)와; 수신단측에 위치하여 채널(2)을 통해 상기 송신단측에서 송출된 아날로그신호 r(t)를 디지탈신호로 변환하는 A/D 변환기(3)와; 타이밍을 복구하기 위하여 상기 A/D 변환기(3)의 출력신호 r(d)에서 타이밍에러를 검출하고, 그 에러에 따라 A/D변환기(3)측으로 궤환되는 발진주파수를 가변시키는 피엘엘(4)과; 상기 A/D 변환기(3)의 출력신호 r(d)를 공급받아 상기 채널(2)상에서 발생된 잡음성분을 제거하는 등화기(5)와; 상기 등화기(5)의 출력신호를 공급받아 송신단의 신호(ak)와 동일한 형태의 신호 ＾ak로 변환하는 슬라이서(6)로 구성되었다.
제2도는 N개의 복수채널을 가진 일반적인 베이스밴드 PAM 통신장치의 블록도로서 이에 도시한 바와 같이, 상기 제1도와 같은 통신장치가 채널별로 N개 병렬 구성되고, 각 통신장치에서 출력되는 신호(＾b1k-＾bnk)가 병렬/직렬변환기(27)를 통해 정렬되어 일련의 직렬신호(＾ak)로 출력되게 구성된 것으로, 이와 같이 구성된 종래 PAM 방식 통신장치의 작용을 제3도를 참조하여 설명하면 다음과 같다.
먼저, 제1도에서와 같이, 송신단의 펄스진폭변조부(1)는 입력신호(ak)의 펄스폭을 진폭변조하여 아날로그의 신호 s(t)로 출력하고, 수신단에서는 채널(2)을 통해 수신된 신호 r(t)가 A/D 변환기(3)를 통해 디지탈신호 r(d)로 샘플링되어 출력된다.
그런데, 수신단에서는 정확한 타이밍의 샘플링신호를 얻기 위하여 A/D 변환기(3)의 출력신호 r(d)를 타이밍복구회로인 피엘엘(4)을 통해 궤환시켜 그 A/D변환기(3)에 공급하게 되는데, 이 피엘엘(4)의 작용을 제3도를 참조하여 설명하면 하기와 같다.
타이밍에러 검출기(PFD:Phase Frequency Detector)(31A)는 상기 A/D변환기(3)의 출력신호 r(d)에서 타이밍에러를 검출하여 출력하게 되고, 전하펌프(Charge Pump)(32A)는 그 검출된 타이밍에러값에 상응되는 전하를 펌핑하게 되므로 이로부터 타이밍에러에 상응하는 레벨의 전압이 출력되며, 이는 루프필터(33A)를 통해 잡음성분이 제거되어 브이씨오(34A)의 입력신호로 공급된다. 또한, 상기 브이씨오(34A)는 입력전압에 상응되는 주파수의 신호를 발진하여 상기 타이밍에러 검출기(31A)의 입력신호로 공급하게 된다.
이와 같은 궤환루프상의 타이밍에러 검출 및 정정동작은 타이밍에러가 없어 질때까지 반복적으로 수행된다.
또한, 상기 A/D변환기(3)를 통해 샘플링된 신호 r(d)는 다시 등화기(5)를 통해 채널(2)상에서 발생된 잡음성분이 제거된 후 슬라이서(6)를 송신단의 신호(ak)와 동일한 형태의 신호 ＾ak로 출력된다.
이상의 설명은 하나의 채널을 가진 베이스밴드 피에이엠방식 통신장치를 예로하여 설명한 것이며, N개의 복수채널을 가진 베이스밴드 피에이엠방식 통신장치의 경우 제2도에서와 같이 각 통신장치가 복수개 병렬로 연결되고, 각 채널별로 병렬처리된 신호(＾b1k-＾bnk)가 병렬/직렬변환기(27)를 통해 정렬(align)되어 일련의 직렬신호(＾ak)로 출력된다.
여기서, 간과할 수 없는 사항은 N개의 복수채널을 가진 베이스밴드 피에이엠방식 통신장치의 경우 N개의 피엘엘(24A-24N)을 N개 필요로 하므로 이에 따라 제3도에서와 같이 N개의 브이씨오(32A-32N)를 사용하게 되는데, 그 브이씨오(32A-32N)가 동일한 주파수로 동작하여 서로간의 간섭현상이 발생된다는 것이다.
이와 같이 종래의 통신장치에 있어서는 여러개의 복수채널을 가진 통신장치를 구현하는 경우, 각각의 피엘엘에 동일한 주파수를 사용하는 브이씨오가 장착되어 그 브이씨오들간의 간섭현상이 발생되고, 이로 인하여 피엘엘이 정상적인 록킹동작을 수행할 수 없게 되어 궁극적으로는 타이밍복구를 정상적으로 할 수 없게 되는 결함이 있었다.
따라서, 본 발명의 목적은 복수채널을 가진 피에이엠방식의 통신장치를 구현함에 있어서, 하나의 브이씨오를 사용하고 채널 갯수에 상응되는 갯수의 비교기 및 논리조합부, 멀티플렉서를 사용하여 타이밍을 복구하는 피에이엠방식 통신장치의 타이밍 복구조회로를 제공함에 있다.
제4도는 상기의 목적을 달성하기 위한 본 발명 피에이엠방식 통신장치의 타이밍 복구회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 수신단의 A/D 변환기측에서 출력되는 수신신호(ref1)의 에러전압에 상응되는 구형파신호(V1)를 발진하여 자신의 궤환입력으로 사용하고, 제1채널의 샘플링펄스(ψ1)로 출력함과 아울러, 이를 소정시간씩 순차적으로 지연시켜 출력하는 피엘엘(41)과; 상기 피엘엘(41)에서 순차적으로 지연출력되는 신호(V1-VN)를 수신신호(ref2)와 논리조합하고 비교하여 그 신호(V1-VN)중에서 수신신호(ref2)의 타이밍과 가장 근접된 신호를 선택할 수 있도록 하기 위한 선택제어신호(V1”-VN”)를 생성하는 비교 및 논리조합부(42A)와; 상기 비교 및 논리조합부(42A)에서 출력되는 선택제어신호(V1”-VN”)를 근거로 하여 상기 피엘엘(41)의 출력신호(V1-VN)중에서 수신신호(ref2)의 타이밍과 가장 근접된 신호를 선택하여 제2채널의 샘플링펄스(ψ2)로 출력하는 멀티플렉서(43A)와; 상기 피엘엘(41)에서 순차적으로 지연출력되는 신호(V1-VN)와 각 채널의 수신신호(ref3-refN)에 대하여 상기 비교 및 논리조합부(42A) 및 멀티플렉서(43A)와 같이 동작하여 제3-N채널의 샘플링펄스(ψ3-ψN)를 출력하는 비교 및 논리조합부(42B-42N), 멀티플렉서(43B-43N)를 포함하여 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제5도 내지 제7도를 참조하여 상세히 설명하면 다음과 같다.
송신단에서 각각의 채널을 향해 송신되는 신호 S1(t), S2(t), …, SN(t)는 일정한 시간 간격(심볼주기)을 두고 병렬로 송신되며, 이때, 수신단에서 각각의 채널을 통해 순차적으로 수신되는 신호를 RX1-RXN이라고 하고, A/D변환기측에서 출력되는 수신신호(ref1-refN)는 그 신호(RX1-RXN)와 주파수는 동일하지만 조금씩 지연된 신호라고 가정한다.
수신단의 A/D변환기측에서 출력되는 수신신호(ref1)는 피엘엘(41)에 전달되어 타이밍에러 검출기(41A)에서 타이밍에러가 검출되고, 전하펌프(41B)는 그 검출된 타이밍에러값에 상응되는 전하를 펌핑하게 되므로 이로부터 타이밍에러에 상응되는 레벨의 전압이 출력되며, 이를 루프필터(41C)를 통해 잡음성분이 제거되어 브이씨오(41D)의 입력신호로 공급된다.
이때, 상기 브이씨오(41D)는 입력전압에 상응되는 주파수의 구형파신호(V1)를 발진하여 한편으로는 상기 타이밍에러 검출기(41A)의 궤환입력으로 제공하고, 다른 한편으로는 해당 심볼타이밍에 동기된 샘플링펄스(ψ1)로 출력한다. 그리고, 상기 브이씨오(41D)는 구형파신호(V1)를 소정시간씩 순차적으로 지연시켜 출력하게 되는데, 제6도의 (b)-(i)는 그 브이씨오(41D)에서 지연출력되는 신호의 타이밍을 보인 것이고, 제6도의 (a)는 수신신호(ref2)의 타이밍을 보인 것이다.
상기의 설명에서와 같이, 제1채널의 샘플링펄스(ψ1)는 상기 피엘엘(41)의 브이씨오(41D)를 통해 직접 출력되나, 나머지 채널의 샘플링펄스(ψ2-ψN)는 종래에서와 같이 별도로 마련한 브이씨오를 통해 출력되지 않고 각각의 비교 및 논리조합부(42A-42N)와 멀티플렉서(43A-43N)를 통해 출력되는데, 그 출력과정을 설명하면 다음과 같다.
먼저, 제5도를 참조하여 제2채널의 샘프링펄스(ψ2)의 출력과정을 설명한다.
수신신호(ref2)가 한편으로는 인버터(I1)를 통해 반전된 후 낸드게이트(ND1)에 공급되어 제6도의 (b)와 같은 브이씨오(41D)의 출력신호(V1)와 낸드조합되고, 다른 한편으로는 직접 낸드게이트(ND2)에 공급되어 인버터(I2)를 통해 공급되는 상기 브이씨오(41D)의 출력신호(V1)와 낸드조합된다. 상기 낸드게이트(ND1), (ND2)의 출력신호는 다음단의 낸드게이트(ND3)를 통해 낸드조합되어 출력단자()가 입력단자(D)에 접속되어 있는 D형 플리플롭(52A)의 클럭펄스(CP)로 공급되어 이의 출력단자(Q)로 부터 제7도의 (c)와 같은 신호(V1')가 출력된다.
상기 D형 플립플롭(52A)의 출력신호(V1')가 다음단의 D형 플립플롭(53A)의 입력신호(D)로 공급되고, 제7도의 (a)와 같은 수신신호(ref2)가 지연기(D)를 통해 제7도의 (b)와 같이 소정시간 지연되어 상기 D형 플립플롭(53A)의 클럭펄스(CP)로 공급되는데, 그 지연된 수신신호(ref2)의 상승에지에서 상기 신호(V1')가 “하이” 상태를 유지하므로 이로부터 제7도의 (k)와 같이 로직 “1”을 나타내는 선택제어신호(V1”)가 출력된다.
이와 마찬가지로, 제6도의 (c)와 같은 브이씨오(41D)의 출력신호(V2)와 상기 제7도의 (a)와 같은 수신신호(ref2)가 논리조합부(51B)에서 논리조합된 후 D형 플립플롭(52B)의 클럭펄스(CP)로 공급되어 이의 출력단자(Q)로 부터 제7도의 (d)와 같은 신호(V2')가 출력되고, 이는 다음단 D형 플립플롭(53B)의 입력신호(D)로 공급되는데, 이때, 그 플립플롭(53B)의 클럭펄스(CP)로 공급되는 제7도의 (b)와 같은 지연된 수신신호(ref2)의 상승에지에서 그 신호(V2')가 “하이”상태를 유지하므로 이로부터 제7도의 (l)와 같이 로직 “1”을 나타내는 선택제어신호(V2”)가 출력된다.
이와 마찬가지로, 브이씨오(41D)의 출력신호(V3-V8)가 각각의 논리조합부(51C-51H)에서 각각의 수신신호(ref2)와 논리조합된 후 D형 플립플롭(52C-52H)의 클럭펄스(CP)로 공급되어 이로 부터 제7도의 (e)-(j)와 같은 신호(V3'-V8')가 출력되며, 이들의 최종단 D형 플립플롭(53C-53H)의 입력신호(D)로 공급되어 상기에서와 같이 제7도의 (b)와 같은 지연된 수신신호(ref2)의 상승에지와 비교판정되어 이로 부터 제7도의 (m)-(r)와 같은 선택제어신호(V3”-V8”)가 출력된다.
결국, 비교 및 논리조합부(42A)는 상기 브이씨오(41D)에서 출력되는 제6도의 (b)-(i)와 같은 신호(V1-V8)를 수신신호(ref2)와 논리조합하여 제7도의 (c)-(j)와 같은 신호(V1'-V8')를 생성하고 다시 제7도의 (b)와 같이 지연된 수신신호(ref2)의 상승에지와 비교하여 제7도의 (k)-(r)와 같은 선택제어신호(V1”-V8”)를 출력하게 된다.
한편, 멀티플렉서(43A)는 상기 비교 및 논리조합부(42A)에서 출력되는 선택제어신호(V1”-V8”) 중에서 어느 신호가 맨 처음 “로우”로 출력되는지를 스캔하여 신호(V1-V8)에서 해당 신호를 제2채널의 샘플링펄스(ψ2)로 선택하게 되는데, 예로써, 제7도의 (k)-(r)와 같은 선택제어신호(V1”-V8”) 중에서 맨 처음 “로우”로 출력되는 신호가 (n)와 같은 선택제어신호(V4”)이므로 이때, 상기 브이씨오(41D)에서 출력되는 제6도의 (b)-(i)와 같은 신호((V1-V8) 중에서 신호(V4)를 선택하여 제2채널의 샘플링펄스(ψ2)로 출력하게 된다. 참고로, 제7도의 (a), (f)에서와 같이 수신신호(ref2)와 신호(V4)가 반전된 형태의 동일 타이밍 관계에 있는 것을 알 수 있다.
즉, 상기 멀티플렉서(43A)는 상기 비교 및 논리조합부(42A)에서 출력되는 선택제어신호(V1”-V8”)를 근거로 하여 신호(V1-V8) 중에서 수신신호(ref2)와 타이밍이 가장 유사한 신호를 선택하여 출력하게 되는 것으로, 그 정확도를 더욱 향상시키고자 하는 경우 상기 각 신호(V1-V8), (V1'-V8'), (V1”-V8”)의 비트수를 더욱 증가시키면 된다.
이와 마찬가지로, 나머지 비교 및 논리조합부(42B-42N)도 상기 비교 및 논리 조합부(42A)와 같이 수신신호(ref3-refN)를 브이씨오(41D)의 출력신호(V1-V8)와 논리조합하고 비교하여 그에 따른 선택제어신호(V1”-V8”)를 생성하고, 이를 근거로 하여 브이씨오(41D)의 출력신호(V1-V8) 중에서 수신신호(ref3-refN)와 타이밍이 가장 유사한 신호를 각기 선택하여 제2-N채널의 샘플링펄스(ψ2-ψN)로 출력하게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 복수채널을 사용하는 경우 피에이엠 방식의 통신시스템에서 하나의 피엘엘회로와 채널수에 상응되는 갯수의 비교 및 논리조합부, 멀티플렉서를 사용하여 각 채널에서 필요로 하는 샘플링펄스의 타이밍을 복구함으로써 브이씨오를 여러개 사용하여 발생되는 간섭현상을 방지할 수 있게 되어 그만큼 시스템이 안정화되고, 한개의 브이씨오만을 사용하므로 고집적화여 기여할 수 있는 효과가 있다.

Claims (2)

  1. 수신단의 A/D 변환기측에서 출력되는 수신신호(ref1)의 에러전압에 상응되는 구형파신호(V1)를 발진하여 자신의 궤환입력으로 사용하고, 제1채널의 샘플링펄스(ψ1)로 출력함과 아울러, 이를 소정시간씩 순차적으로 지연시켜 출력하는 피엘엘(41)과; 상기 피엘엘(41)의 출력신호(V1-VN)를 수신신호(ref2)와 논리조합하고 비교하여 그 신호(V1-VN)중에서 수신신호(ref2)의 타이밍과 가장 근접된 신호를 선택할 수 있도록 하기 위한 선택제어신호(V1”-VN”)를 생성하는 비교 및 논리조합부(42A)와; 상기 비교 및 논리조합부(42A)에서 출력되는 선택제어신호(V1”-VN”)를 근거로 하여 상기 피엘엘(41)의 출력신호(V1-VN)중에서 수신신호(ref2)의 타이밍과 가장 근접된 신호를 선택하여 제2채널의 샘플링펄스(ψ2)로 출력하는 멀티플렉서(43A)와; 상기 피엘엘(41)에서 순차적으로 지연출력되는 신호(V1-VN)와 각 채널의 수신신호(ref3-refN)에 대하여 상기 비교 및 논리조합부(42A) 및 멀티플렉서(43A)와 같이 동작하여 제3-N채널의 샘플링펄스(ψ3-ψN)를 출력하는 비교 및 논리회로부(42B-42N), 멀티플렉서(43B-43N)를 포함하여 구성한 것을 특징으로 하는 피에이엠방식 통신장치의 타이밍 복구회로.
  2. 제1항에 있어서, 비교 및 논리조합부(42A-42N)는 수신신호단자(ref2)를 인버터(I1)를 통해서는 낸드게이트(ND1)의 일측 입력단자에 접속하고 직접 낸드게이트(ND2)의 타측입력단자에 접속하며, 상기 신호단자(V1)를 직접 상기 낸드게이트(ND1)의 타측입력단자에 접속하고 인버터(I2)를 통해서는 상기 낸드게이트(ND2)의 일측입력단자에 접속한 후, 상기 낸드게이트(ND1), (ND2)의 출력단자를 낸드게이트(ND3)의 양측입력단자에 접속하여 이의 출력단자를 출력단자()가 입력단자(D)에 접속되어 있는 D형 플리플롭(52A)의 클럭펄스단자(CP)에 접속하고, 이의 출력단자(Q)를 출력단자(Q)가 선택제어신호(V1”)에 접속된 D형 플립플롭(53A)의 입력단자(D)에 접속한 다음 상기 수신신호단자(ref2)를 지연기(D)를 통해 상기 D형 플립플롭(53A)의 클럭펄스단자(CP)에 접속하여 하나의 선택제어신호(V1”) 출력부를 구성하고, 나머지 선택제어신호(V2”-VN”)를 출력하기 위해 각각의 신호(V2-VN)에 대해 상기 선택제어신호 출력부와 동일한 구성을 갖는 선택제어신호 출력부를 복수개 구비하여 구성한 것을 특징으로 하는 피에이엠방식 통신장치의 타이밍 복구회로.
KR1019960037810A 1996-09-02 1996-09-02 피에이엠방식 통신장치의 타이밍 복구회로 KR100214503B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474995B1 (ko) * 1997-08-21 2005-06-07 삼성전자주식회사 Pr４ 신호처리 채널의 신호 전처리 영역에서의 adc 클럭 타이밍 에러 복구 회로 및 복구 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0905909B1 (en) * 1997-09-29 2005-12-07 Texas Instruments Incorporated Phase locked loop and method of recovering a clock signal
US6307906B1 (en) * 1997-10-07 2001-10-23 Applied Micro Circuits Corporation Clock and data recovery scheme for multi-channel data communications receivers
KR100585489B1 (ko) * 1997-12-17 2006-08-23 엘지노텔 주식회사 타이밍검출장치
US6631103B1 (en) * 1998-04-09 2003-10-07 Texas Instruments Incorporated Jitter feedback slicer
US7136444B2 (en) * 2002-07-25 2006-11-14 Intel Corporation Techniques to regenerate a signal
US8340215B2 (en) * 2002-07-26 2012-12-25 Motorola Mobility Llc Radio transceiver architectures and methods
CN100521597C (zh) * 2003-05-01 2009-07-29 三菱电机株式会社 时钟数据恢复电路
US7151379B2 (en) * 2003-09-09 2006-12-19 Intel Corporation Techniques to test transmitted signal integrity
KR100967103B1 (ko) * 2008-06-30 2010-07-05 주식회사 하이닉스반도체 클럭생성회로 및 클럭생성방법
KR100985413B1 (ko) * 2008-10-14 2010-10-06 주식회사 하이닉스반도체 지연회로 및 그를 포함하는 지연고정루프회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4841551A (en) * 1987-01-05 1989-06-20 Grumman Aerospace Corporation High speed data-clock synchronization processor
US5068628A (en) * 1990-11-13 1991-11-26 Level One Communications, Inc. Digitally controlled timing recovery loop
JP2720417B2 (ja) * 1992-12-03 1998-03-04 松下電器産業株式会社 遅延パルス発生装置
KR100194624B1 (ko) * 1996-12-02 1999-06-15 이계철 데이타 리타이밍 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474995B1 (ko) * 1997-08-21 2005-06-07 삼성전자주식회사 Pr４ 신호처리 채널의 신호 전처리 영역에서의 adc 클럭 타이밍 에러 복구 회로 및 복구 방법

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