JP2001076437A - クロック信号発生装置 - Google Patents
クロック信号発生装置Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Abstract
(57)【要約】
【課題】 位相ロックループ回路に供給する基準電圧の
調整を不要とするとともに、経年変化等に起因する性能
劣化をなくし、常に良好な性能を維持することができる
クロック信号発生装置を提供する。 【解決手段】 位相比較器１３、差動増幅器１４、ロー
パスフィルタ１５及び電圧制御発振回路（ＶＣＯ）１６
により位相ロックループ回路が構成され、検出回路１２
の出力信号ＳＰＢと、クロック信号ＣＬＫとが位相ロッ
クするように制御される。誤り量積算回路２１は、誤り
訂正回路１７における誤り発生量を積算し、マイクロコ
ンピュータ２２は、積算誤り量ＥＲＲに応じて基準電圧
データＤＶＲＥＦを設定する。基準電圧データＤＶＲＥ
Ｆが基準電圧ＶＲＥＦに変換され、基準電圧ＶＲＥＦに
よりＶＣＯ１６の動作点が制御される。
調整を不要とするとともに、経年変化等に起因する性能
劣化をなくし、常に良好な性能を維持することができる
クロック信号発生装置を提供する。 【解決手段】 位相比較器１３、差動増幅器１４、ロー
パスフィルタ１５及び電圧制御発振回路（ＶＣＯ）１６
により位相ロックループ回路が構成され、検出回路１２
の出力信号ＳＰＢと、クロック信号ＣＬＫとが位相ロッ
クするように制御される。誤り量積算回路２１は、誤り
訂正回路１７における誤り発生量を積算し、マイクロコ
ンピュータ２２は、積算誤り量ＥＲＲに応じて基準電圧
データＤＶＲＥＦを設定する。基準電圧データＤＶＲＥ
Ｆが基準電圧ＶＲＥＦに変換され、基準電圧ＶＲＥＦに
よりＶＣＯ１６の動作点が制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばディジタル
ＶＴＲなどのようにディジタル信号の誤り訂正回路を備
えた装置のクロック信号を発生するクロック信号発生装
置に関する。
ＶＴＲなどのようにディジタル信号の誤り訂正回路を備
えた装置のクロック信号を発生するクロック信号発生装
置に関する。
【０００２】
【従来の技術】ディジタルＶＴＲの再生系には、図４に
示すように磁気ヘッドによって記録信号のエッジ部分の
微分波形信号ＳＩＮが入力される波形等化器１０１と、
この波形等化器１０１の出力信号を２値のディジタル信
号に変換する検出回路１０２と、検出回路１０２の出力
信号（以下「再生信号」という）ＳＰＢと、クロック信
号ＣＬＫとの位相比較を行う位相比較器１０３と、基準
電圧データＤＶＲＥＦを電圧値ＶＲＥＦに変換するＥＶ
Ｒ１０８と、位相比較器出力と基準電圧ＶＲＥＦとの差
分を増幅する差動増幅器１０４と、差動増幅器１０４の
出力信号の高周波成分を除去するローパスフィルタ１０
５と、ローパスフィルタ１０５の出力信号によって発振
周波数ｆＣＬＫが制御され、クロック信号ＣＬＫを出力
する電圧制御発振回路（ＶＣＯ）１０６と、検出回路１
０２の出力信号ＳＰＢの誤りの検出及び訂正を行う誤り
訂正回路１０７とが設けられている。クロック信号ＣＬ
Ｋは、検出回路１０２、誤り訂正回路１０７を含むＶＴ
Ｒの各部で基準クロック信号として、再生されたディジ
タル信号の「０」「１」を正確にサンプリングするため
に使用される。
示すように磁気ヘッドによって記録信号のエッジ部分の
微分波形信号ＳＩＮが入力される波形等化器１０１と、
この波形等化器１０１の出力信号を２値のディジタル信
号に変換する検出回路１０２と、検出回路１０２の出力
信号（以下「再生信号」という）ＳＰＢと、クロック信
号ＣＬＫとの位相比較を行う位相比較器１０３と、基準
電圧データＤＶＲＥＦを電圧値ＶＲＥＦに変換するＥＶ
Ｒ１０８と、位相比較器出力と基準電圧ＶＲＥＦとの差
分を増幅する差動増幅器１０４と、差動増幅器１０４の
出力信号の高周波成分を除去するローパスフィルタ１０
５と、ローパスフィルタ１０５の出力信号によって発振
周波数ｆＣＬＫが制御され、クロック信号ＣＬＫを出力
する電圧制御発振回路（ＶＣＯ）１０６と、検出回路１
０２の出力信号ＳＰＢの誤りの検出及び訂正を行う誤り
訂正回路１０７とが設けられている。クロック信号ＣＬ
Ｋは、検出回路１０２、誤り訂正回路１０７を含むＶＴ
Ｒの各部で基準クロック信号として、再生されたディジ
タル信号の「０」「１」を正確にサンプリングするため
に使用される。
【０００３】位相比較器１０３、差動増幅器１０４、ロ
ーパスフィルタ１０５及びＶＣＯ１０６によって位相ロ
ックループ回路が構成され、再生信号ＳＰＢと、クロッ
ク信号ＣＬＫとが位相ロックするように構成されてい
る。基準電圧ＶＲＥＦは、ＶＣＯ１０６の発振周波数ｆ
ＣＬＫが、再生信号ＳＰＢの平均的な周波数となるよう
に製造工程で調整される。
ーパスフィルタ１０５及びＶＣＯ１０６によって位相ロ
ックループ回路が構成され、再生信号ＳＰＢと、クロッ
ク信号ＣＬＫとが位相ロックするように構成されてい
る。基準電圧ＶＲＥＦは、ＶＣＯ１０６の発振周波数ｆ
ＣＬＫが、再生信号ＳＰＢの平均的な周波数となるよう
に製造工程で調整される。
【０００４】
【発明が解決しようとする課題】上記基準電圧ＶＲＥＦ
は、製造工程において人手によって調整する必要がある
ため、これを無調整化することが、望まれていた。ま
た、一度最適値に調整しても経年変化や温度変化等の環
境変化により、各回路の特性が変化した場合には、位相
ロックループ回路の性能が劣化するという問題があっ
た。
は、製造工程において人手によって調整する必要がある
ため、これを無調整化することが、望まれていた。ま
た、一度最適値に調整しても経年変化や温度変化等の環
境変化により、各回路の特性が変化した場合には、位相
ロックループ回路の性能が劣化するという問題があっ
た。
【０００５】本発明はこの点に着目してなされたもので
あり、位相ロックループ回路に供給する基準電圧の調整
を不要とするとともに、経年変化等に起因する性能劣化
をなくし、常に良好な性能を維持することができるクロ
ック信号発生装置を提供することを目的とする。
あり、位相ロックループ回路に供給する基準電圧の調整
を不要とするとともに、経年変化等に起因する性能劣化
をなくし、常に良好な性能を維持することができるクロ
ック信号発生装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
請求項１に記載の発明は、入力されるディジタル信号の
誤りの検出を行う誤り訂正回路及びその誤り訂正回路の
前段に配置される回路で使用されるクロック信号を発生
するクロック信号発生装置において、前記誤り訂正回路
に入力されるディジタル信号と、前記クロック信号との
位相比較を行う位相比較回路、及び該位相比較回路の出
力信号に応じて駆動され、前記クロック信号を出力する
電圧制御発振回路を含み、前記ディジタル信号とクロッ
ク信号とを位相ロックさせる位相ロックループ回路と、
前記誤り訂正回路において検出される誤りの発生量を所
定時間に亘って積算する誤り量積算回路と、該誤り量積
算回路の出力に応じたレベルの基準信号を出力する基準
信号発生回路とを備え、前記電圧制御発振回路の動作点
を前記基準信号により制御するように構成したことを特
徴とする。より具体的には、前記基準信号発生回路は、
前記誤り量積算回路から出力される積算誤り量が、所定
閾値より小さくなるように前記基準信号のレベルを設定
する。
請求項１に記載の発明は、入力されるディジタル信号の
誤りの検出を行う誤り訂正回路及びその誤り訂正回路の
前段に配置される回路で使用されるクロック信号を発生
するクロック信号発生装置において、前記誤り訂正回路
に入力されるディジタル信号と、前記クロック信号との
位相比較を行う位相比較回路、及び該位相比較回路の出
力信号に応じて駆動され、前記クロック信号を出力する
電圧制御発振回路を含み、前記ディジタル信号とクロッ
ク信号とを位相ロックさせる位相ロックループ回路と、
前記誤り訂正回路において検出される誤りの発生量を所
定時間に亘って積算する誤り量積算回路と、該誤り量積
算回路の出力に応じたレベルの基準信号を出力する基準
信号発生回路とを備え、前記電圧制御発振回路の動作点
を前記基準信号により制御するように構成したことを特
徴とする。より具体的には、前記基準信号発生回路は、
前記誤り量積算回路から出力される積算誤り量が、所定
閾値より小さくなるように前記基準信号のレベルを設定
する。
【０００７】
【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。図１は本発明の一実施形態にかかる
ディジタルＶＴＲに適用されるクロック信号発生装置の
構成を示すブロック図であり、この装置は、図４に示す
従来の装置と同様に、磁気ヘッドによって記録信号のエ
ッジ部分の微分波形信号ＳＩＮが入力される波形等化器
１１と、この波形等化器１１の出力信号を２値のディジ
タル信号に変換する検出回路１２と、検出回路１２の出
力信号（以下「再生信号」という）ＳＰＢと、クロック
信号ＣＬＫとの位相比較を行う位相比較器１３と、基準
電圧データＤＶＲＥＦを電圧値ＶＲＥＦに変換するＥＶ
Ｒ（Electrically Variable Resistor）１８と、位相比
較器出力と基準電圧ＶＲＥＦとの差分を増幅する差動増
幅器１４と、差動増幅器１４の出力信号の高周波成分を
除去するローパスフィルタ１５と、ローパスフィルタ１
５の出力信号によって発振周波数ｆＣＬＫが制御され、
クロック信号ＣＬＫを出力する電圧制御発振回路（ＶＣ
Ｏ）１６と、再生信号ＳＰＢの誤り訂正を行う誤り訂正
回路１７とを備えている。
参照して説明する。図１は本発明の一実施形態にかかる
ディジタルＶＴＲに適用されるクロック信号発生装置の
構成を示すブロック図であり、この装置は、図４に示す
従来の装置と同様に、磁気ヘッドによって記録信号のエ
ッジ部分の微分波形信号ＳＩＮが入力される波形等化器
１１と、この波形等化器１１の出力信号を２値のディジ
タル信号に変換する検出回路１２と、検出回路１２の出
力信号（以下「再生信号」という）ＳＰＢと、クロック
信号ＣＬＫとの位相比較を行う位相比較器１３と、基準
電圧データＤＶＲＥＦを電圧値ＶＲＥＦに変換するＥＶ
Ｒ（Electrically Variable Resistor）１８と、位相比
較器出力と基準電圧ＶＲＥＦとの差分を増幅する差動増
幅器１４と、差動増幅器１４の出力信号の高周波成分を
除去するローパスフィルタ１５と、ローパスフィルタ１
５の出力信号によって発振周波数ｆＣＬＫが制御され、
クロック信号ＣＬＫを出力する電圧制御発振回路（ＶＣ
Ｏ）１６と、再生信号ＳＰＢの誤り訂正を行う誤り訂正
回路１７とを備えている。
【０００８】図１に示す装置はさらに、誤り訂正回路１
７で検出される誤り発生量（誤りが検出される回数）を
所定時間毎に積算することにより、積算誤り量ＥＲＲを
算出する誤り発生量積算回路２１及びこの積算誤り量Ｅ
ＲＲに応じて基準電圧データＤＶＲＥＦの設定を行うマ
イクロコンピュータ（以下「マイコン」という）２２と
を備えており、基準電圧データＤＶＲＥＦによって、Ｖ
ＣＯ１６の動作点、すなわち発振周波数の中心値が制御
される。
７で検出される誤り発生量（誤りが検出される回数）を
所定時間毎に積算することにより、積算誤り量ＥＲＲを
算出する誤り発生量積算回路２１及びこの積算誤り量Ｅ
ＲＲに応じて基準電圧データＤＶＲＥＦの設定を行うマ
イクロコンピュータ（以下「マイコン」という）２２と
を備えており、基準電圧データＤＶＲＥＦによって、Ｖ
ＣＯ１６の動作点、すなわち発振周波数の中心値が制御
される。
【０００９】位相比較器１３、差動増幅器１４、ローパ
スフィルタ１５及びＶＣＯ１６によって位相ロックルー
プ回路が構成され、再生信号ＳＰＢと、クロック信号Ｃ
ＬＫとが位相ロックするように構成されている点、及び
クロック信号ＣＬＫは、検出回路１２、誤り訂正回路１
７を含むＶＴＲの各部で基準クロック信号として使用さ
れる点は、図４の従来の装置と同様である。
スフィルタ１５及びＶＣＯ１６によって位相ロックルー
プ回路が構成され、再生信号ＳＰＢと、クロック信号Ｃ
ＬＫとが位相ロックするように構成されている点、及び
クロック信号ＣＬＫは、検出回路１２、誤り訂正回路１
７を含むＶＴＲの各部で基準クロック信号として使用さ
れる点は、図４の従来の装置と同様である。
【００１０】マイコン２２は、図２に示す処理を適時実
行して、基準電圧データＤＶＲＥＦの設定を行う。図２
のステップＳ１１では、基準電圧データＤＶＲＥＦを最
小電圧ＶＭＩＮに相当するデータＤＶＭＩＮに設定し、
次いで基準電圧データＤＶＲＥＦを所定変化量ＤＶだけ
インクリメントする（ステップＳ１２）。この状態で
は、基準電圧ＶＲＥＦは、図３（ａ）に示すように最小
電圧ＶＭＩＮ近傍にあり、クロック信号ＣＬＫは、再生
信号ＳＰＢと位相ロックしていないため、正しい再生信
号ＳＰＢが得られず、積算誤り量ＥＲＲは同図（ｂ）に
示すように比較的大きな値ＥＲＲ１となる。
行して、基準電圧データＤＶＲＥＦの設定を行う。図２
のステップＳ１１では、基準電圧データＤＶＲＥＦを最
小電圧ＶＭＩＮに相当するデータＤＶＭＩＮに設定し、
次いで基準電圧データＤＶＲＥＦを所定変化量ＤＶだけ
インクリメントする（ステップＳ１２）。この状態で
は、基準電圧ＶＲＥＦは、図３（ａ）に示すように最小
電圧ＶＭＩＮ近傍にあり、クロック信号ＣＬＫは、再生
信号ＳＰＢと位相ロックしていないため、正しい再生信
号ＳＰＢが得られず、積算誤り量ＥＲＲは同図（ｂ）に
示すように比較的大きな値ＥＲＲ１となる。
【００１１】ステップＳ１３では、積算誤り量ＥＲＲが
閾値ＥＲＲＴＨより小さくなったか否かを判別し、ＥＲ
Ｒ≧ＥＲＲＴＨである間は、ステップＳ１２に戻る処理
を繰り返す。これにより、基準電圧ＶＲＥＦは図３
（ａ）に示すように徐々に増加していき、クロック信号
ＣＬＫと、再生信号ＳＰＢとが位相ロックすると、積算
誤り量ＥＲＲが急激に低下してほとんど誤りがない状態
に対応する値ＥＲＲ２となるので、ＥＲＲ＜ＥＲＲＴＨ
が成立し、ステップＳ１４に進む。
閾値ＥＲＲＴＨより小さくなったか否かを判別し、ＥＲ
Ｒ≧ＥＲＲＴＨである間は、ステップＳ１２に戻る処理
を繰り返す。これにより、基準電圧ＶＲＥＦは図３
（ａ）に示すように徐々に増加していき、クロック信号
ＣＬＫと、再生信号ＳＰＢとが位相ロックすると、積算
誤り量ＥＲＲが急激に低下してほとんど誤りがない状態
に対応する値ＥＲＲ２となるので、ＥＲＲ＜ＥＲＲＴＨ
が成立し、ステップＳ１４に進む。
【００１２】ステップＳ１４では、最小基準電圧データ
ＤＶＲＥＦＭＩＮを、このときの基準電圧データＤＶＲ
ＥＦに設定し、次いで基準電圧データＤＶＲＥＦを最大
電圧ＶＭＡＸに相当するデータＤＶＭＡＸに設定する
（ステップＳ１５）。この状態では、基準電圧ＶＲＥＦ
は、図３（ａ）に示すように最大電圧ＶＭＡＸにあり、
クロック信号ＣＬＫは、再生信号ＳＰＢと位相ロックし
ていないため、正しい再生信号ＳＰＢが得られず、積算
誤り量ＥＲＲは同図（ｂ）に示すように比較的大きな値
ＥＲＲ１となる。
ＤＶＲＥＦＭＩＮを、このときの基準電圧データＤＶＲ
ＥＦに設定し、次いで基準電圧データＤＶＲＥＦを最大
電圧ＶＭＡＸに相当するデータＤＶＭＡＸに設定する
（ステップＳ１５）。この状態では、基準電圧ＶＲＥＦ
は、図３（ａ）に示すように最大電圧ＶＭＡＸにあり、
クロック信号ＣＬＫは、再生信号ＳＰＢと位相ロックし
ていないため、正しい再生信号ＳＰＢが得られず、積算
誤り量ＥＲＲは同図（ｂ）に示すように比較的大きな値
ＥＲＲ１となる。
【００１３】ステップＳ１６で基準電圧データＤＶＲＥ
Ｆを所定変化量ＤＶだけデクリメントし、積算誤り量Ｅ
ＲＲが閾値ＥＲＲＴＨより小さくなったか否かを判別す
る（ステップＳ１７）。ＥＲＲ≧ＥＲＲＴＨである間
は、ステップＳ１６が繰り返されるので、図３（ａ）に
示すように基準電圧ＶＲＥＦは徐々に減少し、クロック
信号ＣＬＫと、再生信号ＳＰＢとが位相ロックすると、
積算誤り量ＥＲＲが値ＥＲＲ２まで急激に低下するの
で、ＥＲＲ＜ＥＲＲＴＨが成立し、ステップＳ１８に進
む。
Ｆを所定変化量ＤＶだけデクリメントし、積算誤り量Ｅ
ＲＲが閾値ＥＲＲＴＨより小さくなったか否かを判別す
る（ステップＳ１７）。ＥＲＲ≧ＥＲＲＴＨである間
は、ステップＳ１６が繰り返されるので、図３（ａ）に
示すように基準電圧ＶＲＥＦは徐々に減少し、クロック
信号ＣＬＫと、再生信号ＳＰＢとが位相ロックすると、
積算誤り量ＥＲＲが値ＥＲＲ２まで急激に低下するの
で、ＥＲＲ＜ＥＲＲＴＨが成立し、ステップＳ１８に進
む。
【００１４】ステップＳ１８では、最大基準電圧データ
ＤＶＲＥＦＭＡＸを、このときの基準電圧データＤＶＲ
ＥＦに設定し、次いで基準電圧データＤＶＲＥＦを、ス
テップＳ１４で設定した最小基準電圧データＤＶＲＥＦ
ＭＩＮと、ステップＳ１８で設定した最大基準電圧デー
タＤＶＲＥＦＭＡＸの平均値に設定し（ステップＳ１
９）、処理を終了する。これにより、基準電圧ＶＲＥＦ
は、クロック信号ＣＬＫと再生信号ＳＰＢとが位相ロッ
クする範囲を定める最小基準電圧ＶＲＥＦＭＩＮと最大
基準電圧ＶＲＥＦＭＡＸの平均の電圧ＶＲＥＦ０に設定
され、安定した位相ロックループの動作を得ることがで
きる。マイコン２２が、適時（例えば１日１回程度の割
合で、あるいは積算誤り量ＥＲＲが閾値ＥＲＲＴＨを越
えたときに）この処理を実行することにより、位相ロッ
クループの動作点を常に最適に維持することできる。そ
の結果、経年変化等に起因する性能劣化をなくし、常に
良好な性能を維持することができる。
ＤＶＲＥＦＭＡＸを、このときの基準電圧データＤＶＲ
ＥＦに設定し、次いで基準電圧データＤＶＲＥＦを、ス
テップＳ１４で設定した最小基準電圧データＤＶＲＥＦ
ＭＩＮと、ステップＳ１８で設定した最大基準電圧デー
タＤＶＲＥＦＭＡＸの平均値に設定し（ステップＳ１
９）、処理を終了する。これにより、基準電圧ＶＲＥＦ
は、クロック信号ＣＬＫと再生信号ＳＰＢとが位相ロッ
クする範囲を定める最小基準電圧ＶＲＥＦＭＩＮと最大
基準電圧ＶＲＥＦＭＡＸの平均の電圧ＶＲＥＦ０に設定
され、安定した位相ロックループの動作を得ることがで
きる。マイコン２２が、適時（例えば１日１回程度の割
合で、あるいは積算誤り量ＥＲＲが閾値ＥＲＲＴＨを越
えたときに）この処理を実行することにより、位相ロッ
クループの動作点を常に最適に維持することできる。そ
の結果、経年変化等に起因する性能劣化をなくし、常に
良好な性能を維持することができる。
【００１５】本実施形態においては、基準電圧ＶＲＥＦ
が基準信号に相当し、マイコン２２及びＥＶＲ１８が、
基準信号発生回路に相当する。なお本発明は上述した実
施形態に限るものではなく、種々の変形が可能である。
例えば、基準電圧ＶＲＥＦを変化させる場合、最初に最
大電圧ＶＭＡＸに設定して徐々に低下させて最大基準電
圧ＶＲＥＦＭＡＸを求め、次いで最小電圧ＶＭＩＮに設
定して徐々に上昇させて最小基準電圧ＶＲＥＦＭＩＮも
求めるようにしてもよい。また、定常的な基準電圧値
は、必ずしも最大基準電圧ＶＲＥＦＭＡＸと最小基準電
圧ＶＲＥＦＭＩＮの平均値に設定する必要はなく、その
近傍の値としてもよい。
が基準信号に相当し、マイコン２２及びＥＶＲ１８が、
基準信号発生回路に相当する。なお本発明は上述した実
施形態に限るものではなく、種々の変形が可能である。
例えば、基準電圧ＶＲＥＦを変化させる場合、最初に最
大電圧ＶＭＡＸに設定して徐々に低下させて最大基準電
圧ＶＲＥＦＭＡＸを求め、次いで最小電圧ＶＭＩＮに設
定して徐々に上昇させて最小基準電圧ＶＲＥＦＭＩＮも
求めるようにしてもよい。また、定常的な基準電圧値
は、必ずしも最大基準電圧ＶＲＥＦＭＡＸと最小基準電
圧ＶＲＥＦＭＩＮの平均値に設定する必要はなく、その
近傍の値としてもよい。
【００１６】
【発明の効果】以上詳述したように本発明は、誤り訂正
回路に入力されるディジタル信号と、クロック信号とを
位相ロックさせる位相ロックループ回路を備えているク
ロック信号発生装置において、誤り訂正回路において検
出される誤りの発生量を所定時間に亘って積算し、その
積算した誤り発生量に応じたレベルの基準信号により、
位相ロックループ回路を構成する電圧制御発振回路の動
作点を制御するようにしたので、電圧制御発振回路の動
作点を常に最適に維持することでき、経年変化等に起因
する位相ロックループ回路の性能劣化をなくし、常に良
好な性能を維持することができる。
回路に入力されるディジタル信号と、クロック信号とを
位相ロックさせる位相ロックループ回路を備えているク
ロック信号発生装置において、誤り訂正回路において検
出される誤りの発生量を所定時間に亘って積算し、その
積算した誤り発生量に応じたレベルの基準信号により、
位相ロックループ回路を構成する電圧制御発振回路の動
作点を制御するようにしたので、電圧制御発振回路の動
作点を常に最適に維持することでき、経年変化等に起因
する位相ロックループ回路の性能劣化をなくし、常に良
好な性能を維持することができる。
【図１】本発明の一実施形態にかかるクロック信号発生
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】図１に示すマイクロコンピュータで実行される
処理のフローチャートである。
処理のフローチャートである。
【図３】基準電圧（ＶＲＥＦ）及び積算誤り量（ＥＲ
Ｒ）の推移を示すタイムチャートである。
Ｒ）の推移を示すタイムチャートである。
【図４】従来のクロック信号発生装置の構成を示すブロ
ック図である。
ック図である。
１１ 波形等化器 １２ 検出回路 １３ 位相比較器（位相ロックループ回路） １４ 差動増幅器（位相ロックループ回路） １５ ローパスフィルタ（位相ロックループ回路） １６ 電圧制御発振回路（位相ロックループ回路） １７ 誤り訂正回路 １８ ＥＶＲ（基準信号発生回路） ２１ 誤り量積算回路 ２２ マイクロコンピュータ（基準信号発生回路）
Claims (1)
- 【請求項１】 入力されるディジタル信号の誤りの検出
を行う誤り訂正回路及びはその誤り訂正回路の前段に配
置される回路で使用されるクロック信号を発生するクロ
ック信号発生装置において、 前記誤り訂正回路に入力されるディジタル信号と、前記
クロック信号との位相比較を行う位相比較回路、及び該
位相比較回路の出力信号に応じて駆動され、前記クロッ
ク信号を出力する電圧制御発振回路を含み、前記ディジ
タル信号とクロック信号とを位相ロックさせる位相ロッ
クループ回路と、 前記誤り訂正回路において検出される誤りの発生量を所
定時間に亘って積算する誤り量積算回路と、 該誤り量積算回路の出力に応じたレベルの基準信号を出
力する基準信号発生回路とを備え、 前記電圧制御発振回路の動作点を前記基準信号により制
御するように構成したことを特徴とするクロック信号発
生装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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