JP2941276B2 - 位相弁別器 - Google Patents
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- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、第１のパルス列と第２のパルス列との間の
位相差に依存する出力電圧を発生する位相弁別器に関す
る。このような位相弁別器は例えば、クロック信号また
は、例えば伝送コードの中のパルス符号変調等のデイジ
タル信号を表わすビツト列の中のいわゆるビツトクロツ
クを発生するPLL回路において必要である。 従来技術 デイジタル信号伝送ないし処理装置（例えばデイジタ
ル記録機器）の出力側において殆んど常に、到来ビット
列のクロック信号または到来ビツト列のビツトクロツク
を再生しなければならない。これは多くの場合にPLL回
路を用いて行われる。PLL回路において使用される位相
弁別器の形式はPLL回路の特性に大きな影響を与える。
また、デイジタル信号処理装置の中においてPLL回路も
できる限りデイジタル基本素子すなわちゲートとフリツ
プフロツプとで構成することが望ましい。ヨーロツパ特
許出願公開第9939号公報の中に、１つの排他ORゲートの
みから成る、デイジタル信号用の位相弁別器が記載され
ている。 前述の公知の回路と、その回路において発生する欠点
と、本発明の基礎となつている考察および認識とを、次
に第１図ないし第３図に基づいて説明する。第３図のａ
は公知の位相弁別器の特性曲線を示し第３図のｃは、本
発明により構成されている位相弁別器の、変形された特
性曲線を示している。 第１図においては、公知の位相弁別器を有するPLL回
路が示されている。第２図は、対応する信号変化を示
す。到来ビツト列Ａの各レベル変化から、走行時間τと
排他ORゲート５とを有する走行時間素子により、パルス
幅τを有するパルスが発生される。その際にτはできる
限りビツト長Ｔの1/2でなければならない。このように
して発生された第１のパルス列Ｂと、発振器１において
発生された第２のパルス列（このパルス列は、この場合
にはビツトクロツクＣに等しい）とは、位相弁別器とし
て用いられる排他ORゲート２の両方の入力側に供給され
る。排他ORゲート２の出力信号ＢＣは、ループフイル
タとして用いられる低域フイルタ３を通過して制御電圧
URとなり、発振器１に供給される。位相弁別器特性すな
わち、ＢとＣとの間の位相ψをパラメータとする、制御
電圧URの変化が第３図のａに示されている。PLL回路の
作動点は例えば、発振器１をψ＝90゜に調整することに
よりセツトされる。 このセツトに対して第３図のｂに、ビツト列Ａのレベ
ル変化の位置の分布曲線が示されている。レベル変化は
この場合に例えば90゜±30゜の領域に集中している。レ
ベル変化のばらつきは、再生出力機器の時間ジツタすな
わち時間誤差と信号の歪とノイズとにより発生する。ビ
ツトクロツクＣがビツト列Ａの時間ジツタに追従する限
り時間ジツタは、第３図のｂにおける分布曲線の拡幅の
原因とはならない。分布曲線の拡幅は、ビツト誤りが発
生する確率が高められることを意味する。それ故にビツ
トクロツクＣはできる限り時間ジツタに追従しなければ
ならない。このために位相弁別器特性曲線はその主作動
領域において、決められた最小勾配を有しなければなら
ない。第３図のａとｂとを観察すると位相弁別決特性曲
線が、この場合には90゜±30゜であるその主領域の外部
においても、絶対値的には引続いて増加しているのがわ
かる。このようにして、稀にしか発生しないレベル変化
は、これらのレベル変化が、正しいクロツク位相の設定
のためには多くの場合に重要ではないにもかかわらず制
御電圧の発生のためには非常に重要である。統計的に稀
なレベル変化はレベルの落込みのところに集中的に発生
するのでこの位相弁別器は、障害なしにクロツク信号を
再生するには最適ではない。ばらつき主領域の外部にお
ける、集中的に発生するレベル変化の場合にはクロツク
位相は特に強く歪を受けることがありビツトスリツプ
（Bit Slip）の発生する確率は高められる。 発明が解決しようとする問題点 本発明の課題は、発生される制御電圧がビツト列とビ
ツトクロツクとの間の、基本値から大幅にずれている位
相差により大きく歪められないように構成されている位
相弁別器を提供することにある。この場合に、位相弁別
器を大幅にデイジタル構成素子により製作することがで
きるようにする。 課題を解決するための手段 本発明によればこの課題は、第１および第２の出力側
を有する手段が設けられており、該手段は第１のパルス
列と第２のパルス列とを受け取り、該手段は、第１のパ
ルス列における各パルスに基づき該第１のパルス列と第
２のパルス列との位相差に応じ、該第１のパルス列にお
ける対象パルスの基準側縁が第２のパルス列の正の半波
に属するか負の半波に属するかに依存して、２つの出力
側のうち少なくとも一方の出力側から一定長のパルスを
発生し、前記の第１の出力側と第２の出力側の出力信号
を結合する結合手段と、結合された出力信号を積分して
出力電圧を発生させる積分手段が設けられていることに
より解決される。あるいは本発明によれば、前記の２つ
の出力側におけるパルスの差を計数する計数手段と、該
計数手段の計数結果を受け取り出力電圧を発生させるD/
A変換手段が設けられている。本発明の有利な実施例は
実施態様項に記載されている。 位相密度分布（Phasendichtverteilung）という表現
は公知の表現である。それは、多数のレベル変化が発生
した場合にビツト列と、ビツト列から発生されるビツト
クロツクとの間のその都度の位相差が発生する頻度を分
布曲線により表わしたものを意味する。この分布曲線
は、ビツト列に時間誤差がない場合には、PLL回路の発
振器によりセツトされる基本値例えば90゜を有する。ビ
ツト列が時間誤差を有せずそしてその他の障害もない場
合にはビツト列とビツトクロツクとの間の、すべての比
較操作における位相差はこの一定の基本値を有する。分
布曲線はしたがつて、この基本位相を表わす垂直線であ
る。ビツト列における不可避の時間誤差によりこの基本
位相に対する偏差が発生しこの偏差は分布曲線により表
わすことができる。本発明により、前述の基本値から大
幅にずれ、したがつて多くの場合に、実際の位相差の尺
度を表わさない位相差の場合に位相弁別器特性曲線は平
坦に変化し、障害が最小のレベル変化の領域における特
性曲線が最大の勾配を有する。公知の位相弁別器におい
ては、位相差が大きい場合には、有利には線形の特性曲
線に相応して、相応して大きい制御電圧が発生される。
これはしかしながらこの場合には望ましくない、何故な
らばこのように大きな位相差はこの信号において多くの
場合に代表的でなくまた、発生された制御電圧を不所望
に変化するおそれがある（このような変化は例えば、ド
ロツプアウト等の決められた信号障害の場合に大きい位
相偏差が集中的に発生する場合に現われる）からであ
る。 発明の効果 本発明においては位相弁別器の勾配が位相密度分布に
相応する。このようにして、ドロツプアウトの際に集中
的に発生する大きな位相偏差が、発生される制御電圧に
対して不所望な影響を与えるのを阻止することができ
る。 実施例 第３図のｃは、勾配が、第３図のｂに示されている位
相密度分布に相応する位相弁別器特性曲線を示す。この
位相弁別器特性曲線は、１つの位相弁別器特性曲線を第
３図のａにしたがつて例えば破線まで制御することによ
り形成することはできない。何よりも、分布曲線の幅が
信号伝送の品質に依存して変化することを考慮しなけれ
ばならない。位相弁別特性曲線におけるこの急峻な領域
はしたがつて自動的に位相密度分布に整合されなければ
ならない。これを実現する位相弁別器回路は第４図に示
されている。第５図には、対応する信号変化が示されて
いる。 変調されたビツト列Ａから得られたビツト列Ｂはこの
場合にも、ビツト列Ａのレベル変化の時間位置をマーク
する、一定持続時間τを有するパルスを表わす。持続時
間τはビツト期間Ｔの1/2である必要はない。持続時間
τはビツト列Ａの最小のレベル移行間隔より小さければ
よい。パルス持続時間τは出力電圧URの振幅に影響を与
える。 第４図に示されている位相弁別器においてはＤフリツ
プフロツプ６が、レベル変化が、ビツトクロツクＣの下
降側縁の前に発生したか後に発生したかを検出する。走
行時間τ１を有する遅延素子７はＤフリツプフロツプ６
の走行時間の補償に用いられる。Ｄフリツプフロツプ６
の出力電圧Ｑに依存してNANDゲート８の出力側に負のパ
ルスＥが発生するかまたはANDゲート９の出力側に正の
パルスＦが発生する。加算段10においてパルスＥとＦと
が加算され低域フイルタ11において低域フイルテリング
が行われた後に電圧UR′が取出される。この電圧UR′の
変化は第３図ｃの位相弁別器の特性曲線に示されてい
る。この特性曲線の勾配はビツト列Ａのレベル変化の位
相密度分布に相応する。この事象は、ビツト列Ａの各レ
ベル変化が、数値的には、電圧URを発生するために同じ
ウエイトを有することが原因で発生する。第１図におけ
る位相弁別器においてはこのウエイトはその都度のレベ
ル移行の位相ずれに依存する。 しかしパルス列Ｂの各パルスが電圧発生に対して同じ
ウエイトを有する場合には電圧曲線URの勾配は、所定の
位相偏差ψにおいては、当該の位相位置を有するパルス
列Ｂにおけるパルスの頻度に相応する。この相互関係は
次のように理解することができる。各値UR（ψ）は位相
密度度分布曲線の全体にわたる積分値に相応し、その際
に、ビツトクロツクＣの決定側縁の後に位置する、分布
曲線の部分は、横軸で反転されている。PLL回路におけ
る制御電圧発生にとつて重要ではない確率の大きい、大
きい偏差を有するレベル移行が、制御電圧発生に対して
大きなウエイトで作用する欠点はこの場合には除去され
る。 加算段10においてパルスＥとＦとを加算し引続いて低
域フイルタ11で積分を行うことにより出力電圧UR′は、
一方のパルス列を順方向に計数し他方のパルス列を逆方
向に計数するカウンタの計数状態に相応する。それ故
に、第４図に示されている位相弁別器を計数−位相弁別
器を呼称することができる。 第６図は、伝送ビツト列Ａのための再生回路の中にお
ける前述の位相弁別器の有利な実施例を示す。この回路
の出力側は、再生されたビツトクロツクＣと、このビツ
トクロツクＣにクロツク制御されたビツト列Ａ′とを供
給する。第６図に示されている位相弁別器においては、
第４図に示されている基本回数に比して、いくつかの個
所が実施例として示されている。２つの抵抗12,13によ
り構成されている加算段10と、後続の、ループフイルタ
として用いられる低域フイルタ３とは、出力側Ｅおよび
Ｆと演算増幅器14の非反転入力側との間に示されている
RC−組合せ体に統合される。演算増幅器14により制御増
幅度を所望の値に調整することができる。増幅回路に印
加されている基本電圧U0によりPLL回路の中心周波数が
決められる。 第４図におけるＤフリツプフロツプのための遅延素子
７による走行時間補償τ１は第６図においては、Ｂ−パ
ルスを伝送する、同形式のＤフリツプフロツプ15により
行なわれる。この伝送は、Ｄフリツプフロツプ15のＤ入
力側に電圧“0"を印加することにより遮断することがで
きる。これは例えば、記録機器により標本化されたデイ
ジタル信号のレベルの落込みが発生し、このレベルの落
込みが、ビツト列Ａのレベル変化が、大幅に増幅された
ノイズとなる程度に達した場合に適切である。 第４図または第５図における位相弁別器の別の利点
は、ビツトクロツクＣの決定側縁の前と後とに発生す
る、ビツト列Ａのレベル変化に対するパルスを別々の出
力側ＥとＦとに供給することができることにある。この
ようにして簡単にビツト列Ａの標本化のためにクロツク
位相を自動的に最適化することができる。したがつて回
路補償は必要でない。ビツト誤り率は自動的に最小値に
保持され、レベルの落込みの間に、同期されたパルスＢ
が遮断された場合には位相は、発振器１の中心周波数が
常時最適化されているために僅かにしかずれず、したが
つてビツトスリツプの発生する確率は低減される。 第６図において、標本化位相の自動的最適化はアツプ
ダウンカウンタ16とDA変換器17とを用いて行われる。ア
ツプダウンカウンタ16の双方の入力側に場合に応じて、
付加的な分周器18,19を介してパルス電圧ＥおよびＦが
供給される。ＥとＦとのパルス計数の比較において良好
な平均化を行うことができるように、付加的な分周器1
8,19の分周比ｎおよびｍおよびアツプダウンカウンタ16
のステツプ数は比較的に高くされている。アツプダウン
カウンタ16の最高値側の多数の出力側はDA変換器17に接
続されている。DA変換器17の出力電圧は、発振器１の中
心周波数を調整する基本電圧を形成する。電圧U0による
発振器１の制御は非常に小さいステツプで行うべきであ
る。第６図に示されている式が示すように、これは例え
ば、演算増幅器の出力側と非反転入力側との間に相応に
小さい抵抗Ｒを設けることにより行うことができる。電
圧を正しい極性にするとPLL回路は自動的に接続され、
その結果、式E:F＝m:nが満足される（ただしＥおよびＦ
はそれぞれの出力側におけるパルス数である）。通常の
場合にはｍ＝ｎである。値ｍとｎとのうちの１つの値ま
たは双方の値が“1"であることすなわち、対応する分周
器が省略されることもある。 第３図のｂにおける対称形の分布曲線においてｍ＝ｎ
の場合はビツト誤り率が最小となる。これは次のように
説明することができる。公知のように伝送ビツト列の品
質はいわゆるアイパターンに基づいて判断される。アイ
パターンは、ビツト列を、ビツトクロツクＣによりトリ
ガされたオシログラフに表示することにより得ることが
できる。アイパターンは、レベル変化の頻度をビツト長
Ｔの間隔で示す。これらの頻度の集中度が高ければ高い
程、ビツト列は、より誤りが少なく再生される（ただし
再生に必要な標本化が、集中個所から最大の距離の個所
で行われることを前提とする）。第３図のｂにおける分
布曲線をビツト長Ｔの間隔で周期的に繰返すことにより
アイパターンのレベル変化密度を表わすことができる。
PLL回路においてクロツク再生のために自動的に、ビツ
トクロツクＣの一方の側縁がレベル変化集中個所の中央
に調整されるようにすると、クロツク電圧が対称形であ
る場合に他方のクロツク側縁は、これらの集中個所から
最大の距離を有する。したがつてこの側縁が、再生のた
めの信号標本化に用いられる限りビツト誤り率は最小と
なる。 第５図において位相制御はビツトクロツクＣの下降側
縁を用いて行われる。伝送ビツト列Ａの標本化は、側縁
により正にトリガされるＤフリツプフロツプ20すなわち
ビツトクロツクＣの立上り側縁により行われる。標本化
時点は自動的に、レベル変化集中度が最小の時点に調整
される。 第６図において、レベルの落込みや伝送休止の場合に
出力側ＥおよびＦにおいてパルスを遮断することができ
るので、このような期間にわたりPLL回路の中心周波数
は保持される。PLL回路の発振器が、接続後ただちに正
しい周波数で振動するように、DA変換器17のための入力
値を不揮発性メモリの中に格納することができる。この
ために例えば、付加的なレジスタが用いられたりまたは
アツプダウンカウンタの出力側−フリツプフロツプの給
電が、器異が遮断された場合にバツテリにより保持さ
れ、その結果、出力側−フリツプフロツプの状態が再接
続まで不変であるようにする。 上述の説明は２進パルス列に関する。しかし本発明
は、３進コード等の２進より大きい伝送コードにも使用
することができる。
位相差に依存する出力電圧を発生する位相弁別器に関す
る。このような位相弁別器は例えば、クロック信号また
は、例えば伝送コードの中のパルス符号変調等のデイジ
タル信号を表わすビツト列の中のいわゆるビツトクロツ
クを発生するPLL回路において必要である。 従来技術 デイジタル信号伝送ないし処理装置（例えばデイジタ
ル記録機器）の出力側において殆んど常に、到来ビット
列のクロック信号または到来ビツト列のビツトクロツク
を再生しなければならない。これは多くの場合にPLL回
路を用いて行われる。PLL回路において使用される位相
弁別器の形式はPLL回路の特性に大きな影響を与える。
また、デイジタル信号処理装置の中においてPLL回路も
できる限りデイジタル基本素子すなわちゲートとフリツ
プフロツプとで構成することが望ましい。ヨーロツパ特
許出願公開第9939号公報の中に、１つの排他ORゲートの
みから成る、デイジタル信号用の位相弁別器が記載され
ている。 前述の公知の回路と、その回路において発生する欠点
と、本発明の基礎となつている考察および認識とを、次
に第１図ないし第３図に基づいて説明する。第３図のａ
は公知の位相弁別器の特性曲線を示し第３図のｃは、本
発明により構成されている位相弁別器の、変形された特
性曲線を示している。 第１図においては、公知の位相弁別器を有するPLL回
路が示されている。第２図は、対応する信号変化を示
す。到来ビツト列Ａの各レベル変化から、走行時間τと
排他ORゲート５とを有する走行時間素子により、パルス
幅τを有するパルスが発生される。その際にτはできる
限りビツト長Ｔの1/2でなければならない。このように
して発生された第１のパルス列Ｂと、発振器１において
発生された第２のパルス列（このパルス列は、この場合
にはビツトクロツクＣに等しい）とは、位相弁別器とし
て用いられる排他ORゲート２の両方の入力側に供給され
る。排他ORゲート２の出力信号ＢＣは、ループフイル
タとして用いられる低域フイルタ３を通過して制御電圧
URとなり、発振器１に供給される。位相弁別器特性すな
わち、ＢとＣとの間の位相ψをパラメータとする、制御
電圧URの変化が第３図のａに示されている。PLL回路の
作動点は例えば、発振器１をψ＝90゜に調整することに
よりセツトされる。 このセツトに対して第３図のｂに、ビツト列Ａのレベ
ル変化の位置の分布曲線が示されている。レベル変化は
この場合に例えば90゜±30゜の領域に集中している。レ
ベル変化のばらつきは、再生出力機器の時間ジツタすな
わち時間誤差と信号の歪とノイズとにより発生する。ビ
ツトクロツクＣがビツト列Ａの時間ジツタに追従する限
り時間ジツタは、第３図のｂにおける分布曲線の拡幅の
原因とはならない。分布曲線の拡幅は、ビツト誤りが発
生する確率が高められることを意味する。それ故にビツ
トクロツクＣはできる限り時間ジツタに追従しなければ
ならない。このために位相弁別器特性曲線はその主作動
領域において、決められた最小勾配を有しなければなら
ない。第３図のａとｂとを観察すると位相弁別決特性曲
線が、この場合には90゜±30゜であるその主領域の外部
においても、絶対値的には引続いて増加しているのがわ
かる。このようにして、稀にしか発生しないレベル変化
は、これらのレベル変化が、正しいクロツク位相の設定
のためには多くの場合に重要ではないにもかかわらず制
御電圧の発生のためには非常に重要である。統計的に稀
なレベル変化はレベルの落込みのところに集中的に発生
するのでこの位相弁別器は、障害なしにクロツク信号を
再生するには最適ではない。ばらつき主領域の外部にお
ける、集中的に発生するレベル変化の場合にはクロツク
位相は特に強く歪を受けることがありビツトスリツプ
（Bit Slip）の発生する確率は高められる。 発明が解決しようとする問題点 本発明の課題は、発生される制御電圧がビツト列とビ
ツトクロツクとの間の、基本値から大幅にずれている位
相差により大きく歪められないように構成されている位
相弁別器を提供することにある。この場合に、位相弁別
器を大幅にデイジタル構成素子により製作することがで
きるようにする。 課題を解決するための手段 本発明によればこの課題は、第１および第２の出力側
を有する手段が設けられており、該手段は第１のパルス
列と第２のパルス列とを受け取り、該手段は、第１のパ
ルス列における各パルスに基づき該第１のパルス列と第
２のパルス列との位相差に応じ、該第１のパルス列にお
ける対象パルスの基準側縁が第２のパルス列の正の半波
に属するか負の半波に属するかに依存して、２つの出力
側のうち少なくとも一方の出力側から一定長のパルスを
発生し、前記の第１の出力側と第２の出力側の出力信号
を結合する結合手段と、結合された出力信号を積分して
出力電圧を発生させる積分手段が設けられていることに
より解決される。あるいは本発明によれば、前記の２つ
の出力側におけるパルスの差を計数する計数手段と、該
計数手段の計数結果を受け取り出力電圧を発生させるD/
A変換手段が設けられている。本発明の有利な実施例は
実施態様項に記載されている。 位相密度分布（Phasendichtverteilung）という表現
は公知の表現である。それは、多数のレベル変化が発生
した場合にビツト列と、ビツト列から発生されるビツト
クロツクとの間のその都度の位相差が発生する頻度を分
布曲線により表わしたものを意味する。この分布曲線
は、ビツト列に時間誤差がない場合には、PLL回路の発
振器によりセツトされる基本値例えば90゜を有する。ビ
ツト列が時間誤差を有せずそしてその他の障害もない場
合にはビツト列とビツトクロツクとの間の、すべての比
較操作における位相差はこの一定の基本値を有する。分
布曲線はしたがつて、この基本位相を表わす垂直線であ
る。ビツト列における不可避の時間誤差によりこの基本
位相に対する偏差が発生しこの偏差は分布曲線により表
わすことができる。本発明により、前述の基本値から大
幅にずれ、したがつて多くの場合に、実際の位相差の尺
度を表わさない位相差の場合に位相弁別器特性曲線は平
坦に変化し、障害が最小のレベル変化の領域における特
性曲線が最大の勾配を有する。公知の位相弁別器におい
ては、位相差が大きい場合には、有利には線形の特性曲
線に相応して、相応して大きい制御電圧が発生される。
これはしかしながらこの場合には望ましくない、何故な
らばこのように大きな位相差はこの信号において多くの
場合に代表的でなくまた、発生された制御電圧を不所望
に変化するおそれがある（このような変化は例えば、ド
ロツプアウト等の決められた信号障害の場合に大きい位
相偏差が集中的に発生する場合に現われる）からであ
る。 発明の効果 本発明においては位相弁別器の勾配が位相密度分布に
相応する。このようにして、ドロツプアウトの際に集中
的に発生する大きな位相偏差が、発生される制御電圧に
対して不所望な影響を与えるのを阻止することができ
る。 実施例 第３図のｃは、勾配が、第３図のｂに示されている位
相密度分布に相応する位相弁別器特性曲線を示す。この
位相弁別器特性曲線は、１つの位相弁別器特性曲線を第
３図のａにしたがつて例えば破線まで制御することによ
り形成することはできない。何よりも、分布曲線の幅が
信号伝送の品質に依存して変化することを考慮しなけれ
ばならない。位相弁別特性曲線におけるこの急峻な領域
はしたがつて自動的に位相密度分布に整合されなければ
ならない。これを実現する位相弁別器回路は第４図に示
されている。第５図には、対応する信号変化が示されて
いる。 変調されたビツト列Ａから得られたビツト列Ｂはこの
場合にも、ビツト列Ａのレベル変化の時間位置をマーク
する、一定持続時間τを有するパルスを表わす。持続時
間τはビツト期間Ｔの1/2である必要はない。持続時間
τはビツト列Ａの最小のレベル移行間隔より小さければ
よい。パルス持続時間τは出力電圧URの振幅に影響を与
える。 第４図に示されている位相弁別器においてはＤフリツ
プフロツプ６が、レベル変化が、ビツトクロツクＣの下
降側縁の前に発生したか後に発生したかを検出する。走
行時間τ１を有する遅延素子７はＤフリツプフロツプ６
の走行時間の補償に用いられる。Ｄフリツプフロツプ６
の出力電圧Ｑに依存してNANDゲート８の出力側に負のパ
ルスＥが発生するかまたはANDゲート９の出力側に正の
パルスＦが発生する。加算段10においてパルスＥとＦと
が加算され低域フイルタ11において低域フイルテリング
が行われた後に電圧UR′が取出される。この電圧UR′の
変化は第３図ｃの位相弁別器の特性曲線に示されてい
る。この特性曲線の勾配はビツト列Ａのレベル変化の位
相密度分布に相応する。この事象は、ビツト列Ａの各レ
ベル変化が、数値的には、電圧URを発生するために同じ
ウエイトを有することが原因で発生する。第１図におけ
る位相弁別器においてはこのウエイトはその都度のレベ
ル移行の位相ずれに依存する。 しかしパルス列Ｂの各パルスが電圧発生に対して同じ
ウエイトを有する場合には電圧曲線URの勾配は、所定の
位相偏差ψにおいては、当該の位相位置を有するパルス
列Ｂにおけるパルスの頻度に相応する。この相互関係は
次のように理解することができる。各値UR（ψ）は位相
密度度分布曲線の全体にわたる積分値に相応し、その際
に、ビツトクロツクＣの決定側縁の後に位置する、分布
曲線の部分は、横軸で反転されている。PLL回路におけ
る制御電圧発生にとつて重要ではない確率の大きい、大
きい偏差を有するレベル移行が、制御電圧発生に対して
大きなウエイトで作用する欠点はこの場合には除去され
る。 加算段10においてパルスＥとＦとを加算し引続いて低
域フイルタ11で積分を行うことにより出力電圧UR′は、
一方のパルス列を順方向に計数し他方のパルス列を逆方
向に計数するカウンタの計数状態に相応する。それ故
に、第４図に示されている位相弁別器を計数−位相弁別
器を呼称することができる。 第６図は、伝送ビツト列Ａのための再生回路の中にお
ける前述の位相弁別器の有利な実施例を示す。この回路
の出力側は、再生されたビツトクロツクＣと、このビツ
トクロツクＣにクロツク制御されたビツト列Ａ′とを供
給する。第６図に示されている位相弁別器においては、
第４図に示されている基本回数に比して、いくつかの個
所が実施例として示されている。２つの抵抗12,13によ
り構成されている加算段10と、後続の、ループフイルタ
として用いられる低域フイルタ３とは、出力側Ｅおよび
Ｆと演算増幅器14の非反転入力側との間に示されている
RC−組合せ体に統合される。演算増幅器14により制御増
幅度を所望の値に調整することができる。増幅回路に印
加されている基本電圧U0によりPLL回路の中心周波数が
決められる。 第４図におけるＤフリツプフロツプのための遅延素子
７による走行時間補償τ１は第６図においては、Ｂ−パ
ルスを伝送する、同形式のＤフリツプフロツプ15により
行なわれる。この伝送は、Ｄフリツプフロツプ15のＤ入
力側に電圧“0"を印加することにより遮断することがで
きる。これは例えば、記録機器により標本化されたデイ
ジタル信号のレベルの落込みが発生し、このレベルの落
込みが、ビツト列Ａのレベル変化が、大幅に増幅された
ノイズとなる程度に達した場合に適切である。 第４図または第５図における位相弁別器の別の利点
は、ビツトクロツクＣの決定側縁の前と後とに発生す
る、ビツト列Ａのレベル変化に対するパルスを別々の出
力側ＥとＦとに供給することができることにある。この
ようにして簡単にビツト列Ａの標本化のためにクロツク
位相を自動的に最適化することができる。したがつて回
路補償は必要でない。ビツト誤り率は自動的に最小値に
保持され、レベルの落込みの間に、同期されたパルスＢ
が遮断された場合には位相は、発振器１の中心周波数が
常時最適化されているために僅かにしかずれず、したが
つてビツトスリツプの発生する確率は低減される。 第６図において、標本化位相の自動的最適化はアツプ
ダウンカウンタ16とDA変換器17とを用いて行われる。ア
ツプダウンカウンタ16の双方の入力側に場合に応じて、
付加的な分周器18,19を介してパルス電圧ＥおよびＦが
供給される。ＥとＦとのパルス計数の比較において良好
な平均化を行うことができるように、付加的な分周器1
8,19の分周比ｎおよびｍおよびアツプダウンカウンタ16
のステツプ数は比較的に高くされている。アツプダウン
カウンタ16の最高値側の多数の出力側はDA変換器17に接
続されている。DA変換器17の出力電圧は、発振器１の中
心周波数を調整する基本電圧を形成する。電圧U0による
発振器１の制御は非常に小さいステツプで行うべきであ
る。第６図に示されている式が示すように、これは例え
ば、演算増幅器の出力側と非反転入力側との間に相応に
小さい抵抗Ｒを設けることにより行うことができる。電
圧を正しい極性にするとPLL回路は自動的に接続され、
その結果、式E:F＝m:nが満足される（ただしＥおよびＦ
はそれぞれの出力側におけるパルス数である）。通常の
場合にはｍ＝ｎである。値ｍとｎとのうちの１つの値ま
たは双方の値が“1"であることすなわち、対応する分周
器が省略されることもある。 第３図のｂにおける対称形の分布曲線においてｍ＝ｎ
の場合はビツト誤り率が最小となる。これは次のように
説明することができる。公知のように伝送ビツト列の品
質はいわゆるアイパターンに基づいて判断される。アイ
パターンは、ビツト列を、ビツトクロツクＣによりトリ
ガされたオシログラフに表示することにより得ることが
できる。アイパターンは、レベル変化の頻度をビツト長
Ｔの間隔で示す。これらの頻度の集中度が高ければ高い
程、ビツト列は、より誤りが少なく再生される（ただし
再生に必要な標本化が、集中個所から最大の距離の個所
で行われることを前提とする）。第３図のｂにおける分
布曲線をビツト長Ｔの間隔で周期的に繰返すことにより
アイパターンのレベル変化密度を表わすことができる。
PLL回路においてクロツク再生のために自動的に、ビツ
トクロツクＣの一方の側縁がレベル変化集中個所の中央
に調整されるようにすると、クロツク電圧が対称形であ
る場合に他方のクロツク側縁は、これらの集中個所から
最大の距離を有する。したがつてこの側縁が、再生のた
めの信号標本化に用いられる限りビツト誤り率は最小と
なる。 第５図において位相制御はビツトクロツクＣの下降側
縁を用いて行われる。伝送ビツト列Ａの標本化は、側縁
により正にトリガされるＤフリツプフロツプ20すなわち
ビツトクロツクＣの立上り側縁により行われる。標本化
時点は自動的に、レベル変化集中度が最小の時点に調整
される。 第６図において、レベルの落込みや伝送休止の場合に
出力側ＥおよびＦにおいてパルスを遮断することができ
るので、このような期間にわたりPLL回路の中心周波数
は保持される。PLL回路の発振器が、接続後ただちに正
しい周波数で振動するように、DA変換器17のための入力
値を不揮発性メモリの中に格納することができる。この
ために例えば、付加的なレジスタが用いられたりまたは
アツプダウンカウンタの出力側−フリツプフロツプの給
電が、器異が遮断された場合にバツテリにより保持さ
れ、その結果、出力側−フリツプフロツプの状態が再接
続まで不変であるようにする。 上述の説明は２進パルス列に関する。しかし本発明
は、３進コード等の２進より大きい伝送コードにも使用
することができる。
【図面の簡単な説明】
第１図は、公知の位相弁別器を有するPLL回路の回路略
図である。第２図は、対応する回路点の信号変化を示す
線図である。第３図は位相特性曲線を示す線図および第
２図におけるビツト列Ａのレベル変化の位置の分布曲線
を示す線図ならびに本発明により得られた位相弁別器の
特性曲線を示す線図である。第４図は、本発明を実現す
る回路を示す回路略図である。第５図は、第４図に示さ
れている回路点の信号を示す線図である。第６図は、本
発明に有利な１つの実施例における回路を示す回路略図
である。 １……発振器、２……排他ORゲート、３……低域フイル
タ、４……遅延素子、５……排他ORゲート、Ａ……ビツ
ト列、Ｃ……ビツトクロツク、Ｂ……パルス列、６……
Ｄフリツプフロツプ、７……遅延素子、８……NANDゲー
ト、９……ANDゲート、10……加算段、11……低域フイ
ルタ、Ｑ……出力電圧、Ｅ……負のパルス、Ｆ……正の
パルス、UR′……出力電圧。
図である。第２図は、対応する回路点の信号変化を示す
線図である。第３図は位相特性曲線を示す線図および第
２図におけるビツト列Ａのレベル変化の位置の分布曲線
を示す線図ならびに本発明により得られた位相弁別器の
特性曲線を示す線図である。第４図は、本発明を実現す
る回路を示す回路略図である。第５図は、第４図に示さ
れている回路点の信号を示す線図である。第６図は、本
発明に有利な１つの実施例における回路を示す回路略図
である。 １……発振器、２……排他ORゲート、３……低域フイル
タ、４……遅延素子、５……排他ORゲート、Ａ……ビツ
ト列、Ｃ……ビツトクロツク、Ｂ……パルス列、６……
Ｄフリツプフロツプ、７……遅延素子、８……NANDゲー
ト、９……ANDゲート、10……加算段、11……低域フイ
ルタ、Ｑ……出力電圧、Ｅ……負のパルス、Ｆ……正の
パルス、UR′……出力電圧。
Claims (1)
- (57)【特許請求の範囲】 １．第１のパルス列（Ｂ）と第２のパルス列（Ｃ）との
位相差（φ）に依存する出力電圧（UR）を発生する位相
弁別器において、 第１および第２の出力側（E,F）を有する手段（6,8,9）
が設けられており、該手段（6,8,9）は第１のパルス列
（Ｂ）と第２のパルス列（Ｃ）とを受け取り、該手段
（6,8,9）は、第１のパルス列（Ｂ）における各パルス
に基づき該第１のパルス列（Ｂ）と第２のパルス列
（Ｃ）との位相差に応じ、該第１のパルス列（Ｂ）にお
ける対象パルスの基準側縁が第２のパルス列（Ｃ）の正
の半波に属するか負の半波に属するかに依存して、２つ
の出力側（E,F）のうち少なくとも一方の出力側から一
定長のパルスを発生し、 前記の第１の出力側と第２の出力側（E,F）の出力信号
を結合する結合手段（10）と、 結合された出力信号を積分して出力電圧を発生させる積
分手段（11）が設けられていることを特徴とする、 第１のパルス列と第２のパルス列との位相差に依存する
出力電圧を発生する位相弁別器。 ２．第１のパルス列（Ｂ）と第２のパルス列（Ｃ）との
位相差（φ）に依存する出力電圧（UR）を発生する依存
弁別器において、 第１および第２の出力側（E,F）を有する手段（6,8,9）
が設けられており、該手段（6,8,9）は第１のパルス列
（Ｂ）と第２のパルス列（Ｃ）とを受け取り、該手段
（6,8,9）は、第１のパルス列（Ｂ）における各パルス
に基づき該第１のパルス列（Ｂ）と第２のパルス列
（Ｃ）との位相差に応じ、該第１のパルス列（Ｂ）にお
ける対象パルスの基準側縁が第２のパルス列（Ｃ）の正
の半波に属するか負の半波に属するかに依存して、２つ
の出力側（E,F）のうち少なくとも一方の出力側から一
定長のパルスを発生し、 前記の２つの出力側（E,F）におけるパルスの差を計数
する計数手段（16,18,19）と、 該計数手段（16,18,19）の計数結果を受け取り出力電圧
を発生させるD/A変換手段（17）が設けられていること
を特徴とする、 第１のパルス列と第２のパルス列との位相差に依存する
出力電圧を発生する位相弁別器。 ３．元のパルス列（Ａ）から前記の第１のパルス列
（Ｂ）を導出する手段（4,5）が設けられており、 該第１のパルス列（Ｂ）は、ビット列（Ａ）のレベル変
化の時間的位置をマークするパルスから成り、 前記第２のパルス列（Ｃ）は、等間隔のレベル変化を有
するビットタイミングパルス（Ｃ）であり、 前記の元のパルス列（Ａ）から導出された第１のパルス
列（Ｂ）の各パルスにより、出力電圧（UR）が数値的に
は同一に制御され、他方、該制御の正負の方向は、対象
パルスの基準側縁が前記第２のパルス列（Ｃ）の正の半
波に属するか負の半波に属するかに依存する、 特許請求の範囲第１項または第２項記載の位相弁別器。 ４．アップダウンカウンタ（16）が設けられており、該
アップダウンカウンタ（16）は別個の計数入力側を有し
ており、これらの入力側に分周器（18,19）が前置接続
されている、 特許請求の範囲第２項または第３項記載の位相弁別器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19863634751 DE3634751A1 (de) | 1986-10-11 | 1986-10-11 | Phasendiskriminator, insbesondere fuer eine pll-schaltung |
| DE3634751.5 | 1986-10-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114412A JPS63114412A (ja) | 1988-05-19 |
| JP2941276B2 true JP2941276B2 (ja) | 1999-08-25 |
Family
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Family Applications (1)
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| Country | Link |
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| DE (2) | DE3634751A1 (ja) |
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| US5410557A (en) * | 1989-08-30 | 1995-04-25 | Deutsche Thomson-Brandt Gmbh | Method and apparatus for recognizing valid components in a digital signal |
| DE3928676A1 (de) * | 1989-08-30 | 1991-03-07 | Thomson Brandt Gmbh | Schaltung zur erkennung eines nutzsignals in einem binaeren signal |
| DE4119452A1 (de) * | 1991-06-13 | 1992-12-17 | Thomson Brandt Gmbh | Pll-schaltung mit einem zaehlphasendiskriminator |
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| DE19513080C1 (de) * | 1995-04-07 | 1996-11-14 | Bosch Gmbh Robert | Demodulator für orthogonal modulierte Trägersignale |
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| MD4067C1 (ro) * | 2008-08-26 | 2011-03-31 | Институт Электронной Инженерии И Промышленных Технологий Академии Наук Молдовы | Procedeu de reglare a tensiunii cu convertizoare de impulsuri de ridicare şi inversare |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE324835B (ja) * | 1968-10-14 | 1970-06-15 | Asea Ab | |
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| US3646455A (en) * | 1970-10-08 | 1972-02-29 | Mohawk Data Sciences Corp | Phase-detecting circuit |
| US3902128A (en) * | 1974-08-05 | 1975-08-26 | Motorola Inc | Frequency/phase comparator |
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| DE2809315B2 (de) * | 1978-03-03 | 1980-01-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Digitaler Frequenzdiskriminator |
| JPS5551100U (ja) * | 1978-10-02 | 1980-04-03 | ||
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| DE3138964A1 (de) * | 1981-09-30 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur unterdrueckung von stoerungen bei dem phasenvergleich zweier wechselspannungssignale, insbesondere bei dem phasenvergleich in ultraschall-echosignal-phasendetektoranordnungen fuer raumueberwachungsgeraete |
| JPS6047515A (ja) * | 1983-08-26 | 1985-03-14 | Victor Co Of Japan Ltd | 同期引込判別回路 |
| DE3520301A1 (de) * | 1984-06-16 | 1985-12-19 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Phasenvergleichsverfahren |
| JPS6130814A (ja) * | 1984-07-10 | 1986-02-13 | ジヨン・フリユ−ク・マニフアクチヤリング．カムパニ−，インコ−ポレ−テツド | デジタル式位相検波器 |
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- 1986-10-11 DE DE19863634751 patent/DE3634751A1/de not_active Withdrawn
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1987
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- 1987-10-02 EP EP87114407A patent/EP0264035B1/de not_active Expired - Lifetime
- 1987-10-02 DE DE8787114407T patent/DE3786221D1/de not_active Expired - Fee Related
- 1987-10-02 AT AT87114407T patent/ATE90819T1/de not_active IP Right Cessation
- 1987-10-09 JP JP62253911A patent/JP2941276B2/ja not_active Expired - Fee Related
- 1987-10-10 KR KR1019870011278A patent/KR960012798B1/ko not_active IP Right Cessation
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