KR960012798B1 - Pll 회로용 위상 변별기 - Google Patents

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Abstract

요약없음

Description

PLL 회로용 위상 변별기
제1도는 공지된 위상 변별기를 갖는 PLL 회로도.
제2도는 관련된 신호 파형도.
제3도의 a는 공지된 위상 변별기의 특성 곡선.
제3도의 b는 비트열(A)의 레벨 변동의 위치에 대한 분포곡선.
제3도의 c는 본 발명에 따라 형성된 위상 변별기의 특성곡선.
제4도는 본 발명을 실시하기 위한 회로도.
제5도는 제4도의 작동방식을 설명하기 위한 곡선.
제6도는 본 발명의 일실시예를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
6 : D형 플립플롭10 : 가산기
16 : 업/다운 카운터17 : DA 변환기
18,19 : 주파수 분할기A : 비트열
B, C : 펄스열
본 발명은 제1 및 제2펄스 열 사이의 위상차에 의존하는 출력전압을 발생시키기 위한 위상 변별기에 관한 것이다. 이와 같은 변별기는 PLL 회로에서, 예를 들어 전송 코드내의 PCM 신호와 같은 디지탈 신호를 나타내는 비트열로부터 클럭신호 또는 소위 비트 타이밍을 발생시키기 위해 필요하다.
디지탈 신호용 전송장치(예를 들면, 디지탈 기록장치)의 출력에서는 항상 인입하는 비트열의 비트 타이밍(또는 클럭신호)을 검색(retrieving)해야 하는 문제가 존재한다. 이 검색은 대개 PLL 회로에 의해 행해진다. PLL 회로내에서 사용되는 위상 변별기의 형태는 PLL 회로의 특성에 큰 영향을 미칠 수 있다. 또한 디지탈 신호 처리회로내의 PLL 회로는 가능한한 디지탈 기본 소자, 즉, 게이트와 플립-플롭으로 구성하려는 시도가 이루어지고 있다. 유럽 특허 제EP-A 0 009 930호에는 Ex-Or 게이트로만 구성된 디지탈 신호용 위상 변별기가 개재되어 있다.
상기 공지된 회로에서 나타나는 결점과 본 발명의 기초가 되는 생각과 지식은 제1도 내지 제3도를 참고로 설명하겠다. 여기서 제3도의 a는 공지된 위상 변별기의 특성 곡선을 나타내며, 제3도의 c는 본 발명에 따른 위상 변별기의 변경된 특성 곡선을 나타낸다.
제1도에는 공지된 위상 변별기를 가진 PLL 회로가 도시되어 있다. 제2도에는 관계되는 신호 파형도가 도시되어 있다. 인입된 비트열(A)의 각 레벨 변동으로부터 지연시간(τ)을 가진 지연소자(4)와 Ex-Or 게이트(5)에 의해 펄스폭 τ를 가진 펄스가 발생되는데, 이때 τ는 가급적이면 비트 지속시간 T의 ½이어야 한다. 이러한 방식으로 발생된 제1의 펄스열(B)과 발진기(1)에서 발생된 비트 타이밍(C)과 동일한 제2의 펄스열이 위상 변별기로 작용되는 Ex-Or 게이트(2)의 두 입력에 공급된다. 게이트(2)의 출력신호(B
Figure kpo00001
C)는 루프필터로 작용되는 저역필터(3)에 제공되고, 저역필터(3)는 발진기(1)용 조절전압(UR)을 제공한다. 변별기의 특성 곡선, 즉 (B)와 (C) 사이의 위상 φ에서의 조절전압(UR)이 제3도의 a에 표시되어 있다. PLL 회로의 동작점은 예를들면 발진기(1)의 조정에 의해 φ=90°로 세팅된다.
상기 세팅을 위한 비트열(A)의 레벨 변동의 위치에 대한 분포곡선이 제3도의 b에 도시되어 있다. 여기서는 레벨 변동이 예를 들면 90°±30°의 범위에 집중된다. 레벨 변동의 산란(scattering)은 재생장치의 시간 지터(즉, 시간에러), 신호 왜곡 및 잡음에 의해 발생한다. 비트 타이밍(C)이 비트열(A)의 시간 지터를 추종하는 한, 시간 지터는 제3도의 b의 분포곡선을 확대시키지는 않는다. 분포곡선의 확대는 비트에러가 발생될 확률이 증가된다는 것을 의미한다. 따라서 비트 타이밍(C)는 가급적 밀접하게 시간 지터를 추종해야 한다. 이를 위하여 변별기 곡선은 그 주요 작동범위내에서 일정한 최소 경사도를 가져야 한다. 제3도의 a 및 b에서 알 수 있듯이, 변별기 곡선은 여기서는 90°±30°인 그 주요범위 외부에서도 그 크기가 계속 상승하고 있다. 이로 인해, 레벨 변동이 정확한 타이밍 위상을 세팅하는데 대개 관계가 없음에도 불구하고, 드물게 발생하는 레벨 변동은 조절전압을 발생시키는데 큰 중요성을 갖는다. 상기 통계적으로, 드문 레벨 변동은 레벨이 브레이킹(breaking)될 때 많이 나타나기 때문에 상기 위상 변별기는 장애없는 타이밍 재생에 최적으로 적합한 것은 아니다. 레벨 변동이 주 산란범위 외부에서 많이 발생하게 되면, 타이밍 위상이 상당히 왜곡될 수 있고, 비트 슬립(slip)이 발생할 확률이 증가된다.
본 발명의 목적은 발생된 조절전압이 기본값으로부터 크게 벗어난 비트열과 비트 타이밍간의 위상차에 의해 크게 왜곡되지 않는 위상 변별기를 제공하고, 또한, 디지탈 기본 소자로부터 위상 변별기를 제조하는 방법이 성취된다.
이러한 목적은 청구항 1항에 기재된 본 발명에 의하여 성취되며, 본 발명의 다른 실시예의 잇점은 종속항에서 기술된다.
위상 밀도 분포(phase density distribution)라는 용어는 공지된 용어이다. 이것은 다수의 레벨 변동의 경우에, 비트열과 이 비트열로부터 발생된 비트 타이밍간의 개개의 위상차가 나타내는 주파수를 분포곡선의 형태로 나타낸 것이다. 이 분포곡선은 시간에러를 갖지 않는 비트열의 경우에 PLL 회로의 발진기에 의해 세팅되는 기본값, 예를 들면 90°를 갖는다. 비트열이 시간에러를 갖지 않고 그 밖의 어떤 장애도 없으면, 비트열과 비트 타이밍간의 모든 비교동작에서의 위상차는 동일한 기본값을 갖는다. 그때 분포곡선은 상기 기본위상에서 수직선이 될 것이다. 그러나 비트열의 불가피한 시간 에러로 인해 분포곡선의 형태로 나타내질 수 있는 상기 기본 위상으로부터 편차가 존재하게 된다. 본 발명에 의하면, 최소로 장애를 받는 레벨 변동의 범위에서는 변별기 특성 곡선이 최대의 경사를 갖는 반면, 상기 기본값에서 많이 벗어남으로써 거의 실제적인 위상차의 양을 나타낼 수 없는 위상차의 경우에는 변별기 특성 곡선이 매우 편평하게 될 수 있다. 공지된 위상 변별기에서는 선형 특성 곡선에 따른 큰 위상차 때문에 그에 대응하는 큰 조절 전압이 발생된다. 그러나 이것은 본 발명의 경우에는 바람직하지 못한데, 그러한 큰 위상차는 특히 예를 들어 드롭 아웃(Drop out)과 같은 특정 신호 장애시 심한 위상편차가 많이 발생하는 경우, 일반적으로 신호를 나타낼 수 없고, 발생된 조절전압을 바람직하지 못하게 변동시킬 수 있기 때문이다.
본 발명은 제3도의 c 내지 제6도를 참고로 설명하면 다음과 같다.
제3도의 c는 변별기 특성 곡선을 나타내는데, 그 경사도는 제3도의 b에 나타낸 위상밀도 분포에 대응한다. 이러한 변별기 특성 곡선은 제3도의 a에 따른 변별기 특성 곡선을 예컨대 파선까지 제한함으로써만 형성될 수는 없다. 특히, 분포곡선의 폭은 신호전송의 질에 따라 변화할 수 있다는 것을 고려해야 할 것이다. 이때, 변별기 곡선의 경사진 부분은 자동적으로 위상밀도 분포에 매칭되어야 한다. 이것을 수행하는 위상 변별기 회로가 제4도에 도시되어 있다. 제5도에는 이와 관련한 신호 파형이 도시되어 있다.
변조된 비트열(A)로부터 얻어진 펄스열(B)은 일정한 지연시간 τ의 펄스로 다시 나타나는데, 이 지연시간 τ는 비트열(A)의 레벨 변동의 시간위치를 표시한다. 지연시간 τ는 비트 지연시간 T의 ½과 동일할 필요는 없다. 다만, 이 지연시간 τ는 비트열(A)의 최소 레벨 변동 간격보다 작아야 한다. 물론, 펄스 지연시간 τ는 실제로 출력전압(UR)의 진폭에 영향을 미친다.
제4도의 위상 변별기에서는 비트열(A)의 레벨 변동이 비트 타이밍 펄스(C)의 하강 엣지 전에 또는 후에 나타나는지를 D형 플립플롭(6)이 검출한다. 지연시간 τ1을 가진 지연소자(7)는 D형 플립플롭(6)의 실행시간에 대한 등화를 위해 작용한다. D형 플립플롭(6)의 출력전압 Q에 따라 NAND 게이트(8)의 출력에서 음의 펄스(E)가 나타나거나 AND 게이트(9)의 출력에서 양의 펄스(F)가 나타난다. 가산기(10)내에서 펄스(E 및 F)의 가산 및 지역필터(11)에서의 저역필터링 후 전압(UR')이 얻어지는데, 그 파형은 제3도의 c의 변별기 특성 곡선과 같이 나타난다. 이 특성 곡선의 경사도는 비트열(A)의 레벨 변동의 위상밀도 분포에 대응한다. 이러한 효과는 비트열(A)의 각각의 레벨 변동이 전압(UR')을 발생시키기 위해 크기면에서 동일한 중요성을 가짐으로써 얻어진다. 제1도의 위상 변별기에서 그러한 중요성은 각각의 레벨 변동의 위상편차에 의존했다.
그러나 펄스열(B)의 각각의 펄스가 전압을 발생시키기 위해 동일한 중요성을 가지면, 일정한 위상편차 φ에서 전압곡선(UR)의 경사도는 관련 위상위치를 갖는 펄스열(B)내의 펄스 주파수에 대응해야 한다. 이러한 관계는 하기와 같이 설명될 수 있다 : 각각의 값(UR) (φ)은 전체의 위상밀도 분포곡선의 적분에 대응하고, 이때 비트 타이밍 펄스(C)의 결정 엣지 뒤에 놓인 분포곡선의 부분이 횡좌표에 반영된다. 여기서는, PLL 회로내에서 조절전압을 발생시키는데 별로 중요하지 않는 큰 위상편차를 갖는 레벨 변동이 조절전압 발생에 크게 작용하는 단점이 제거된다.
가산기(10)와 다음에 결합된 저역필터(11)에서의 펄스(E 및 F)의 조합에 의해 출력전압(UR')이 카운터의 계수(count) 상태에 대응하는데, 카운터는 하나의 펄스열에 대해 상향으로, 다른 펄스열에 대해 하향으로 계수한다. 따라서, 제4도의 위상 변별기는 카운터-위상 변별기로 불리워질 수 있다.
제6도에는 전송된 비트열(A)에 대한 재생회로내의 전술한 위상 변별기의 바람직한 실시예가 도시되어 있다. 회로의 출력은 재생된 비트 타이밍(C) 및 이 비트 타이밍과 키잉된(Keyed) 비트열(A')을 발생한다. 제6도의 위상 변별기에는 제4도에 도시한 기본회로와 대조적으로 세부사항이 실시예로서 도시되어 있다. 2개의 저항(12, 13)으로 형성된 가산기(10)와, 루프필터로 작용되는 다음의 저역필터(3)는 출력(E 및 F)과 연산 증폭기(14)의 비반전 입력 사이에 도시된 RC-조합체로 결합되어 있다. 연산 증폭기(14)에 의해 조절증폭이 소정값으로 세팅될 수 있다. 증폭기에 인가된 기본 전압(U0)에 의해 PLL 회로의 중간 주파수가 결정된다. 제4도에서 D형 플립플롭(6)에 대한 지연소자(7)에 의한 지연시간(τ1)이 등화는 제6도에서는 (B') 펄스를 전송하는 유사한 형태의 D형 플립플롭(15)에 의해 이루어진다. 이러한 전송은 플립플롭(15)의 (D) 입력에 전압 0을 인가함으로써 중단될 수 있다. 이것은 예를 들면 기록장치에 의해 스캐닝된 디지탈 신호의 레벨이 브레이킹될 때 감지할 수 있으며, 또한, 비트열(A)의 레벨 변동이 증폭된 잡음을 현저히 나타낼 만큼 레벨이 너무 작게 하강할때도 감지할 수 있다.
제4도 또는 제6도의 위상 변별기의 또 다른 장점으로 비트 타이밍 펄스(C)의 결정 엣지 전후에 나타나는 비트열(A)의 레벨 변동에 대한 펄스가 분리된 출력(E 및 F)에서 얻어질 수 있다는데 있다. 이로 인해 간단한 방식으로 비트열(A)의 스캐닝을 위한 타이밍 위상이 자동으로 최적화될 수 있다. 따라서 회로 조정이 필요없다. 비트 에러율이 자동으로 최소값으로 유지되고, 레벨 브레이킹 동안 동기펄스(B)가 차단되는 경우 발진기(1)의 최적화된 중간 주파수로 인해 위상이 최소로만 드리프트하기 때문에 비트 슬립이 발생할 확률이 감소된다.
제6도에서는 업/다운 카운터(16) 및 DA 변환기(17)에 의해 스캐닝 위상이 자동으로 최적화된다. 펄스전압(E 및 F)은 경우에 따라 부가적인 주파수 분할기(18, 19)를 거쳐 업/다운 카운터(16)의 두 입력에 공급된다. (E) 및 (F)의 펄스수를 비교할때 양호한 평균화가 이루어질 수 있도록 하기 위해, 부가의 주파수 분할기(18, 19)의 분할비율 n 및 m과 업/다운 카운터(16)의 스텝수가 비교적 높다. 업/다운 카운터(16)의 최대치 출력은 DA 변환기(17)에 공급된다. DA 변환기(17)의 출력전압은 발진기(1)의 중간 주파수를 조절하는 기본 전압(U0)을 형성한다. 발진기(1)는 매우 작은 스텝에서 전압(U0)에 의해 영향을 받는다. 제6도의 식에서 보여지는 바와같이, 그것은 예를 들면 연산 증폭기(14)의 비반전 입력과 출력 사이의 작은 저항 R의 선택에 의해 구현될 수 있다. 전압(U0)의 극성이 정확하면, PLL 회로는 등식 E : F=m : n이 충족되도록 자동으로 세팅된다. 여기서, E 및 F는 관련 출력에서 펄스수를 나타낸다. 정상적으로 m=n이다. 또한, 값 m, n 중 하나 또는 두개의 값이 1일 수 있다. 즉, 대응하는 분할기는 생략된다.
제3도 b의 분포 곡선이 대칭되면, m=n일 때 최소 비트 에러율을 산출할 수 있다. 이것은 다음과 같은 방식으로 설명된다 : 공지된 바와 같이 전송된 비트열의 질이 소위 아이(eye) 다이어그램에 의해 판단될 수 있다. 이 다이어그램은 비트 타이밍 펄스(C)에 의해 트리거된 오실로 그래프상에 비트열을 표시함으로써 얻어진다. 이 다이어그램은 비트 지속시간(T)으로부터 간격진 레벨 변동의 누적을 나타낸다. 재생하는데 필요한 스캐닝이 누적점에서부터 최대로 떨어져 이루어진다고 가정하면, 이러한 누적이 집중하면 할수록, 즉, 누적 사이에 레벨 변동이 더 적게 나타나면 날수록 비트열은 더욱 에러없이 재생될 수 있다. 상기 다이어그램의 레벨 변동 밀도는 비트 지속시간(T)으로부터 간격을 갖는 제3도 b의 분포곡선이 주기적으로 반복됨으로써 나타낼 수 있다. PLL 회로내에서 타이밍 재생을 위해 비트 타이밍 펄스(C)의 한 엣지가 항상 레벨 변동 누적의 중심에 자동으로 세팅되면, 대칭적인 타이밍 전압 때문에 다른 펄스 엣지가 상기 누적에서부터 최대로 떨어지게 된다. 상기 엣지가 재생신호의 스캐닝에 사용되면 최소 에러율이 얻어진다.
제5도에 따르면, 비트 타이밍 펄스(C)의 하강 엣지에 의해 위상조절이 이루어진다. 전송된 비트열(A)의 스캐닝은 양의 엣지로 트리거된 D형 플립플롭(20)에 의해, 즉, 비트 타이밍 펄스(C)의 상승 엣지에 의해 이루어진다. 스캐닝 순간은 가장 적은 레벨 변동 주파수의 시점에서 자동적으로 놓여진다.
제6도에서 레벨 브레이킹시 또는 전송 중단시, 출력(E) 및 (F)에서의 펄스에 대한 차단 가능성은 이들 기간동안 PLL의 중간 주파수가 유지되는 것을 보증한다. PLL의 발진기 접속 후 바로 보정 주파수로 발진하도록 하기 위해, DA 변환기(17)에 대한 입력값이 비휘발성 메모리내에 저장될 수 있다. 예를 들어 대응하는 부가의 레지스터가 이러한 목적을 위해 사용되거나 또는 장치가 차단될 때, 업/다운 카운터의 출력 플립플롭의 전류공급이 배터리에 의해 유지됨으로써 재접속될 때까지 그 상태의 변화하지 않게 된다.
상술한 내용은 2진 펄스열에 관한 것이다. 그러나 본 발명은 3진 코드와 같은 다단계 전송코드에도 적용될 수 있다.

Claims (9)

  1. 비트열(A)로부터 발생된 제1펄스열(B)과 제2펄스열(C)간의 위상차에 의존하는 출력전압을 발생시키기 위한 위상 변별기로서, 특히 PLL 회로에서 PCM 신호로부터 비트 타이밍을 발생시키기 위한 위상 변별기에 있어서, 상기 제1펄스열의 각 펄스로부터 상기 제2펄스열에 대한 상기 제1펄스열의 위상편차에 따라서, 또는 상기 제1펄스열의 관련 펄스의 기준 엣지가 상기 제2펄스열의 양의 ½파 또는 음의 ½파에서 하강하는가에 따라서 2개의 출력 중 한 출력에서 일정한 길이의 펄스를 발생시키기 위한 수단을 포함하며, 상기 위상 변별기의 출력전압은 상기 2개의 출력에서의 펄스 계수의 차이에 의존하며, 상기 2개의 출력에서의 펄스(E, F)의 조합 및 적분에 의해 또는 카운터(16, 18, 19) 및 상기 카운터의 계수 결과의 D/A 변환에 따른 상기 펄스 계수의 차이의 판정에 의해 형성되는 것을 특징으로 하는 PLL 회로용 위상 변별기.
  2. 제1항에 있어서, 상기 비트열(A)로부터 발생된 상기 제1펄스열(B)은 비트열(A)의 레벨 변화의 시간위치를 표시하는 펄스로 이루어지고, 상기 제2펄스열은 등간격 레벨 변화를 갖는 비트 타이밍 펄스(C)이며, 상기 비트열(A)로부터 발생된 제1펄스열(B)의 개개의 펄스는 크기에 있어서는 동일한 방식으로 출력전압(UR)에 영향을 주는 반면, 방향에 있어서의 출력전압에의 영향은 관련 펄스의 기준 엣지가 상기 제2펄스열(C)의 양의 ½파 또는 음의 ½파에서 하강하는가에 의존하는 것을 특징으로 하는 PLL 회로용 위상 변별기.
  3. 제1항 또는 제2항에 있어서, 상기 비트열(A)로부터 발생된 상기 제1펄스열(B)의 펄스는 이들 펄스가 의사신호에 의해 현저히 발생될 가능성이 존재하자마자 차단되는 것을 특징으로 하는 PLL 회로용 위상 변별기.
  4. 제1항 또는 제2항에 있어서, 상기 비트열(A)로부터 발생된 상기 제1펄스열(B)의 펄스는 업/다운 카운터(16)에 의해 계수되고, 상기 카운터가 계수하는 방향은 상기 펄스가 상기 제2펄스열(C)의 양의 ½파 또는 음의 ½파에서 하강하는가에 의존하며, 상기 계수 결과는 D/A 변환기(17)에 의해 출력전압(UR')을 보충하는 전압(U0)으로 변환되는 것을 특징으로 하는 PLL 회로용 위상 변별기.
  5. 제3항에 있어서, 상기 비트열(A)로부터 발생된 상기 제1펄스열(B)의 펄스는 업/다운 카운터(16)에 의해 계수되고, 상기 카운터가 계수하는 방향은 상기 펄스가 상기 제2펄스열(C)의 양의 ½파 또는 음의 ½파에서 하강하는가에 의존하며, 상기 계수 결과는 D/A 변환기(17)에 의해 출력전압(UR')을 보충하는 전압(U0)으로 변환되는 것을 특징으로 하는 PLL 회로용 위상 변별기.
  6. 제4항에 있어서, 상기 업/다운 카운터(16)는 분리된 카운터 입력을 가지며, 상기 카운터 입력에는 주파수 분할기(18, 19)가 연결되는 것을 특징으로 하는 PLL 회로용 위상 변별기.
  7. 제5항에 있어서, 상기 업/다운 카운터(16)는 분리된 카운터 입력을 가지며, 상기 카운터 입력에는 주파수 분할기(18, 19)가 연결되는 것을 특징으로 하는 PLL 회로용 위상 변별기.
  8. 제4항에 있어서, 상기 업/다운 카운터(16)의 계수 결과는 비휘발성 메모리에 기억되는 것을 특징으로 하는 PLL 회로용 위상 변별기.
  9. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 업/다운 카운터(16)의 계수 결과는 비휘발성 메모리에 기억되는 것을 특징으로 하는 PLL 회로용 위상 변별기.
KR1019870011278A 1986-10-11 1987-10-10 Pll 회로용 위상 변별기 KR960012798B1 (ko)

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DEP3634751.5 1986-10-11
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DE3634751.5 1986-10-11

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KR880005760A KR880005760A (ko) 1988-06-30
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