CN1287410A - 时钟信号发生装置 - Google Patents

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Abstract

本发明提供一种时钟信号发生装置。由相位比较器13、差动放大器14、低通滤波器15和电压控制振荡电路(VCO)16构成锁相环电路,使检测电路12的输出信号SPB和时钟信号CLK用相位锁定来控制。误差量积分电路21对误差校正电路17中的误差量积分,微机22按照被积分的误差量ERR设定基准电压数据DVREF。基准电压数据DVREF被转换成基准电压VREF,用来控制VCO16的工作点。

Description

时钟信号发生装置
本发明涉及时钟信号发生装置，该时钟信号发生装置产生配有例如数字VTR中的数字信号误差校正电路装置的时钟信号。
在数字VTR的重放系统中，设有利用如图4所示的磁头输入记录信号边缘部分的微分波形信号SIN的波形均衡器101、将该波形均衡器101的输出信号转换成二进制数字信号的检测电路102、进行检测电路102的输出信号(以下称为‘重放信号’)SPB和时钟信号CLK的相位比较的相位比较器103、将基准电压数据DVREF转换成电压值VREF的EVR108、放大相位比较器输出和基准电压VREF的差分的差动放大器104、除去差动放大器104的输出信号的高频成分的低通滤波器105、利用低通滤波器105的输出信号控制振荡频率fCLK输出时钟信号CLK的电压控制振荡电路(VCO)106、和对检测电路102的输出信号SPB的误差进行检测和校正的误差校正电路107。时钟信号CLK在包括检测电路102、误差校正电路107的VTR的各部分中作为基准时钟信号，用于正确地采样重放的数字信号的‘0’、‘1’。
利用相位比较器103、差动放大器104、低通滤波器105和VCO 106构成锁相环电路，构成对重放信号SPB和时钟信号CLK的相位锁定。基准电压VREF在制造工序中调整，以便VCO 106的振荡频率fCLK达到重放信号SPB的平均频率。
由于上述基准电压VREF在制造工序中必须人工调整，所以希望不再需要对该电压调整。此外，在一次调整至最佳值后，因老化和温度变化等环境变化，在各电路特性变化的情况下，存在锁相环电路的性能劣化的问题。
着眼于该问题，本发明的目的在于提供不需要调整供给锁相环电路的基准电压、没有老化等引起的性能劣化、并且可以长久地维持良好性能的时钟信号发生装置。
为了实现上述目的，本发明的方案1提供了一种时钟信号发生装置，它产生在对输入数字信号的进行误差检测和校正的误差校正电路中和配置在该误差校正电路前级的电路中使用的时钟信号，该装置包括：锁相环电路，其包括相位比较电路和电压控制振荡电路，相位比较电路对输入到所述误差校正电路中的数字信号和所述时钟信号的相位进行比较，而电压控制振荡电路根据该相位比较电路的输出信号来驱动，输出所述时钟信号，锁相环电路锁定所述数字信号和时钟信号的相位；误差量积分电路，对所述误差校正电路检测的误差发生量在一段预定时间上积分；和基准信号发生电路，输出与该误差量积分电路的输出对应电平的基准信号；其特征在于，具有由所述基准信号控制所述电压控制振荡电路工作点的结构。
更具体地说，所述基准信号发生电路设定所述基准信号的电平，以使从所述误差量积分电路输出的积分误差量比预定阈值小。
图1是表示本发明一实施例的时钟信号发生装置结构的方框图。
图2是表示由图1所示的微型计算机执行处理的流程图。
图3是表示基准电压(VREF)和积分误差量(ERR)推移的时序图。
图4是表示以往的时钟信号发生装置结构的方框图。
以下，参照附图说明本发明的实施例。
图1是表示本发明一实施例的在数字VTR中采用的时钟信号发生装置结构的方框图，该装置与图4所示的以往装置相同之处在于，设置有利用磁头输入记录信号边缘部分的微分波形信号SIN的波形均衡器11、将该波形均衡器11的输出信号转换成二进制数字信号的检测电路12、对检测电路12的输出信号(以下称为‘重放信号’)SPB和时钟信号CLK的相位进行比较的相位比较器13、将基准电压数据DVREF转换成电压值VREF的EVR18(Electrically Variable Resistor：可变电阻)，对相位比较器输出和基准电压VREF的差分进行放大的差动放大器14、除去差动放大器14的输出信号的高频成分的低通滤波器15、利用低通滤波器15的输出信号控制振荡频率fCLK并输出时钟信号CLK的电压控制振荡电路(VCO)16，和进行检测电路12的输出信号SPB的误差检测和校正的误差校正电路17。
图1所示的装置还配有微型计算机(以下称为‘微机’)22，该微机通过对由误差校正电路17检测的误差发生量(检测误差的次数)每隔预定时间积分，来对算出积分误差量ERR的误差发生量积分电路21进行设定，并对与该积分误差量ERR对应的基准电压数据DVREF进行设定，利用基准电压数据DVREF，控制VCO16的工作点即振荡频率的中心值。
由相位比较器13、差动放大器14、低通滤波器15和VCO16构成的锁相环电路，在可对重放信号SPB和时钟信号CLK进行相位锁定的结构方面，以及将时钟信号CLK用作包括检测电路12、误差校正电路17的VTR各部分中的基准时钟信号方面，都与图4的以往装置相同。
微机22适时进行图2所示的处理，并进行基准电压数据DVREF的设定。在图2的步骤S11中，将基准电压数据DVREF设定为与最小电压VMIN相当的数据DVMIN，接着，将基准电压数据DVREF仅增加预定变化量DV(步骤S12)。在该状态下，如图3(a)所示，基准电压VREF在最小电压VMIN附近，由于重放信号SPB未进行相位锁定，所以时钟信号CLK不能获得正确的重放信号SPB，如图3(b)所示，积分误差量ERR变为比较大的值ERR1。
在步骤S13中，判别积分误差量ERR是否比阈值ERRTH小，在ERR≥ERRTH期间，重复步骤S12的恢复处理。由此，如图3(a)所示，基准电压VREF缓慢持续增加，如果时钟信号CLK和重放信号SPB相位锁定，那么由于积分误差量急剧下降，变为几乎没有误差的对应值ERR2，所以ERR＜ERRTH成立，进入步骤S14。
在步骤S14中，将最小基准电压数据DVREFMIN设定为此时的基准电压数据DVREF，接着，将基准电压数据DVREF设定为与最大电压VMAX相当的数据DVMAX(步骤S15)。在该状态下，基准电压VREF为图3(a)所示的最大电压VMAX，由于重放信号SPB未进行相位锁定，所以时钟信号CLK不能获得正确的重放信号SPB，如图3(b)所示，积分误差量ERR变为比较大的值ERR1。
在步骤S16中，将基准电压数据DVREF仅减少预定量的DV，判别积分误差量ERR是否比阈值ERRTH小(步骤S17)。在ERR≥ERRTH期间，由于返回步骤S16，所以如图3(a)所示，基准电压VREF缓慢减少，如果时钟信号CLK和重放信号SPB相位锁定，那么由于积分误差量ERR急剧下降直至值ERR2，所以ERR＜ERRTH成立，进入步骤S18。
在步骤S18中，将最大基准电压数据DVREFMAX设定为此时的基准电压数据DVREF，接着，将基准电压数据DVREF设定为步骤S14中设定的最小基准电压数据DVREFMIN和步骤S18中设定的最大基准电压数据DVREFMAX的平均值(步骤S19)，并结束处理。由此，基准电压VREF被设定为确定时钟信号CLK和重放信号SPB的锁相范围的最小基准电压VREFMIN和最大基准电压VREFMAX的平均电压VREF0，可以获得稳定的锁相环工作。微机22通过适时(例如按每日一次左右的比例或在积分误差量ERR超过阈值ERRTH时)执行该处理，可以长久地维持锁相环的最佳工作点。其结果是，没有老化等造成的性能劣化，可以长久地维持良好的性能。
在本实施例中，基准电压VREF相当于基准信号，微机22和EVR18相当于基准信号发生电路。
再有，本发明不限于上述实施例，可以有各种变形。例如，在改变基准电压VREF的情况下，首先设定为最大电压VMAX并缓慢下降，可以求出最大基准电压VREFMAX，接着，设定为最小电压VMIN并缓慢上升，可以求出最小基准电压VREFMIN。此外，恒定的基准电压值不必设定为最大基准电压VREFMAX和最小基准电压VREFMIN的平均值，也可以设定为其附近的值。
如上所述，本发明提供的时钟信号发生装置配置有锁定输入误差校正电路的数字信号和时钟信号相位的锁相环电路，由于对误差校正电路检测的误差发生量在一段预定时间上积分，利用与该积分误差发生量对应的电平基准信号，可控制构成锁相环电路的电压控制振荡电路的工作点，所以可以长久地维持电压控制振荡电路的最佳工作点，没有老化等造成的锁相环电路的性能劣化，可以长久地维持良好的性能。

Claims (1)

1．一种时钟信号发生装置，产生在对输入数字信号的误差进行检测和校正的误差校正电路和在配置于该误差校正电路前级的电路中使用的时钟信号，其特征在于，该装置包括：
锁相环电路，其包括相位比较电路和电压控制振荡电路，相位比较电路对输入到所述误差校正电路中的数字信号和所述时钟信号的相位进行比较，而电压控制振荡电路根据该相位比较电路的输出信号来驱动，输出所述时钟信号，锁相环电路锁定所述数字信号和时钟信号的相位，
误差量积分电路，对所述误差校正电路检测的误差发生量在一段预定时间上积分，和
基准信号发生电路，输出基准信号，该基准信号具有与该误差量积分电路的输出对应的电平，由所述基准信号控制所述电压控制振荡电路的工作点。
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