JPH03135231A - Ａ−ｄコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、出力回路及びＡ−Ｄコンバータに関し、特に
、いわゆるトライステートバッファを用いた出力回路及
び該出力回路を帰還手段に用いて成るＡ−Ｄコンバータ
に関する。

〔発明の概要〕

本発明は、出力端子が中間電位にバイアスされたトライ
ステートバッファに入力デジタルデータを供給し、上記
人力デジタルデータの各ビット毎にイネーブルとディセ
ーブルとを行うようにした出力回路により、歪みの無い
出力信号を供給できるようにしたものである。また、本
発明は、加算手段と、積分手段と、比較手段と、標本化
手段と、帰還手段とを有するＡ−Ｄコンバータにおいて
、上記帰還手段に出力端子が中間電位にバイアスされた
トライステートバッファを用い、上記標本化器からの出
力信号の各ビット毎にイネーブルとディセーブルとを行
うことにより、上記積分手段等の遅延が回路特性に影響
を及ぼすことのないようにしたものである。

〔従来の技術〕

従来の出力回路として、例えばＰＤＭ（パルス密度液ｔ
ｌＨ）方式を用いた出力回路が知られている。

このＰＤＭ方式を用いた出力回路は、供給される多ビッ
トのデジタルデータを、いわゆるノイズシェイピングに
より１ビツトのデータ信号に変換する。この１ビツトの
データ信号は、第５図（ａ）に示すような“１′と“０
”の２値のパルスの密度により該信号のレベルを表す、
そして、このデータ信号は、例えば帯域制限をするＬＰ
Ｆ（ローパスフィルタ）を介して滑らかな連続するアナ
ログ信号に変換され出力される。

一方、従来のＡ−Ｄコンバータに使われてきた方式とし
て、例えば積分型、逐次比較型、全並列型等があが、こ
れらのＡ−Ｄコンバータは、時とともに該Ａ−Ｄコンバ
ータに対する要求が高度になってきたため、ハードウェ
アの規模が大きくなりすぎたり、Ｓ／Ｎの劣化等の問題
が生し上記要求を満たすには至らなかった。

そこで、オーバーサンプリングを用いたデルタシグマ（
ΔΣ）方式のＡ−Ｄコンバータが用いられるようになっ
てきている。

第４図に１次のΔΣ方式のＡ−Ｄコンバータを示す。

この第４図に示すΔΣ方式のＡ−Ｄコンバータは、加算
器５２よ、積分器５３と、比較器５４と、標本化器５６
と、遅延Ｂ５８とを有しており、入力端子５１からは入
力アナログ信号が供給されている。

この人力アナログ信号は加算器５２を介して積分器５３
に供給され、該積分器５３において積分され、比較器５
４に供給される。比較器５４に供給されたアナログ信号
は、該比較器５４に端子５５から別に供給されている所
定レベルの基準電圧と比較され、例えば該基準電圧より
大きいレベルのときは“１ｍ、基準電圧より小さいレベ
ルのときは“０°とされて２値化され、標本化器５６に
供給される。標本化器５６に供給された上記２（高化信
号は、別に端子５７から供給されるクロックによりサン
プルされ、１ビツトのデジタルデータ信号として遅延器
５日を介し上記加算器５２に帰還されると共に、出力端
子５９を介して取り出される。この出力信号が、上記入
力アナログ信号を１ビツトのデジタルデータに変換した
信号となっている。すなわち、上記入力アナログ信号を
χ（Ｚ）、積分器５３の伝達関数をＨ（Ｚ）　＝　１　
／　（］−ｚ−’）　、比較器５４での量子化誤差をＱ
　（Ｚ）とするとき、端子５９から得られる出力信号Ｙ
　（Ｚｌは、Ｙ　（ｚ）−χ（Ｚ）＋　（１−２−’）
　Ｑ（Ｚ）＝・（１）となる。したがって、上記出力端
子５９を介して取り出されるデジタル信号は、上記（１
）式により信号Ｘ　（ｚ）と量子化誤差のＱ　（Ｚ）の
１次差分をとった雑音の和となる。上記入力信号の電圧
がある程度大きければ、標本化器５４で生ずる量子化誤
差自体は略々白色であるが、上記出力されるデジタル信
号に現れる雑音は、周波数が高いほど大きく周波数が低
いところでは少なくなる。すなわち、いわゆるノイズシ
ェービングを施すことにより、雑音電力を高域側にシフ
トすることができ、出力されるデジタル信号を、例えば
デジタルフィルタを介すことにより、該デジタルフィル
タで取り出したい周波数の近辺では雑音が少なく、フィ
ルタで遮断する高域側に雑音骨が集中するようになる。

（発明が解決しようとする課題〕 しかし、上述の出力回路において、第５図（ａ）に示す
ような出力信号波形は理想的な波形であり、実際には、
例えば（ｂ）に示すようなオーバーシュートやリンギン
グの生じた波形となる。すなわち、第５図（ｂ）におい
て、時刻Ｌ１〜も４間のように“１”が連続する場合、
時刻Ｌｌ−Ｌｘ間には時刻ｔ１の時点でオーバーシュー
ト６０が生じ、時刻Ｌ３〜Ｌ４間には時刻ｔ４の時点で
オーバーシェード６Ｉが生じている。このため、これら
のビットの面積が増加しているのに対し、時刻ｔ２〜ｔ
３間のビットではオーバーシュ、−トが生じていないた
め面積が異なったものとなってしまっていた。

また、上述のΔΣ方式のＡ−Ｄコンバータの積分器は、
ＳＣ（スイッチドキャパシタ）回路で実現することがで
き、この場合、上述したΔΣ方式のＡ−Ｄコンバータを
離散系で構成できるという長所を存する反面、スイッチ
ングノイズが信号処理に影響を及ぼすという問題がある
。

一般的に積分器は第６図に示すようにオペアンプ５３ａ
、抵抗５３ｂ及びコンデンサ５３ｃを用いて構成するこ
とができる。

このとき、積分器５３の出力電圧をｖｏ、入力電圧を■
４．抵抗５３ｂの抵抗値をＲ，コンデンサ５３ｃの容量
をＣ，サンプリング周期をＴとすると、 Ｖ　、（ｎ）　＝　Ｖ　。（ｎ−１）　−Ｖ　ｔ　（ｎ
−１）　Ｔ／（ＲＣ）よって、 伝達関数Ｈ（ｚ）は、 Ｈ（ｚ）　＝　Ｖ　ｏ（ｚ’）／　Ｖ　ｒ　（ｚ）＝−
Ｔ／（ＲＣ）・ｚ−’／（１−ｚ−’）であり、積分器
として用いることができることが、上記標本化器５６の
前まではアナログ信号処理であるため、積分器５３及び
比較器５４の回路の遅延がフィードバックループ内の遅
延時間とみなされ上式（１）を満足することができない
という問題がある。

本発明は上述の課題に鑑みて成されたものであり、正確
な出力信号を供給することができるような出力回路及び
積分回路等の遅延が回路特性に影響を与えないようなＡ
−Ｄコンバータの提供を目的とする。

〔課題を解決するための手段〕

本発明にかかる出力回路は、出力端子が中間電位にバイ
アスされたトライステートバッファに入力デジタルデー
タを供給し、上記入力デジタルデータの各ピント毎にイ
ネーブルとディセーブルとを行うことにより上述の課題
を解決する。

また、本発明にかかるＡ−Ｄコンバータは、入力アナロ
グ信号及０び帰還アナログ信号をカロ算してその加算結
果を出力する加算手段と、上記加算手段からの出力信号
を積分する積分手段と、上記積分手段からの出力信号を
所定のレベルの信号と比較する比較手段と、上記比較手
段からの出力信号を標本化してデジタル信号を出力する
標本化手段と、上記標本化手段からの出力信号を上記加
算手段に供給する帰還手段とを有するＡ−Ｄコンバータ
において、上記帰還手段に出力端子が中間電位にバイア
スされたトライステートバッファを設け、上記標本化器
から供給されるデジタル信号の各ビット毎にイネーブル
とディセーブルとを行うことにより上述の課題を解決す
る。

〔作　用〕 本発明にかかる出力回路は、出力端子が中間電位にバイ
アスされたトライステートバッファに人力デジタルデー
タを供給し、上記入力デジタルデータの各ビット毎にイ
ネーブルとディセーブルとを行うことにより、出力信号
の各ビットの後半（ディセーブル時）には、例えば中間
電位に戻すことができるためオーバーシュートやリンギ
ングが生じていても各ビット毎に面積（エネルギ）の一
定な出力信号を供給することができる。

また、本発明にかかるＡ−Ｄコンバータは、上記帰還手
段に出力端子が中間電位にバイアスされたトライステー
トバッファを設け、上記標本化器から供給されるデジタ
ル信号の各ビット毎にイネーブルとディセーブルとを行
うことにより、積分器等の遅延時間が回路特性に影響を
与えないようにすることができる。

〔実施例］ 以下、本発明にかかる出力回路及びＡ−Ｄコンバータの
実施例について図面を参照しながら説明する。

第１図は本発明にかかる出力回路の実施例の回路図であ
る。

この第１図において出力回路は、デジタル信号が供給さ
れる端子１をトライステートバッファ３のデジタルデー
タ信号入力端子３ａに接錯し、所定の時間毎にクロック
が供給される端子２をｇｌ　トライステートバッファ３
のクロック入力端子３ｂに接続している。

このトライステートバッファ３のアナログ信号出力端子
３Ｃは端子８に接続されており、上記アナログ信号出力
端子３Ｃ及び端子８間に抵抗４及び抵抗６が挿入接続さ
れている。この抵抗４及び抵抗６は直列接続されており
、各抵抗４．６の片端は、それぞれ電圧Ｖ、、Ｖ、が供
給されている端子５及び端子７に接続されている。

次に動作説明をする。

上記端子ｌからは、例えばＡ−Ｄ　（アナログデジタル
）コンバータ等からの第２図（ａ）に示すような、”１
゛と０“のいわゆる２値化されオーバーシュートが生じ
たデジタルデータ信号が供給され、トライステートバッ
ファ３のデジタルデータ信号入力端子３ａに供給される
。

このトライステートバッファ３の出力は、例えば端子５
から抵抗４を介して電圧■、が、また、端子７から抵抗
６を介して電圧■、が印加されており中間電位（■１゜
ｆ）にバイアスされている。

そして、該トライステートバッファ３には、別にクロッ
ク入力端子３ａから端子２を介して第２図（ｂ）に示す
ような、例えば１サンプル間（ｔ〜ｔｚ、ｔｚ〜仁３．
ｔ３〜ｔ４・・・・）でＩ周期のクロックが供給されて
おり、供給されたデジタルデータ信号を上記クロックの
パルス幅分、すなわち“１“が供給される間のみイネー
ブルし、次のクロックが供給されるまでの間はディセー
ブルする。このため、供給されるデジタルデータに１“
や“０“が連続していても第２図（Ｃ）に示すように上
記１サンプル間の出力信号は同じ面積となり、正確なレ
ベルの出力信号を出力端子８を介して供給することかで
きる。

以上の説明から明らかなように本発明にかかる出力回路
は、他の方式に比べて非常に簡単に達成でき、集積化に
際して特別な回路を必要とせず、正確な出力信号を供給
することができる。

なお、上記トライステートバッファの代わりにアナログ
スイッチ等を用いても良いこと等は勿論である。

次に本発明にかかるＡ−Ｄコンバータの実施例の説明を
する。

第３図は本発明にかかるＡ−Ｄコンバータの実施例の回
路図である。なお、このＡ−Ｄコンバータには、上述し
た出力回路を帰還手段として設けた。

先ず、第３図において、Ａ−Ｄコンバータは、アナログ
信号の供給される入力端子１１を抵抗１２の片端と接続
し、該抵抗１２のもう片端をアンプ１３のアナログ信号
入力端子＋３ａに接続している。

このアンプ１３の基準信号入力端子＋３ｂは、基準電圧
が供給されている端子１４と接続されており、出力端子
１３ｃば比較ｎ１５のアナログ信号入力端子１５ａに接
続されている。また、上記抵抗１２と基準信号入力端子
＋３ｂ間にはコンデンサ１５の片端が挿入接続されてお
り、上記出力端子＋３ｃと比較器１６のアナログ信号入
力端子１６ａの間に該コンデンサ１５のもう片端が挿入
接続されている。そして上記抵抗１２．アンプ１３及び
コンデンサ１５で積分器Ｉ７を構成している。

比較器１６の基準信号入力端子１６ｂは、上記アナログ
信号入力端子１３ｂと端子１４との間に挿入接続されて
おり、出力端子１６ｃは標本化器１８に接続されている
。

この標本化器１８は、別にクロックが供給される端子１
９と接続されており、デジタル信号を出力すべく出力端
子２０と接続されている。

トライステートバッファ２１は、デジタル信号入力端子
２１ａが標本化器１８と出力端子２０との間に挿入接続
されており、クロック入力端子２１ｂが標本化器Ｉ８と
端子Ｉ９との間に挿入接続されており、出力端子２１ｃ
は抵抗２２の片端に接続されている。この抵抗２２のも
う片端は、上記抵抗１２とアンプ１３のアナログ信号入
力端子１３ａとの間に挿入接続されている。

そして、上記端子１４と比較器１６の基準信号入力端子
１６ｂとの間に抵抗２３の片端を接続し、上記抵抗２２
とトライステートバッファ２１の出力端子２１ｃとの間
に該抵抗２３のもう片端を挿入接続している。

次に動作説明をする。

先ず、入力端子１１から供給されたアナログ信号は、抵
抗１２．アンプ１３及びコンデンサ１５から成る積分器
１７により積分され比較器１６に供給される。

この比較器１６に供給された積分処理されたアナログ信
号は、該比較器１６に別に供給される上記アンプ１３に
基！＃雷電圧して供給された基準電圧Ｖ　ｒ＊ｆに基づ
いて、例えば“ｌ“または“０”の、いわゆる２値信号
とされ標本化器１８に供給される。

標本化器１８は、端子１９から供給される、例えば第２
図（ｂ）に示すような１サンプル間で１周期のようなり
ロックで上記２値化された信号をサンプルしデジタルデ
ータ信号として出力する。

このデジタルデータ信号は、帰還手段を構成するトライ
ステートバッファ２Ｉに供給される。

トライステートバッファ２１には上記標本化器１８に供
給されるクロックと同様のクロックが供給されており、
上記出力回路の実施例で述べたように、該トライステー
トバッファ２１は、出力が抵抗２３を介して印加される
電圧により、レベルが■０．にバイアスされており、該
トライステートバッファ２１は、供給されるデジタルデ
ータ信号を上記クロックが供給されている間のみ帰還信
号としてイネーブルする。そして、次のクロックが供給
されるまでの間はディセーブルする。このため、トライ
ステートバッファ２１に供給されるデジタルデータ信号
に“ビや“０“が連続していても帰還信号は、第２図（
ｃ）に示すように１サンプル間の面積が同じである正確
なレベルの帰還信号となり、抵抗２２を介してフィード
バックされる。

この帰還信号は入力アナログ信号と加算され、上述の信
号処理が施され出力端子２０を介してデジタルデータ信
号を取り出すことができる。

すなわち、上記積分器１７は入力されるアナログ信号の
レベルが基準電圧■１．．に等しい場合は出力を保持す
るため、帰還信号に対してクロック毎の上記“１“のと
きのみ積分動作を行うことになり、酸クロックが“０“
のときには積分器１７の出力は保持されるため、積分器
１７．比較器１６等の回路の遅延の総和が上記１サンプ
ル間の半分以下（クロックが“ビのとき以内）であれば
当該Ａ−Ｄコンバータの回路動作に影響を与えないため
上述の従来例で述べた Ｙ　（ｚ）　＝　Ｘ　（Ｚ）　＋　（１−ｚ−’）　Ｑ
（ｚ）・、、　（１）弐を満足することができる。

以上の説明から明らかなように本発明にかかるＡ−Ｄコ
ンバータは、ΔΣ方式におけるＡ−Ｄコンバータにおい
て、アナログ回路を用いる場合、サンプリング周期の後
半を積分出力が保持されるようにすることにより積分器
や比較器等の回路の遅延が回路特性に影響を与えないよ
うにすることができる。また、アナログ積分器を用いる
ことにより、ＳＣ（スイッチングキャパシタ）回路を用
いたときのようなスイッチングノイズ等の問題がなく良
好な回路特性を得ることができる。

（発明の効果） 本発明にかかる出力回路は、出力端子が中間電位にバイ
アスされたトライステートバッファに入力デジタルデー
タを供給し、上記人力デジタルデータの各ビット毎にイ
ネーブルとディセーブルとを行うことにより、出力アナ
ログ信号の歪みを無くすことができ、また、回路構成も
簡単である。

本発明にかかるＡ−Ｄコンバータは、デルタシグマ（Δ
Σ）形Ａ−Ｄコンバータにおいて、帰還手段に出力端子
が中間電位にバイアスされたトライステートバッファを
設け、上記標本化器から供給されるデジタル信号の各ビ
ット毎にイネープルとディセーブルとを行うことにより
、積分器や比較器等の遅延が回路特性に影響を与えない
ようにすることができ、また、アナログ積分器を用いる
ことでＳＣ（スイッチングキャパシタ）回路を用いたと
きのようなスイッチングノイズ等の問題がなく良好な回
路特性を得ることができる。。

１３・・・・・・・・・・アンプ １Ｇ・・・・・・・・・・比較器 １８・・・・・・・・・・標本化器

【図面の簡単な説明】

第１図は本発明にかかる出力回路の回路図、第２図は本
発明にかかる出力回路の実施例の動作を本発明にかかる
Ａ−Ｄコンバータの実施例の回路図である。 第４図は、従来のＡ−Ｄコンバータの回路図、第５図は
従来のＡ−Ｄコンバータの動作を説明するためのフロー
チャート、第６図は積分器の具体的な回路図である。

Claims (2)

【特許請求の範囲】
1. （１）出力端子が中間電位にバイアスされたトライステ
   ートバッファに入力デジタルデータを供給し、上記入力
   デジタルデータの各ビット毎にイネーブルとディセーブ
   ルとを行うことを特徴とする出力回路。
2. （２）入力アナログ信号及び帰還信号を加算してその加
   算結果を出力する加算手段と、上記加算手段からの出力
   信号を積分する積分手段と、上記積分手段からの出力信
   号を所定のレベルの信号と比較する比較手段と、上記比
   較手段からの出力信号を標本化してデジタル信号を出力
   する標本化手段と、上記標本化手段からの出力信号を上
   記加算手段に供給する帰還手段とを有するＡ−Ｄコンバ
   ータにおいて、 上記帰還手段に出力端子が中間電位にバイアスされたト
   ライステートバッファを設け、上記標本化器から供給さ
   れるデジタル信号の各ビット毎にイネーブルとディセー
   ブルとを行うことを特徴とするＡ−Ｄコンバータ。