JPH0415646B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアナログ−デジタル・エンコーダに関
し、特にデルタ変調を用いる改善されたアナログ
−デジタル・エンコーダに関するものである。

［従来の技術］ 種々の物理的現象を高い精度で検出するための
装置は、商業、工業、科学及び軍事用の広い範囲
に亘つて用いられている。これらの装置の多く
は、検出したアナログ・データを該データのダイ
ナミツクレンジ、分解能、位相及び直線性を減じ
ることなく、送信して処理することができるデジ
タルデータに変換する。そしてこれらの装置にお
いて、検出器（例えば、マイクロフオン、ハイド
ロフオン、地中聴音機、光検出器、赤外線検出
器、影像スキヤナー、磁気検出器等）から供給さ
れるアナログ信号は、例えば前置増幅器、イコラ
イザ、制御利得回路、アンテイ・エイリアス・フ
イルタ（Anti−alias Filter：誤つた情報を排除
するフイルタである）、サンプル保持回路等から
なる電気的な信号調整装置によつて、デジタル化
のための調整が行なわれている。このようにして
調整されたアナログ信号は、アナログ−デジタ
ル・エンコーダ（以下Ａ／Ｄエンコーダと云う。）
によつてデジタル信号に変換される。このような
装置においてデータの忠実度を制限し装置の性能
を低下させる主たる原因は、Ａ／Ｄエンコーダや
信号調整用電気装置によつてデータ信号内に発生
させられるひずみやノイズである。

これらの装置の殆どにおいて、Ａ／Ｄエンコー
ダとこれらに対応して設けられる信号調整用回路
とにより得られる最良の忠実度は、信号対ひずみ
比（SDR）で90−100dBである。Ａ／Ｄエンコー
ダの忠実度を測定するものとして一般的に用いら
れるような単一の測定方法はない（これはＡ／Ｄ
エンコーダが用いられる環境や装置が、種々雑多
なためである）。しかしながら、後述するように
信号対ひずみ比は、広い範囲のＡ／Ｄ装置におい
て忠実度を正確に測定し得る手段になる。

信号対ひずみ比には、直流残留偏差、目盛係数
の誤差、又は位相遅れのひずみなどは含まれてい
ない。信号対ひずみ比SDRは以下に定義される
ように、次のようなノイズや実施上の事項、即ち
非直線性（直線性）、調波ひずみ、相互変調ひず
み、量子化ノイズ、その他すべてのノイズ（ジヨ
ンソン雑音［Johnson］、ガウス雑音
［Gaussian］、クリツピング、ダイナミツクレン
ジ（瞬時値、二調波［two tone］）、分解能及び
単音調を含むものである。上記リストから明らか
なように、信号対ひずみ比（SDR）は、Ａ／Ｄ
エンコーダの忠実度の測定に相応した多くの事情
を考慮している。

信号対ひずみ比SDRを決定するためには、
Ａ／Ｄエンコーダに入力される検出アナログ信号
のスペクトル内の最大周波数である最大信号周波
数Fmsが仮定される。そして、２つのサイン波ト
ーン（最大信号周波数Fmsの71％と83％の周波数
をそれぞれ有し且つ等しい振幅を有している）を
混合し、これをＡ／Ｄエンコーダの入力に入力テ
スト信号として供給する。Ａ／Ｄエンコーダの出
力はスペクトル分析され、ひずみ電力は入力テス
ト信号の２つの周波数におけるエネルギとゼロ周
波数におけるエネルギとを除いたゼロ周波数から
最大信号周波数までのＡ／Ｄエンコーダの出力電
力の全ての総計として定義される。（ゼロ周波数
と上記２つのテスト信号の周波数の測定から除外
されたノイズを見積つて、測定したひずみ電力に
加えている。）信号電力に相当するサイン波は、
Ａ／Ｄエンコーダの出力で測定した、入力テスト
信号中の２つのトーンの実効値振幅
（RMSamplitudes）の総計の自乗として定義され
る。（信号電力に相当するサイン波のこの定義は、
実際の２トーン・テスト信号と同じピーク−ピー
ク振幅を有する単一トーン・テスト信号の電力を
表わしている。）信号対ひずみ比（SDR）は、入
力信号の強さが変化する場合に得られる、先に定
義した信号電力に相当するサイン波と先に定義し
たひずみ電力との最大比として定義され、この信
号対ひずみ比は通常デシベル（dB）で表わされ
る。サンプル・ホールド回路をＡ／Ｄエンコーダ
の前に置く必要のあるＡ／Ｄエンコーダでは、信
号対ひずみ比SDRはサンプル・ホールド回路と
Ａ／Ｄエンコーダとを組合せた状態で測定する。

アナログ−デジタル変換方法には、多くの範疇
（クラス）があるがその中には下記のものが含ま
れている。

１ 積分及び計数法（Integrate and Count） 電圧−周波数及び計数法 ２ 連続近似法（Successive Approximation） ３ デルタ変調 デルタ・シグマ・変調 ４ フラツシユ変換（Flash Conversion） ５ ジヨセフソン結合素子法 （Josephson Junction Devices） ［発明が解決しようとする課題］ 上記クラス１のエンコーダ（積分及び計数と電
圧−周波数及び計数）は非常に速度が遅く、この
エンコーダは測定されるアナログ信号が一定不変
であると仮定されるデジタル電圧計やデジタル・
マルチメータに主に用いられている。

クラス２のエンコーダ（連続近似）は、抵抗
（又は容量）比が時間と温度とともに変動するた
め、信号対ひずみ比を90−100dB以上に保つこと
ができない。そしてこの種のエンコータは成分比
に対し非常に高い感度を有しており、また殆どの
装置においてエンコータの前にサンプル・ホール
ド回路及びアンチ・エイリアス・フイルタを必要
とする。したがつてこのような追加回路は、シス
テムに大きなひずみを加えることになる。クラス
２のエンコーダはこのような欠点を有しているも
のの、このエンコーダは上記５つのクラスのエン
コーダのなかで広範囲の装置に用いられるものと
しては最もよい性能を有している。

クラス３のエンコーダ（デルタ変調及びデル
タ・シグマ変調）は、非常に大量のデータを発生
する。例えば、120dBの信号対ひずみ比を得るた
めには、このクラスのエンコーダの１つの積分器
の動作で最大信号周波数（Fms）における入力信
号の１サイクル当り20000ビツトを発生する。真
の情報内容に対してこのように出力データ伝送速
度が高いと、データの処理、記憶、伝送に面倒で
困難な問題が生じる。またこのクラスのエンコー
ダの信号対ひずみ比SDRは、いわゆる“粒状ノ
イズ（granular noise）”（量子化ノイズの形をと
つている）のノイズ層（noise floor）によつて
支配されている。そしてこのクラスのエンコーダ
を１つの積分器で構成したものでは、入力信号の
最大周波数に対するエンコーダの出力ビツト速度
を倍加するたびに、9dBの粒状ノイズの減少と
9dBの信号対ひずみ比SDRを得ることができるに
すぎない。したがつて、必要なビツト速度は、信
号対ひずみ比SDRの増加と共に指数関数的に大
きくなる。このように指数関数的にビツト速度が
大きくなるので、このクラスのエンコーダは信号
対ひずみ比の低い用途に最も適している。このク
ラスのエンコーダで二段積分を行なえば、ビツト
速度の１倍加当り15dBの信号対ひずみ比の増加
を達成できるので、このようにすれば中程度の信
号対ひずみ比の用途に用いることができる。しか
しながら、二段積分を用いた場合でも、100dB又
はそれ以上の信号対ひずみ比を必要とする用途に
用いるときには、出力ビツト速度を実現不可能な
ほど高くする必要がある。

クラス４のエンコーダ（フラツシユ変換）は、
信号対ひずみ比を6dB増大させるたびにフラツシ
ユ変換器の構成の複雑さを倍加しなければならな
いため、信号対ひずみ比の低い装置（約60dB）
に限定される。したがつて、フラツシユ変換器は
信号対ひずみ比SDRの高い（100dB又はそれ以
上）装置には適さないが、帯域幅が非常に高い信
号には最も適している。

クラス５のエンコーダ（ジヨセフソン接合素
子）は、現在は商業的には使用されていない。こ
の素子はジヨセフソン接合のユニークな量子化特
性に基づいて非常に速い速度で且つ正確に動作す
る。しかしながら、このエンコーダは、絶対零度
の７度以内に素子の温度を保つための冷却装置が
必要となるため、特殊な用途にのみ適するもので
ある。

このように、この技術分野においては、高い信
号対ひずみ比と、信号周波数の帯域幅に対して低
いデータ速度（data rate）とを有し、粒状ノイ
ズの量の少ないアナログ−デジタル・エンコーダ
が必要とされている。

本発明の目的は、従来のエンコーダの欠点を解
決するアナログ−デジタル・エンコーダを提供す
ることにある。

特に、本発明の目的は、少なくとも120dBの信
号対ひずみ比を有するアナログ−デジタル・エン
コーダを提供することにある。

本発明の他の目的は、従来のあるアナログ−デ
ジタル・エンコーダで必要とされていたサンプ
ル・ホールド回路、アンチ・エイリアス・フイル
タ及び制御利得増幅器を設ける必要性を無くし
て、信号調整の誤りを減少させ価格を低下させた
アナログ−デジタル・エンコーダを提供すること
にある。

更に本発明の他の目的は、従来のデルタ変調エ
ンコーダよりデータ出力速度が低く、同じ周波数
帯において信号対ひずみ比性能の優れたアナログ
−デジタル・エンコーダを提供することにある。

［課題を解決するための手段］ 本発明のアナログ−デジタル・エンコーダは、
以下に述べるように多くの新規な特徴と利点を有
している。本発明のアナログ−デジタル・エンコ
ーダは、全く新規な方法のデルタ変調技術を用い
る改善されたデルタ変調エンコーダ（EDME）
である。本発明の改善されたデルタ変調エンコー
ダは、約300Hzから300KHzの範囲の帯域幅の信号
において、従来よりも正確で直線性が高く、ダイ
ナミツク・レンジが広く且つ信号対ひずみ比を高
くしてＡ／Ｄ変換を行なうことができる。また、
本発明によれば上記の範囲に亘つて、少なくとも
120dBの信号対ひずみ比性能を得ることができ
る。ちなみに、次に優れているとされるＡ／Ｄ変
換（連続近似）による同範囲における信号対ひず
み比は90−100dBまでである。更に本発明の改善
されたデルタ変調エンコーダの信号対ひずみ比
は、連続近似エンコーダのひずみ比により、時間
及び温度に対して安定性がある。300Hz以下の信
号帯域幅でも、改善されたデルタ変調エンコーダ
の優れた信号対ひずみ比は、従来のデルタ変調エ
ンコーダ及びデルタ・シグマ変調エンコーダに匹
敵する。しかし、本発明の改善されたデルタ変調
エンコーダは上記２つのエンコーダのいずれより
も出力ビツト速度が低い。また本発明の改善され
たデルタ変調エンコーダを連続近似エンコーダと
置き換えれば、アンチ・エイリアス・フイルタや
サンプル・ホールド回路が必要なくなるため、装
置の寸法、電力及び価格を減ずることができる。
更に改善されたデルタ変調エンコーダを用いた装
置の全体では、連続近似エンコーダを用いた装置
より、非積分のアナログ・コンポーネントが少な
くてすむ。また、改善されたデルタ変調エンコー
ダの出力を複号するために用いられるデコーダ
は、従来のデルタ変調エンコーダとデルタ・シグ
マ変調エンコーダを除く、他のＡ／Ｄエンコーダ
用のデコーダと比べて価格が大変に安い。この特
徴は、将来デジタルオーデイオの高忠実度録音に
有益な可能性がある。デジタル・ハイ−フアイ・
レコード用のプレイヤでは、デコーダを必要とす
るので、本発明の改善されたデルタ変調エンコー
ダによりレコードにコードを記録すれば、プレイ
ヤの価格を下げることができる。

本発明の改善されたデルタ変調エンコーダで
は、スペクトル・テイルタ（Spectrum tilter：
ある入力振動信号に対応する周波数応答を有する
フイルタ）を備えており、従来のデルタ変調およ
びデルタ・シグマ変調エンコーダでは必要である
とされている実現不可能な高いビツト速度とする
ことなしに、このスペクトル・テイルタにより本
発明のエンコーダに非常に高い忠実度のＡ／Ｄエ
ンコーデイング（少なくとも120dBの信号対ひず
み比）を達成させることができる。例えば、本発
明の改善されたデルタ変調エンコーダでは、１つ
の積分器により行なわれるデルタ変調エンコーダ
やデルタ・シグマ変調エンコーダにおいて必要と
されるクロツク速度（clock rate）の略1/100で
高い忠実度（少なくとも120dBの信号対ひずみ
比）を達成する。また、本発明の改善されたデル
タ変調エンコーダによれば、二段積分器によるデ
ルタ変調エンコーダやデルタ・シグマ変調エンコ
ーダで必要とされるクロツク速度より低いクロツ
ク速度で高い忠実度を達成する。

改善されたデルタ変調エンコーダの出力は、一
般的なデジタル・フイルタ技術を用いてデジタル
処理がなされる。従来のＡ／Ｄエンコーデイング
で通常行なわれている等化（equalization）やバ
ンド制限のような信号調整は、改善されたデルタ
変調エンコーダによるエンコーダ処理の後にデジ
タル的に行なわれる。改善されたデルタ変調エン
コーダにプログラム可能なデジタル後処理装置を
設ければ、プログラム可能な信号調整を備えたエ
ンコーダを提供することができる。このように、
信号調整をデジタルの領域に移行させる方法は、
アナログで信号調整するよりも更に精度および安
定性のよい信号調整を可能にする。また、これは
信号調整のプログラム化を可能にする。改善され
たデルタ変調エンコーダの高いダイナミツク・レ
ンジがこのような方法を可能にしている。改善さ
れたデルタ変調エンコーダに接続されるデジタル
後処理装置は、そのデータ・フオーマツト
（data format）を、下げたサンプル速度
（sample rate）における１サンプル・フオーム
（sample form）当りのマルチ−ビツト（multi−
bit）に変換する。いかなる信号調整の後にもサ
ンプル速度は存在するので、サンプル速度は信号
のためのナイキスト（Nyquist）の判定条件を満
たさなければならない。デジタル後処理装置は安
定且つ正確な偽せ信号防止のフイルタ処理（anti
−alias filtering）を行なうことができるので、
後処理装置に接続される改善されたデルタ変調エ
ンコーダは、アナログ・アンチ・エイリアス・フ
イルタにおける位相及び利得ドリフト、ノイズ、
位相遅れひずみ等を生じさせることなしに、連続
近似エンコーダの出力フオーマツトと同じ方法で
動作することができる。

改善されたデルタ変調エンコーダの出力の、ビ
ツトが連続しており、ワード区域がなく
（wordless）、且つ平等（democratic）であると
いう特質は、多くの場合に利点がある。Ａ／Ｄエ
ンコーダの出力が遠隔測定されたり記録される必
要がある場合には、遠隔測定通信路や記録媒体は
一般的にビツトの連続フオーマツト（bit serial
format）を有するので、この特質は装置中の遠
隔測定器や記録及び再生のハードウエアを簡単に
することができる。

他の目的と利点は、添付の図面を参照しなが
ら、以下に記載され請求される構成及び動作の詳
細により明らかになるであろう。尚図面において
同一部材には同一の符号が付してある。

［実施例］ 第１図は本発明の改善されたデルタ変調エンコ
ーダ１０のブロツク図であり、アナログ・サマー
手段を構成するアナログ・サマー（加算器）２０
はアナログ入力信号と内部デコーダ２２によつて
発生させられる内部アナログ信号を合わせてアナ
ログ振動信号又はアナログ誤差信号（analog
dither signal）を発生する。スペクトル・テイ
ルタ（Spectrum tilter）２４はアナログ振動信
号を処理して平滑したアナログ信号を発生する。
普通の信号状態にあつては、スペクトル・テイル
タ２４は直流アナログ・フイルタとして機能す
る。１ビツトＡ／Ｄコンバータ２６は、好ましい
実施例にあつてはコンパレータであり、傾斜した
アナログ信号の極性をデジタル信号に変換する。
サンプリング回路２８はタイミング発生器３０か
らのタイミング信号に従つて、１ビツトＡ／Ｄコ
ンバータ２６のデジタル信号出力を周期的にサン
プリングする。したがつて、このデジタル出力の
ビツト速度はタイミング発生器３０により発生さ
れるタイミング信号によつて決められる。サンプ
リング回路２８はまた、連続したビツトの流れと
して改善されたデルタ変調エンコーダのデジタル
出力を発生する。改善されたデルタ変調エンコー
ダの出力はワード（word）区域のない（この出
力はどのようなサイズのワードとしても伝送さ
れ、また蓄積等されるが）連続したビツトの流れ
である。したがつて改善されたデルタ変調エンコ
ーダ１０は、いかなる複号プロセスにおいても、
ビツトがそれぞれ等しい比重（weight）を有し
且つ各ビツトがそれぞれ唯一の時間に処理可能な
デジタル出力を発生する。これに反し、Ｎビツト
のサンプリングＡ／Ｄエンコーダ（例えば上述の
クラス１，２，４及び５におけるＡ／Ｄエンコー
ダ）では、１ワード当りＮビツトで且つワード内
にビツトの順位のある特有なワード構成を有して
いる。改善されたデルタ変調エンコーダの出力に
はワード構成が必要ないので、出力の伝送、記
録、蓄積、及び再生が簡単である。なぜならば伝
送又は記録媒体にワード境界情報を含ませる必要
がないからである。好ましい実施例では、サンプ
リング回路２８は１ビツト・デジタル・サンプラ
又はフリツプ・フロツプから構成される。また本
実施例においては１ビツトＡ／Ｄコンバータ２６
とサンプリング回路２８とによつてコンバータ手
段が構成される。

サンプリング回路２８のデジタル出力はフイー
ドバツク手段の一部を構成する内部デコーダ２２
にフイードバツクされ、内部デコーダ２２はタイ
ミング発生器３０からタイミング信号を受信す
る。内部デコーダ２２は振幅基準器３２と１ビツ
ト・デジタル−アナログ・コンバータ３４とから
構成される。この１ビツト・デジタル−アナロ
グ・コンバータはデジタル出力とタイミング発生
器３０からのタイミング信号とに基づいて内部ア
ナログ信号を発生する。この内部アナログ信号は
デジタル出力の１ビツト毎に１パルスが発生させ
られるパルス信号である。特定のパルスの領域
（area）は、デジタル出力の対応するビツトによ
つて、振幅基準器３２により与えられる２つの可
能な値から決定される。このアナログ入力信号は
特定の周波数バンド中のスペクトルの内容
（spectral contents）を有する信号である。ま
た、このアナログ入力信号は、先の周波数バンド
の外側にもスペクトルの内容を有することもでき
る。アナログ入力信号と内部アナログ信号は、ア
ナログ振動信号を作るために一緒に合わされる。
所定の周波数バンド内にあるアナログ信号の部分
（複数）は、この所定の周波数バンド内にある内
部アナログ信号の部分（複数）によつてキヤンセ
ルされてしまう。この周波数バンド内のアナログ
振動信号のスペクトル内容は非常に低い。フイー
ドバツク信号、即ち、内部アナログ信号は所定の
周波数バンドでは入力アナログ信号を追跡する。
これはその範囲ではスペクトル・テイルタが非常
に高い利得を有しているためである。第６図を参
照すると、これは実験にもとづいて描いたもので
あるが、スペクトル・テイルタ２４の出力での平
滑されたアナログ信号のスペクトルの形状は平坦
である。これはアナログ振動信号のスペクトルの
形がスペクトル・テイルタ２４の周波数応答を逆
にしたものに極めて近似していることを表わして
いる。スペクトル・テイルタ２４は入力信号のス
ペクトル・バンド内において非常に高い利得を有
しており、したがつてアナログ振動信号はこの所
定の周波数バンド中においては非常に僅かなエネ
ルギしか有していない。所定のアナログ入力信号
周波数バンド内においてアナログ振動信号のスペ
クトル密度が低いことは、そのアナログ入力信号
の周波数バンド内においては、内部デコーダ２２
から出力される内部アナログ信号が正確にアナロ
グ入力信号を追跡することを意味する。内部デコ
ーダ２２の出力はサンプリング回路２８のデジタ
ル出力から発生するので、デジタル出力はアナロ
グ入力信号の正確なイメージを再構成するのに十
分な情報を含んでいる。

改善されたデルタ変調エンコーダ１０の特徴
は、スペクトル・テイルタ２４内のテイルトの程
度（スペクトル・テイルタの周波数応答の傾斜の
程度）によつて支配されることである。改善され
たデルタ変調エンコーダ１０の精度は、アナログ
入力信号のスペクトル・バンド内のスペクトル・
テイルタの有効ゲインに比例し、このスペクト
ル・バンド内のスペクトル・テイルタの有効ゲイ
ンはビツト速度周波数F_BITから0.1F_BIT付近におけ
るスペクトル・テイルタの有効ゲインと区別され
ている。

第４図を参照すると、第１図について先に述べ
た種々の信号が示してある。第４図の列ａはタイ
ミング発生器３０からサンプリング回路２８へ伝
送されるタイミング信号を示している。列ｂはタ
イミング発生器３０から内部デコーダ２２内の１
ビツト・デジタル−アナログ・コンバータ３４へ
伝送されるタイミング信号を示している。第４図
の列ｄはサンプリング回路２８から出力されるデ
ジタル出力信号を示している。第４図の列ｃは
“０”と“１”のビツトからなるデータ列を示し
ており、このデータ列はサンプリング回路２８か
ら出力される出力信号のデータ領域表示である。
第４図の列ａと列ｂに示されるように、デジタル
出力信号（列ｄ）のビツト速度はタイミング信号
（列ａ）によつて決められている。第４図の列ｅ
は内部デコーダ２２内の１ビツトＡ／Ｄコンバー
タ３４によつて発生させられる内部アナログ信号
を示している。列ｅに示されるように、内部アナ
ログ信号はタイミング信号（列ｂ）とデジタル出
力信号（列ｃ）のデータ値とに従属するパルス信
号である。

改善されたデルタ変調エンコーダ１０の重要な
要素はスペクトル・テイルタ２４である。上記の
通り、スペクトル・テイルタは通常リニア・フイ
ルタとして機能するため、スペクトル・テイルタ
２４によつて発生される所望のテイルト（周波数
応答の傾き）はエンコーダの負のフイードバツク
の安定性を害する位相遅れを生じさせる。線形シ
ステム制御理論において、負のフイードバツク・
ループを安定化するサム（thumb）の法則は、も
し単一ループ・ゲイン周波数にいたるまでのあら
ゆる周波数において位相遅れが180°より小さけれ
ば、フイードバツク・ループは安定であるとす
る。更に正確にこの法則について述べれば、実際
は、単一ループ・ゲイン周波数未満ではいかなる
位相遅れ（180°より大きい場合を含む）があつて
もよが、単一ループ・ゲイン周波数においては位
相遅れが180°より小さくならなけらばならないと
いうことである。即ち、低周波数（単一ゲイン以
下）での位相遅れが180°より大きいときには、条
件付きで安定なシステムが存在する。それ故もし
単一ループ・ゲイン周波数を位相遅れが180°より
大きい範囲まで下げるべくループ・ゲインを十分
に減少させると、システムは不安定になる。

スペクトル・テイルタは略0.1F_BITからF_BITまで
の周波数領域において180°より小さな位相遅れを
有しており、且つ0.1F_BIT未満では180°より十分に
大きな位相遅れを有している。テイルト（スペク
トル・テイルタの周波数応答の傾き）は0.1F_BITよ
り下では相応して大きく、0.1F_BITとF_BITの間では
小さい。0.1F_BITからF_BIT間での範囲における位相
遅れが比較的小さい場合には、改善されたデルタ
変調エンコーダのフイードバツク・ループは安定
な動作モードにある。しかしながら、0.1F_BITより
下の周波数において位相遅れが180°より大きくな
ることは、改善されたデルタ変調エンコーダのフ
イードバツク・ループが、例えばフイードバツ
ク・ループ内に異常に大きな信号を自己保持する
ような極限サイクル（limiti cycles）がある可能
性を有していることを意味する。そのため、スペ
クトル・テイルタ２４内に異常に大きな信号が発
生したときはいつでも、F_BITより下のすべての周
波数において位相遅れを180°より小さくするよう
に、スペクトル・テイルタ２４がクリツピング回
路を構成するクリツパ３６（第３図参照）を有し
ている。したがつて、極限サイクルはスペクト
ル・テイルタ２４内の異常に大きな信号により特
性づけられるので、クリツパ３６は極限サイクル
が残存しないようにする。このクリツパは非線形
素子であり、クリツパは位相遅れを減少させるに
伴つてスペクトルの傾斜（spectral tilt）を減少
させるが、クリツパはスペクトル・テイルタ２４
の正常な動作には干渉しない。なぜならば、改善
されたデルタ変調エンコーダの正常な動作中にあ
つては、スペクトル・テイルタ２４の信号レベル
はクリツパ３６のスレツシユホールドより下にあ
り、クリツパ３６は働かないからである。クリツ
パ３６は入力信号のスペクトル・バンド内の粒状
ノイズを抑制する責を負うスペクトル・テイルタ
を大きくすることができる。クリツパ３６がない
とすると、改善されたデルタ変調エンコーダ１０
は、電力停止時や該エンコーダが電源に現われる
過渡状態や、入力信号がフル・スケールを越える
状態や、エンコーダに侵入する無線周波数のエネ
ルギのバースト（burst）等の外乱に追随したと
きに取消し難い極限サイクルになる。

第７図は、本発明の改善されたデルタ変調エン
コーダのデジタル出力信号を複号するために用い
られる外部デコーダの一実施例のブロツク図を示
している。この外部デコーダは、１ビツト・デジ
タル−アナログ・コンバータ３３、振幅基準器３
５及び低域フイルタ３７とからなる。１ビツト
Ｄ／Ａコンバータ３３は、デジタル入力ビツトの
流れ（改善されたデルタ変調エンコーダ１０のデ
ジタル出力と同じである。）を１ビツト当り１パ
ルスに変換する。特定のパルスの領域は、振幅基
準器３５より得られる２つの可能な値から、デジ
タル出力の対応するビツト（即ち、デコーダへの
入力ビツトの流れ）によつて定められる。低域フ
イルタ３７は、スペクトル的に最大信号周波数
Fmsに等しいか又はそれより小さいパルス流の中
のエネルギのすべてを通過させ、スペクトル的に
最大信号周波数Fmsより上のエネルギをフイルタ
処理する。１ビツトＤ／Ａコンバータ３３から出
力されるパルス列は“振動信号又は誤差信号
（dither signal）”が一緒に混合された“真の信
号イメージ（true signal image）”から成つてい
る。振動信号（dither signal）は固定したサイ
ズのパルスのパルス列と真の信号イメージとの間
の差である。振動信号のエネルギの殆どがスペク
トル的に最大信号周波数Fmsより上にあるため、
低域フイルタ３７は振動信号の殆どをフイルタ処
理する。デコーダの出力は、スペクトル的に最大
信号周波数Fms又はそれより下にある振動信号の
部分だけを、ノイズとして含んでいる。

尚第７図のデコーダはデルタ・シグマ変調エン
コーダにも用いることができるエンコーダであ
る。本発明の改善されたデルタ変調エンコーダが
デルタ・シグマ変調エンコーダより性能が高いの
は、改善されたデルタ変調エンコーダ１０が、広
範囲に亘つて、スペクトル的に最大信号周波数
Fms又はそれより下にあるアナログ振動信号の部
分を減少させるからである。改善されたデルタ変
調エンコーダでは、広範囲に亘つて、アナログ振
動信号のスペクトルをテイルテイング（周波数応
答の傾斜を変えること）することによりこれを行
なつており、その結果、信号通過バンドから多く
のアナログ振動信号ノイズを低域フイルタ３７に
よつて除去している。

１ビツトＤ／Ａコンバータ３３から出力される
パルス列内に存在する真の信号イメージは最大信
号周波数Fms又はこれより下の周波数に制限され
ることはなく、この信号イメージはアナログ入力
信号の広いバンドイメージ（band image）であ
る。この真の信号イメージは改善されたデルタ変
調エンコーダ出力のビツト速度の半分より下にス
ペクトル的に位置するアナログ入力信号の全エネ
ルギから成つている。ビツト速度の半分までの周
波数における入力エネルギはエイリアス（alias）
されない（即ち、異なつた周波数にシフトされる
ことである）。ビツト速度の半分より上での入力
エネルギはエイリアス（偽信号になる）される
が、この入力エネルギはその新しい周波数におけ
るエネルギの強さがその周波数における振動信号
の強さに匹敵するような大きさになるまで減少さ
せられる。したがつて、偽せ信号化（aliasing）
は本発明の改善されたデルタ変調エンコーダには
問題にならず、その結果、改善されたデルタ変調
エンコーダ１０はアンチ・エイリアス・フイルタ
又はサンプル・ホールド回路のいずれも必要とし
ない。

１ビツトＤ／Ａコンバータ３３から出力される
パルス列内の真の信号イメージは広いバンド・イ
メージ（band image）を含み且つ或る最大信号
周波数Fms又はそれ以下のスペクトル的なエネル
ギに限定されることがないので、最大信号周波数
Fmsの値は、デコーダ（第７図）内の低域フイル
タ３７のカツト・オフ周波数の変化のみによつて
は変化されることはない。改善されたデルタ変調
エンコーダ１０では最大周波数より上の周波数の
入力信号でも普通にエンコードするため、デルタ
変調エンコーダ１０は最大周波数を変更するよう
に修正される必要がない。

これに対し、本発明の改善されたデルタ変調エ
ンコーダ１０用のデコーダ（第７図）では、デル
タ変調用デコーダが１ビツトＤ／Ａコンバータ３
３と低域フイルタ３７との間に接続されるアナロ
グ積分器を必要とする。このデルタ変調エンコー
ダ用デコーダで必要とされる積分器は、一方にお
けるデルタ変調エンコーダと、他方におけるデル
タ・シグマ変調エンコーダ若しくは改善されたデ
ルタ変調エンコーダ１０との間のいくつかの特徴
的な違いによつて高速されている。したがつてデ
ルタ変調エンコーダでは大きな直流の不安定状態
を有し、入力の直流部分を有効にエンコードする
ことができない。これに反し、改善されたデルタ
変調エンコーダ１０では直流及び直流の信号をエ
ンコードすることができる。またデルタ変調エン
コーダでは信号がある傾斜になると過負荷状態と
なるが、改善されたデルタ変調エンコーダ１０で
は、信号がある振幅になると過負荷状態になる。
したがつて、デルタ変調エンコーダにおいて可能
な最大サイン波信号がサイン波の周波数に反比例
するのに対し、改善されたデルタ変調エンコーダ
１０の可能な最大サイン波信号は周波数には無関
係である。よつて、改善されたデルタ変調エンコ
ーダ１０では、スロープの制限や直流の不定状態
がないのでデルタ変調エンコーダより優れてい
る。

第７図に示されるデコーダは、改善されたデル
タ変調エンコーダ１０からの１サンプル入力当り
１つのビツト又は１サンプル出力当り複数のビツ
ト（multi−bit）を有するデジタル低域フイルタ
としてデジタル的に動作することができ、また出
力サンプル速度（sanple rate）をナイキストの
判定条件の範囲内において、奪取（即ち選択した
サンプルを棄てる）によつて減少させることがで
きる。特に、出力サンプル速度は、低域フイルタ
のカツト・オフ速度（cut−off rate）に従い約
2.5Fmsまで下げることができる。デジタル低域
フイルタ及びデシメータは、改善された変調エン
コーダの出力をＮビツト・サンプリングＡ／Ｄエ
ンコーダの出力コード又はフオーマツトに変換す
る。これはデジタル処理であるから、データの信
号対ひずみ比（SDR）を保持するように設計す
ることもでき、また改善されたデルタ変調エンコ
ーダの出力は（信号対ひずみ比SDRを失うこと
なく）、最小限実施可能なビツト速度を持つた広
く使用されるコードに変換される。

第２Ａ及び第２Ｂ図には、スペクトル・テイル
タ２４の一実施例を含む、改善されたデルタ変調
エンコーダ１０の回路図が示してある。

スペクトル・テイルタ２４は３つの積分回路か
らなり、本実施例にあつては積分器３８と二段積
分器４０とによつて構成されている。積分器３８
は、コンデンサ４３、抵抗４４，４６及び４８、
演算増幅器５０及び５２、及び積分用コンデンサ
５４とから成る。抵抗４４及び４６とコンデンサ
４３とは、演算増幅器５０及び５２が１つの高性
能の演算増幅器として機能するように組み合せる
ために用いられる。二段積分器４０は演算増幅器
５６及び５８、コンデンサ５５及び５７、抵抗５
９，６１，６３，６５及び６７及び積分用コンデ
ンサ６０及び６２とから成る。演算増幅器５６及
び５８、抵抗６５及び６７及びコンデンサ６７
は、前述の増幅器５０及び５２、抵抗４４及び４
６並びにコンデンサ４３と同様の方法で機能す
る。コンデンサ５５と抵抗６１とはビツト速度の
周波数またはそれより上の周波数の付近で位相を
進ませる。抵抗６３は、複雑な周波数水準
（frequency plane）内にゼロ応答を設け、二段
積分器４０に二段積分特性を付与している。クリ
ツパ３６は４つのダイオード６４，６６，６８及
び７０と抵抗６９とから構成される。スペクト
ル・テイルタ２４の実施例についてみると、
0.1F_BITより下での位相遅れは、270°に近づく。な
ぜならは各積分用コンデンサ５４，６０及び６２
については90°の位相遅れだからである。クリツ
パ３６は、積分用コンデンサ６０及び６２の２つ
を有効にバイパスすることにより180°の位相遅れ
を無くす。したがつて改善されたデルタ変調エン
コーダ１０の安定性が保たれる。

１ビツトＡ／Ｄコンバータ２６はコンパレータ
７２及び抵抗７４とから構成される。サンプリン
グ回路２８はフリツプ・フロツプ７６からなり、
このフリツプ・フロツプが抵抗７４を通してデジ
タル信号をまたタイミング発生器３０からタイミ
ング信号を受信し、更に出力端子からデジタル
出力を発生する。

タイミング発生器３０は、フリツプ・フロツプ
７８，８０，８２及び８４、ナンド・ゲート８６
及びインバータ８８から構成される。タイミング
発生器３０は以下に述べるような多数のタイミン
グ信号を発生する。フリツプ・フロツプ７８は、
第４図の列ａに対応するような、タイミング信号
をフリツプ・フロツプ７６からなるサンプル回路
２８に供給する。第４図の列ｂに対応するよう
な、残りのタイミング信号は内部デコーダ２２内
の１ビツト・デジタル−アナログ・コンバータに
供給される。

１ビツト・デジタル−アナログ・コンバータ３
４はナンド・ゲート９０，９２及び９４を有して
おり、各ナンド・ゲートはタイミング発生器３０
からタイミング信号を受信する。またナンド・ゲ
ート９０はフリツプ・フロツプ７６からなるサン
プリング回路２８からのデジタル・データ出力を
受信する。１ビツト・デジタル−アナログ・コン
バータ３４は更にナンド・ゲート９６及び９８と
を有しており、該ナンド・ゲート９６及び９８は
スイツチング信号Ａ及びＢを出力する。好ましい
実施例によれば、１ビツト・デジタル−アナロ
グ・コンバータ３４は充電ポンプ（chaege
pump）であり、更にＰチヤンネルＪ型FET１０
０及び１０２を有している。FET１００及び１
０２はスイツチング信号Ａ及びＢにより導通及び
遮断される。充電ポンプ３４は更にトランジスタ
１０４，１０６，１０８及び１１０からなるはし
ご回路を有している。実施例においては、トラン
ジスタ１０８は所定の定電流を供給する。トラン
ジスタ１１０６及び１１０は、交互に所定の定電
流を流し、トランジスタ１１０を通して電流が流
れると、電流は接地側に向かい何の効果も有しな
い。トランジスタ１０６を通して電流が流れる
と、電流はトランジスタ１０４を通つて流れ、こ
の電流は更にスイツチング信号Ａ及びＢによつて
導通するトランジスタ１００又はトランジスタ１
０２のいずれかを通して流れるように切換えられ
る。トランジスタ１００を通して流れると接地側
に向かうことになる。トランジスタ１０２が導通
して、電流がトランジスタ１０６及び１０４を通
して流れると、その電流はアナログ・サマー２０
に供給されることになる。そして、直列に並んだ
トランジスタ１０８，１０６，１０４及び１０２
を通つて電流が流れて、特定の長さのパルスのた
めアナログ・サマー２０に供給されるときはいつ
でも、“１”ビツトがデジタル出力に現われる。
トランジスタ１１０及び１０６は所定の定電流を
パルス状に切り、この電流はトランジスタ１０４
及び１０６を通して間歇的に供給される。

第５図は第２Ａ及び２Ｂ図に示した文字に対応
する種々の信号を示すグラフである。そして第５
図は１ビツトの間のタイミング図であり、文字Ｘ
（データ）はデータが変化する場所を示している。
クロツク信号CKは１ビツト時間当り４サイクル
を有している。タイミング信号Ｄ及びＥは常にデ
ータ信号の論理値のいかんに拘らず同じである。
タイミング信号Ｃは、常にビツト時間の略中間で
下にさがるパルスである。タイミング信号が低い
ときには、電流パルスはトランジスタ１０４及び
１０６を通して流れ、トランジスタ１００及び１
０２には電流パルスが印加される。トランジスタ
１００及び１０２に電流パルスが印加されている
間は、トランジスタ１００及び１０２はデータに
よつて切り換えられず、タイミング信号Ａ及びＢ
がトランジスタ１００及び１０２を制御する。し
たがつて、トランジスタ１０４及び１０６から与
えられる各電流パルスは、その全部が接地側かア
ナログ・サマー２０に供給される。タイミング信
号Ａ及びＢは、スイツチ１００及び１０２が動作
する前に遮断状態又はブレーク（break）が存在
するように発生している。これは、信号Ａの両端
部と信号Ｂの両端部とが互い違いになるようにす
ることによりできる。このようにすれば、両信号
は同時にロウになることはなく、したがつてトラ
ンジスタ１００と１０２とが同時に導通すること
はない。

第３図を参照すると、スペクトル・テイルタ２
４は、４つの積分回路を有しており、実施例で
は、これらの積分回路は積分器１１２と三段積分
器１１４とから構成されている。積分器１１２は
演算増幅器１２０と積分用コンデンサ１２２とか
ら構成されている。三段積分器１１４は演算増幅
器１２４、積分用コンデンサ１２６，１２８及び
１３０、並びに抵抗１３１，１３２，１３４及び
１３６から構成されている。第２Ａ図に示した実
施例では、クリツパ３６は４つのダイオード１３
８，１４０，１４２及び１４４並びに抵抗１４５
とから成つている。合算器１４６はスペクトル・
テイルタ２４を通つて通過する２つの信号を合算
する。

第３図のスペクトル・テイルタ２４の実施例で
は、0.1F_BITより下の位相遅れは360°に近づく。な
ぜならば、各積分用コンデンサ１２２，１２６，
１２８及び１３０について90°の位相遅れだから
である。クリツパ３６は、コンデンサ１２６，１
２８及び１３０をバイパスさせて270°の位相遅れ
を無くす。第３図の実施例のリニア・フイルタの
構成が合算器１４６で接合する２つの並列信号路
を有しているため、この構成からスペクトル・テ
イルタの性能にいくつかの利点を有している。
0.1F_BITからF_BITまでの周波数範囲において必要な
位相限界（即ち、180°より下の位相）を保持する
が、合算器１４６内における２つの信号路間の部
分的干渉は、約0.1F_BIT以下で大きなスペクトル・
テイルトを実現させることができる。クリツパ３
６はスペクトル・テイルタ２４の高い位相遅れに
ついてのみ動作し、この並列信号路の構成は、低
い位相遅れ辺のクリツプされる高い位相遅れ辺を
越えた優性から、十分に高い信号レベル条件にお
いて、低いすべての位相遅れを保証する。

本発明の改善されたデルタ変調エンコーダ１０
は、多くの異なつた方法でも実現できる。例え
ば、先に示したスペクトル・テイルタ２４の実施
例では３乃至４つの積分回路を用いているが、ク
リツパ３６（数個のクリツパでもよい）がＮ−１
個（Ｎは３又はそれ以上の整数）の積分用コンデ
ンサの両端に接続されている限り、スペクトル・
テイルタの積分回路の数は所望の数（Ｎ個）とす
ることができる。また、アナログ入力信号は、ス
ペクトル・テイルタ２４の内部の点またはその出
力において、改善されたデルタ変調エンコーダ１
０のフイードバツク・ループに入力するようにし
てもよい。更に、第１Ａ図の合算器２０はいずれ
の入力において反転するものであつても非反転の
ものであつてもよく。またフイードバツク・ルー
プ内の各部材（スペクトル・テイルタ２４、１ビ
ツトＡ／Ｄコンバータ２６、サンプリング回路２
８及び１ビツトＤ／Ａコンバータ３４）も反転又
は非反転のものであつてもよい。唯一の制約は、
フイードバツク・ゲインが負でなければならない
ことであり、その結果ループ中のいずれか１つを
除く信号を任意に選択すればよい。内部デコーダ
２２に関しては、内部デコーダ２２によつて発生
させられる２種類のパルスは、高さ、幅、形、領
域の大きさ及び標準ビツト速度のクロツクに対応
して発生する時間が異なつている。このパルスの
１つは無効パルス、即ちパルスが無い場合にする
ことができ、また内部デコーダ出力上の基本ライ
ンも零にしなくてもよい。サンプリング回路２８
の出力には、デジタル処理装置の出力が内部デコ
ーダ２２への入力又はデジタル出力になるよう
に、このデジタル処理装置を入れることができ
る。

［発明の効果］ 特許請求の範囲第１項、第４項に記載の発明に
よれば、スペクトル・テイルタはアナログ−デジ
タル・エンコーダに極限サイクルを生じさせない
ようにする手段を有しているで、所定の周波数バ
ンド内のある周波数でスペクトル・テイルタの位
相遅れが180°より大きくなる場合において、電源
に現れる過渡状態、入力信号がフル・スケールを
越える状態またはエンコーダに侵入する無線周波
数のエネルギのバースト等の外乱にエンコーダが
追随した時や、電力停止時に、フイードバツク・
ループ内に異常に大きな信号を自己保持するよう
な極限サイクルが残存するのを阻止できる。

特に特許請求の範囲第４項に記載の発明によれ
ば、タイミング手段とサンプリング回路とを用い
ているので、タイミング信号を変えるだけでデジ
タル出力のビツト速度を容易に制御することがで
きる利点がある。

また本出願の各発明によれば、エンコーダに非
常に高い忠実度でＡ／Ｄ変換を行わせることがで
きる。特にスペクトル・テイルタを用いた各発明
によれば、デルタ変調及びデルタ・シグマ変調を
行う場合において必要とされるような実現不可能
な早いビツト速度にしなくても、非常に高い忠実
度でＡ／Ｄ変換を行わせることができる。また各
発明によれば、二段積分器によるデルタ変調エン
コーダやデルタ・シグマ変調エンコーダで必要と
されるクロツク速度より低いクロツク速度で高い
忠実度を達成することができる。

【図面の簡単な説明】

第１図は本発明の改善されたデルタ変調エンコ
ーダのブロツク図、第２Ａ図及び第２Ｂ図は第１
図のスペクトル・テイルタ２４の第１の実施例を
含む、第１Ａ図に示される改善されたデルタ変調
エンコーダを構成する回路図、第３図は第１図の
スペクトル・テイルタ２４の第２の実施例の回路
図、第４図は第１図に関連して示された種々の信
号を示してなるタイミング図、第５図は第２Ａ図
及び第２Ｂ図に関連して示された種々の信号を示
してなるタイミング図、第６図は第１図のスペク
トル・テイルタ２４に得られる内部アナログ振動
信号のスペクトル密度とスペクトル・テイルタ２
４の利得を示すグラフ、及び第７図は第１図の改
善されたデルタ変調エンコーダのデジタル出力を
複号するために用いることができるデコーダの一
実施例を示すブロツク図である。 １０……デルタ変調エンコーダ、２０……アナ
ログ・サマー、２２……内部デコーダ、２４……
スペクトル・テイルタ、２８……サンプリング回
路、３０……タイミング発生器、３２……振幅基
準器、３４……デジタル−アナログ・コンバー
タ。

Claims (1)

1. 【特許請求の範囲】 １ 所定の周波数バンドのアナログ入力信号をデ
   ジタル出力に変換するアナログ−デジダル・エン
   コーダにおいて、前記アナログ入力信号を受信し
   且つアナログ振動信号を発生するアナログ・サマ
   ー手段と、該アナログ・サマー手段に接続されて
   前記アナログ振動信号を受信し且つ平滑されたア
   ナログ信号を出力するスペクトル・テイルタと、
   該スペクトル・テイルタに接続されて前記平滑さ
   れたアナログ信号を受信し且つ前記デジタル出力
   を発生するコンバータ手段と、該コンバータ手段
   と前記アナログ・サマー手段とに接続されて内部
   アナログ信号を発生させ且つ該内部アナログ信号
   を前記アナログ・サマー手段に供給することによ
   り前記デジタル出力の内容を前記アナログ・サマ
   ー手段にフイードバツクするフイードバツク手段
   とを備えてなり、 前記アナログ・サマー手段が前記アナログ入力
   信号と前記内部アナログ信号とを加算して前記ア
   ナログ振動信号とし、 前記スペクトル・テイルタは、前記アナログ・
   サマー手段と前記コンバータ手段との間に接続さ
   れたＮ個（Ｎは３以上の整数）の積分回路と、前
   記Ｎ個の積分回路のうちＮ−１個の積分回路に並
   列接続されたクリツピング回路とからなり、前記
   所定の周波数バント内のある周波数において位相
   遅れを180°より小さくすることを特徴とするアナ
   ログ−デジタル・エンコーダ。 ２ 前記スペクトル・テイルタが、前記アナロ
   グ・サマー手段に接続された第１の積分回路と、
   該第１の積分回路に接続された第２の積分回路
   と、該第２の積分回路と前記コンバータ手段に接
   続された第３の積分回路と、前記第２及び第３の
   積分回路に並列接続されたクリツピング回路とか
   らなることを特徴とする特許請求の範囲第１項に
   記載のアナログ−デジタル・エンコーダ。 ３ 前記該スペクトル・テイルタが、前記アナロ
   グ・サマー手段に接続された第１の積分回路と、
   前記第１の積分回路に接続された第２の積分回路
   と、該第２の積分回路に接続された第３の積分回
   路と、該第３の積分回路と前記コンバータ手段と
   に接続された第４の積分回路と、前記第２、第３
   及び第４の積分回路に並列接続されたクリツピン
   グ回路とからなることを特徴とする特許請求の範
   囲第１項に記載のアナログ−デジタル・エンコー
   ダ。 ４ 第１と第２のタイミング信号を発生するタイ
   ミング手段と、所定の周波数バンドのアナログ入
   力信号を供給する信号供給手段と、該信号供給手
   段に接続されたアナログ振動信号を発生するアナ
   ログ・サマー手段と、該アナログ・サマー手段に
   接続されて前記アナログ振動信号を受信し且つ平
   滑アナログ信号を発生するスペクトル・テイルタ
   と、該スペクトル・テイルタに接続されて前記平
   滑アナログ信号を受信し且つデジタル信号を出力
   するコンバータ手段と、該コンバータ手段と前記
   タイミング手段とに接続されて前記デジタル信号
   と前記第１のタイミング信号とに従つた連続した
   ビツトの流れからなるデジタル出力を発生するサ
   ンプリング回路と、該サンプリング回路、前記タ
   イミング手段及び前記アナログ・サマー手段に接
   続されて前記第２のタイミング信号と前記デジタ
   ル出力とに従つて前記アナログ・サマー手段に内
   部アナログ信号を与えるフイードバツク手段とを
   備え、 前記アナログ・サマー手段は前記アナログ入力
   信号と前記内部アナログ信号を加算して前記アナ
   ログ振動信号を発生し、 前記スペクトル・テイルタは、前記アナログ・
   サマー手段と前記コンバータ手段との間に接続さ
   れたＮ個（Ｎは３以上の整数）の積分回路と、前
   記Ｎ個の積分回路のうちＮ−１個の積分回路に並
   列接続されたクリツピング回路とからなり、前記
   所定の周波数バンド内のある周波数において位相
   遅れを180°より小さくすることを特徴とするアナ
   ログ−デジタル・エンコーダ。 ５ 前記スペクトル・テイルタは、前記アナロ
   グ・サマー手段に接続された第１の積分回路と、
   該第１の積分回路に接続された第２の積分回路
   と、前記第２の積分回路と前記アナログ−デジタ
   ル・コンバータとの間に接続された第３の積分回
   路と、前記第２と第３の積分回路に並列接続され
   たクリツピング回路とからなることを特徴とする
   特許請求の範囲第４項に記載のアナログ−デジタ
   ル・エンコーダ。 ６ 前記スペクトル・テイルタは、前記アナロ
   グ・サマー手段に接続された第１の積分回路と、
   該第１の積分回路に接続された第２の積分回路
   と、該第２の積分回路に接続された第３の積分回
   路と、該第３の積分回路と前記アナログ−デジタ
   ル・コンバータとの間に接続された第４の積分回
   路と、前記第２、第３及び第４の積分回路に並列
   接続されたクリツピング回路とからなることを特
   徴とする特許請求の範囲第４項に記載のアナログ
   −デジタル・エンコーダ。 ７ 前記フイードバツク手段は前記タイミング手
   段、前記サンプリング回路及び前記アナログ・サ
   マー手段に接続されたデコーダ回路からなること
   を特徴とする特許請求の範囲第４，５又は６項の
   いずれか１つに記載のアナログ−デジタル・エン
   コーダ。 ８ 前記デコーダ回路は１ビツト・デジタル・ア
   ナログ・エンコーダからなることを特徴とする特
   許請求の範囲第７項に記載のアナログ−デジタ
   ル・エンコーダ。 ９ 前記サンプリング回路はフリツプ・フロツプ
   からなることを特徴とする特許請求の範囲第４項
   に記載のアナログ−デジタル・エンコーダ。 １０ 前記コンバータは１ビツト・アナログ−デ
   ジタル・コンバータであること特徴とする特許請
   求の範囲第４項に記載のアナログ−デジタル・エ
   ンコーダ。 １１ 前記１ビツト・アナログ−デジタル・コン
   バータがコンパレータであることを特徴とする特
   許請求の範囲第１０項に記載のアナログ−デジタ
   ル・エンコーダ。