JPS6165680A

JPS6165680A - 誤り訂正回路

Info

Publication number: JPS6165680A
Application number: JP59186382A
Authority: JP
Inventors: Toshiyuki Kurita; 俊之栗田; Tsukasa Yamada; 宰山田
Original assignee: Hitachi Ltd; Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Hitachi Ltd; Japan Broadcasting Corp
Priority date: 1984-09-07
Filing date: 1984-09-07
Publication date: 1986-04-04
Also published as: JPH0511474B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はいわゆる巡回符号を用いた誤り訂正回路に関す
るものである。

〔発明の背景〕

第１図は一般的な誤り訂正方式の一例を示すブロック図
であり、いわゆる文字コード放送（山田他１：　「文字
コード放送用誤り訂正符号の野外実験結果」テレビ学技
報Ｉ　ＣＳ　６１−２．ｐ５５゜５８７５　％参照され
たい）と呼ばれる放送方式の場合について示したもので
ある。

第１図において、１は文字コード信号として受信した受
信系列を入力する入力端子、２は受信系列を一時貯えて
お（ための受信バッファ、３はデータのやりとりを行な
うためのデータバス、４は受信バッファ２から読み出さ
れた受信系列の伝送誤りを訂正するための誤り訂正回路
、５はシステム全体を制御するための中央演算制御装置
（以下、ＣＰＵと略記する）、６は誤り訂正回路４によ
り誤り訂正された後の受信系列を記憶しておくための記
憶回路（以下、Ｒ，ＡＭと略記する）、７はＣＰＵ５を
制御するための制御命令を貯えておくための記憶回路（
以下、ＲＯＭと略記する）である。

次に、第１図における動作説明をする。

文字コード信号は、放送局より時系列に順次送信され、
受信側で受信系列として受信される。

その際、受信系列は受信されながら同時に入力端子１を
介して受信バッファ２の中へ書き込まれる。受信バッフ
ァ２の中に書き込まれた受信系列は、伝送途中で発生し
た誤りを含んだままである。したがって、ＣＰＵ５は受
信系列を誤り訂正するために誤り訂正回路４に書き込む
よう制御する。受信系列が全て誤り訂正回路４に書き込
まれた後、ＣＰＵ５は誤り訂正回路４に対し誤り訂正命
令を出す。この誤り訂正命令により、誤り訂正回路４は
受信系列の誤りを訂正して誤りのない受信系列を出力す
る。ＣＰＵ５は、誤り訂正回路４によって訂正された受
信系列をデータバス３を介して読み取りＲＡＭ６へ書き
込むよう制御する。以上が第１図における動作であるが
、誤り訂正回路４について更に詳しく説明する。

第２図は従来の誤り訂正回路を示すブロック図である。

第２図において、１１は８ビツトの入力バッファ、１２
は誤り訂正回路４の基本動作クロック信号、１３はクロ
ック信号１２から、誤り訂正回路全体の制御タイミング
を発生させるタイミング発生回路、１４は入力バッファ
１１の出力でデータバス３を介して書かれたデータが保
持されている。

１５はデータ１４の並列入力を並直列変換し、またＥσ
Ｒ回路１９の出力を直並列変換する並直列変換・直並列
変換兼用回路、１６は並直列変換回路１５の出力を直列
に２７２ビツト記録するシフトレジスタ回路、１７はシ
ンドロームレジスタであり、並直列変換回路１５からの
出力を入力し誤り検出をするためにいわゆるシンドロー
ムといわれる系列を計算、記憶した後その計算結果を出
力するものである。１８はシンドロームレジスタ１７の
出力から誤り検出を行なう誤り検出回路、１９は誤り検
出回路１８とシフトレジスタ１６とのＥ？５Ｒ（排他的
論理和）をとるＥΦ九回路、２０は直並列変換回路１５
の出力を保持しバッファする８ビツトの出力バッファで
ある。

ｙｒ　に−炬　９１Ｅｒ　六は入動赤重φ囲んナス−ま
ずＣＰＵ５が受信バッファ２から受信系列を８ｅツトず
つ並列に読み出しデータバス３を介して入力バッファ１
１へ書き込むよう制御する。

次に、ＣＰＵ５は入力バッファ１１を介してタイミング
発生回路１３を動作させ、８ビット並列のデータ１４を
並直列変換回路１５により直列に変換し１ビツトずつシ
フトレジスタ１６およびシンドロームレジスタ１７へそ
れぞれ１歇次直列に８ビット書き込むよう制御する。

ところで、文字コード信号は第３図に示されるようなパ
ケット形式をとっている。

第３図は文字コード信号を示す模式図である。

第３図に示す櫟に、１パケツトは２７２ビツトからなっ
ており、そのパケットの内容は８ビツトのＳＩ／ＩＮ、
６ビツトのＰＣ，２２バイトの文字符号、そして誤り訂
正用のパリティ８２ビツトで構成されている。ここで、
ＳＩ／ＩＮ　、ＰＣはそれぞれパケット制御符号である
。１パケツトが２７２ビツトであるから、１パケツト分
のデータをシフトレジスタ１６に全て書★込むためには
、２７２÷８＝３４より、３４回の書き込みがなされれ
ばよいことになる。

さて、次に、１パケット分のデータ２７２ビツトがシフ
トレジスタ１６に書き込まれた後、ＣＰＵ５は誤り訂正
回路４に対し誤り訂正命令を出力する。誤り訂正命令は
入力バッファ１１を介しタイミング発生回路１３を制御
する。そして、シンドロームレジスタ１７の出力を誤り
検出回路１８で判定することにより、シフトレジスタ１
６の先頭ビットに誤りがあるかどうかを検出する。誤り
がある場合には誤り検出回路１８の出力が１Ｈ“レベル
になり、ＥＯＲ回路１９によりシフトレジスタ回路１６
の先頭ビットが反転されて直並列変換回路１５へ送られ
る。また、誤りのない場合には誤り検出回路１８の中力
が１Ｌ“レベルとなり、その為、ＥＯＲ１回路１９によ
りシフトレジスタ回路１６の先頭ビットはそのまま直並
列変換回路１５へ送られる。このようにして、ＣＰＵ５
から誤り訂正命令が１回送られると８ビツトのデータが
誤り訂正されて直並列変換回路１５へ送られ、直並列変
換される。その後、８ビット並列の直並列変換回路１５
からの出力は出力バッファ２０を介してデータバス３へ
読み出される。以上の動作が誤り訂正命令が送られる度
に行われ、１パケット分のデータが全てシフトレジスタ
１６から読み出されるまで続けられる。この様な誤り訂
正回路４により誤り訂正された受信系列はＲＡＭ６へ送
られる。以上が第２図忙示した誤り訂正回路の説明であ
る。

このような従来の誤り訂正回路においては以下に示すよ
うな欠点があった。

第４図（ａ）及び（ｂ）はそれぞれ第３図に示す文字コ
ード信号が記憶される際の記憶形態を示す模式図である
。

受信系列は第３図に示す様な伝送形態をとっており、ま
た、誤り訂正符号としては連続したものでなければなら
ないので、受信バッファ２には第４図（ａ）の形で記憶
されている。この内で制御符号ＰＣは６ビツトのために
その後の全データが２ビツトずつシフトされてしまう。

したがって、誤り訂正回路４によって訂正された受信系
列も第４図（ａ）と同じ形で出力され、そのため）ｌ、
ＡＭ　６に記憶される形も第４図（ａ）の形式となって
しまう。しかしながら、このままの形ではこれらの情報
を文字コード信号として扱うことができないため、一度
第４図（ｂ）のような形、即ち、ＳＩ／ＩＮ　、ＰＣ、
文字符号１１文字符号２・・・と順にそれぞれ１バイト
ずつ与えて記憶する形態に直す必要があった。この処理
はＣＰＵ５を用いて行い、文字符号２２バイト全てを処
理しなければならないので、かなりＣＰＵ５の能力をシ
フト処理として使用しなければならないという欠点があ
った。またハードウェアで処理する場合にもＲＡＭ６か
ら読み出してシフト処理後新ためてＲＡＭ６に書き込ま
なければならなくかなりの規模の回路を必要とするとい
う欠点があった。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をすくシ、回
路規模の増大を招くこさなしに、可変長のデータより成
る符号語を各まとまり毎に順に所定ビットずつ与えてＲ
ＡＭに記憶するようにすることができ゛る誤り訂正回路
を提供することにある。

〔発明の概要〕

上記した目的を達成するため、本発明では、直並列変換
回路の変換のタイミングに同期してシフトレジスタから
該タイミング１回当りについて読み出される直列ビット
数を可変的に予め設定する手段と、設定された該ビット
数に従って前記シフトレジスタから前記タイミング１回
当りについて読み出されるディジタル信号のビット数を
制御する手段とを具備するようにした。

〔発明の実施例〕

第５図は本発明の一実施例を示すブロック図である。

第５図において、従来技術で説明した第２図に示したと
同じ機能を果たすものＫは第２図と同一の番号をつけで
ある。また、第５図で、４１はタイミング発生回路１３
のタイミングを制御するためのデータを記録するレジス
タ回路、４２はレジスタ回路４１の出力、４３はタイミ
ング発生回路１３の出力、４４はクリア信号である。

本実施例について詳細に説明する前に１まず、第２図ま
たは第５図に示すシフトレジスタ１６及び直並列変換回
路１５０本発明に関連した動作について説明する。（尚
、該回路は並直列の直並列変換兼用の回路であるが、以
下の説明は直並列変換の場合についてのみ説明するもの
とすも）タイミング発生回路１３からの出力はパルス列
、　　からなり、シフトレジスタ１６及び直並列変換回
路１５にそれぞれ入力されている（尚、シンドロームレ
ジスタ１７にも入力されているが、以下の説明には直接
関連はない。）。

シフトレジスタ１６ではタイミング発生回路１３から１
パルス入力される度に情報（この場合、文字コード信号
）を１ビツトずつ順次出力する。

また、直並列変換回路１５では、タイミング発生回路１
３から１パルス入力される度に、シフトレジスタ１６か
らくる１ビツトの情報を入力すると回路に、先に入力さ
れている情報を１ビツトずつ直列にシフトしている。た
だし、直並列回路１５では、出力端が８ビツト分の情報
を出力する機能しかない為、８段階以上シフトされた情
報は順次消去されていく。

この様にして直並列変換回路１５に入力された情報はあ
る時刻ｔ１において並列に出力される。

すなわち、時刻ｔａにおいて、そのときの内部に存在す
る情報（８ビツト分の情報）を全て一度に出力する。但
し、情報が出力されることによって、内部に存在する情
報が消滅するわけではなく、新たに情報が入力されてシ
フトされない限りその状態のままである。また、直並列
変換回路１５から情報が出力されるタイミング（時刻ｔ
ａ）は周期的であり、タイミング発生回路１３からの出
力と同期している。

では、本実施例の動作について、従来技術と比較しなが
ら説明する。

第６図（ａｌは従来のタイミング発生回路の出力波形を
示す波形図、第６図（ｂ）は本発明によるタイミング発
生回路の出力とそれによってシフトレジスタから読み出
される文字コード信号との関係を説明するための説明図
である。

第６図（ｂ）において、イはタイミング発生回路の出力
、口は文字コード信号を示す。

従来では、第６図（ａ）に示す様に、タイミング発生回
路１３からは常に８パルスが周期Ｔで繰り返し出力され
るようになっている。従って、前述した様に、直並列変
換回路１５では、時間ｉ１の間にシフトレジスタ１６か
ら読み出された８ビツトの情報が順次入力されるととも
にシフトされ、時間ｔ２の間のある時刻ｔａにおいて、
それら８ビツトの情報が並列に出力されることになる。

本実施例では、この様なタイミング発生回路１３からの
出力を第６図（ｂ）のイに示す様に変えてみた。すなわ
ち、後述の如くタイミング発生回路１３及びレジスタ回
路４１を動作させることにより、従来、周期Ｔで常に８
パルスを繰り返し出力していたのを、ｌ’−ＰＣＪの情
報に対応するときだけ６パルスにて出力するようにした
。

以下、第６図（ｂ）を用いて、シフトレジスタ１６及び
直並列回路１５の動作について説明する。

最初の８パルスにより、直並列変換回路１５には、シフ
トレジスタ１６から読み出された８ビツトの情報、すな
わち［ＳＩ／ＩＮＪの情報が順次入力、される。そして
時間ｔ２の間のある時刻ｔａにおいてｌ’−８Ｉ／ＩＮ
Ｊの８ビツトの情報が並列に出力される。尚、前述した
ように、並列に情報が出力された後も、「Ｓ工／ＩＮ」
の８ビツトの情報は直並列変換回路１５の内部に残って
いる。

次に、タイミング発生回路１３からは６パルスが出力さ
れる。これにより、シフトレジスタ１６からは従来の様
に８ビツトの情報ではなく「ＰＣ」の６ビツトの情報し
か読み出されないことになる。すなわち、直並列変換回
路１５には、６ビツトの「ＰｃＪの情報しか入力されな
くなる為、回路内部では６段階しかシフトされず、従っ
て、前の「ＳＩ／ＩＮｊの情報のうち゛下位２ビットの
情報は消去されず残ることになる。従って、直並列変換
回路１５では、時間ｔ２の間のある時刻ｔ２において、
［８Ｉ／ＩＮＪのうち下位２ビツトの情報と、ｌ’−Ｐ
ＣＪの６ビツトの情報とが並列に出力されることになる
。

次に、タイミング発生回路１３からは再び８パルスが出
力される。これにより、シフトレジスタ１６からは「文
字符号ｌ」の８ビツトの情報が読み出され、直並列変換
回路１５に順次人力され以下同様の動作が繰り返される
。

結局、シフトレジスタ１６から直並列回路１５に入力さ
れる情報は８ビツト（ｒ８Ｉ／、ＩＮＪ　）、６ビツト
（ｒＰｃＪ　”）、８ビツト（「文字符号１」）、・・
・となり、直並列回路１５から出力バッファ２０を介し
てデータバス３へ出力される情報は、８ビツト（ｒｓＩ
／ＩＮＪ　　）、８ビツト（［８Ｉ／ＩＮＪの下位２ビ
ツト及びｒＰｃＪ　”）、８ビツト（「文字符号１」）
、・・・となる。

したがって、ＣＰＵ５はこの誤り訂正回路４の出力を読
み取ってそのままＲＡ　Ｍ６に書き込むよう制御すれば
第７図のような正しい文字コード信号が記憶されること
になる。

第７図は本発明によってＲＡＭに記憶される文字コード
信号の記憶状態を示す模式図である。

第７図において、αは［ＳＩ／ＩＮＪの下位２ビツトの
情報を示す。

尚、第７図に示す様に１番地２には不要な情報である「
ＳＩ／ＩＮＪの下位２ビツトの情報αが書き込まれるこ
とになるが、これを無視して処理することができるので
問題はない。

では次に、タイミング発生回路１３から第６図（ｂ）の
イに示す様な出力波形を出力させる為のタイミング発生
回路１３及びレジスタ回路４１の動作について第５図及
び第８図を用いて説明する。

第８図（ａｌは第５図におけるレジスタ回路４１の一具
体例を示す回路図である。

この回路はＤタイプのフリップフロップであｉ’）、Ｃ
ＰＵ５からのストローブ信号及びデータにより各出力Ｑ
１＋　Ｑ２＋　Ｑ３ｔ・・・、ＱＮを独立に１Ｈ〃レベ
ルか１Ｌ“レベルかに切り換えることが可能である。す
なわち、この回路はＣＰＵ５からの指令によって各出力
を設定することにより、タイミンク発生回路１３から６
パルスを出力するか、８パルスを出力するかを決定する
ものである。

例えば、６パルスを出力したい時には（Ｑ５．Ｑ４゜Ｑ
３１Ｑ２１Ｑ１）　”　（、０１０ｔ　１１１　）　１
　）　（以下、並列のデータは単に（０，０，１，１，
１）の様に表すものとする。）という様に設定し、また
８パルスを出力したいときには（０，１，０，０，１）
という様に設定する。

第８図（ｂ）は第５図におけるタイミング発生回路１３
の一具体例を示すブロック図であり１、第８図（Ｃ）は
第８図（ｂ）における各部入出力波形を示す波形図であ
る。

、第８図（ｂ）において、１２はクロック信号、４２は
レジスタ回路４１からの出力、４４はクリア信号、５３
はクロック信号１２のクロック数を計数するためのカウ
ンタ回路である。尚、Ｑ”１Ｑ２１Ｑ３１・・・。

ＱＮはそれぞれ順にＬＳＢ出力からＭＯＢ出力までを表
している。また、５４はインバータ回路、５５はカウン
タ回路５３の出力が所定値例えば（０゜０．０，０．１
）になった時１パルスを出力するデコード回路、５６は
レジスタ回路４１からの出力４２とカウンタ回路５２か
らの出力とを比較し一致した時に検出出力を出す比較器
、５７は一般に８Ｂフリップフロップ回路と呼ばれる状
態保持回路、５８は状態保持回路５７０位相をあわせる
ための遅延回路、５９は遅延回路５８７Ｊ＞らの出力と
クロック信号１．２との論理積をとるだめのＡＮＤゲー
ト回路である。

では、第８図（ｂ）に示すタイミング発生回路１３の動
作について′説明する。尚、タイミング発生回路１３か
らは前述した様に８パルスと６パルスとが出力されるわ
けであるが、以下の説明は６パルスの場合についてのみ
行うものとする。従って、レジスタ回路４１の出力４２
はＣＰＵ５により（０，０，１，１，１）に設定されて
いる。

カウンタ回路５３には第８図（Ｃ）に示す様な連続波形
であるクロック信号１２が入力されている。

また、ＣＬＲ端子には、クリア信号４４が入力されて２
つ、第８図（Ｃ）に示す様に″Ｈ“レベルになるとカウ
ンタ回路５３はクリアされる。クリアによって、カウン
タ回路５３のＭＳＢ出力である出力Φが１Ｌ“レベルに
なると、インバータ回路６０の出力が１Ｈ“レベルとな
り、カウンタ回路５３のイネーブル入力が動作許すとな
りてカウンタ回路５３は計数を開始する。計数が開始さ
れるとカウンタ回路５３の各出力（Ｑｌ、Ｑ２．Ｑｌ）
波形は第８図（Ｃ）に示す様になる。

デコード回路５５はカウンタ回路５３の出力をデコード
し、該出力が（０，０，０，０，１）になったとき第８
図（Ｃ）に示す様にデコード回路５５の出力Ｇは１Ｈ“
レベルとなる。

また、カウンタ回路５３の出力は比較器５６において、
レジスタ回路４１の出力４２と比較され、カウンタ回路
５３の出力が（０，０，１，１，１）の状態（前述した
ようにレジスタ回路４１の出力４２は（０，０，１，１
，１）に設定されている。）になった時、比較器５６の
出力Ｈが第６図（Ｃ）　Ｋ示す様に１Ｈ“レベルとなる
。

さらに、デコード回路５５の出力Ｇは状態保持回路５７
のセット端子（Ｓ）に比較器５６の出力Ｈは状態保持回
路５７のリセット端子（Ｒ）に夫々接続されているので
、状態保持回路５７の出力Ｉは第６図（Ｃ）に示す如く
になる。そして、状態保持回路５７の出力Ｉであるゲー
トパルスの位相をあわせる為に遅延回路５８によって位
相を変える。そして、遅延回路５８の出力Ｊとクロック
信号１２を夫々ＡＮＤ回路５９に入力することにより両
者の論理積を導き、タイミング発生回路１３の出力４３
とする。

以上の様にして、タイミング発生回路１３から６パルス
の出力４３が得られる。

上記の説明は、６パルスを出力させる場合についてのみ
説明したが、８パルスを出力させる場合についてもレジ
スタ回路４１の出力４２ｉ　（０゜１．０，０．１）に
設定し、同様の動作にて実現させることができる。

また、本発明は、タイミング発生回路１３からの出力が
本実施例の如く６パルスまたは８パルスの場合だけに限
るのではなく、任意のパルス数に対し用い得ることは言
うまでもない。尚、その場合についても同様の動作にて
出力させることができる。

では最後に、第５図を用いて、タイミング発生回路１３
から第６図（ｂ）のイに示す出力波形を出力させる為の
動作について総合的に説明する。

蝦初、ＣＰＵ５は入力バクファ１１を介しレジスタ回路
４１に該出力４２が（ｏ、ｔ、ｏ、ｏ、ｔ　）となるよ
う設定させる。そして、ＣＰＵ５はクリア信号４４を発
生し、前述の様にタイミング発生回路１３を動作させ、
８パルスを生成させる。次にＣＰＵ５は入力バッファ１
１を介しレジスタ回路４１に該出力４２が（０，０，１
，１，１）となるよう設定させる。そして、ＣＰＵ５は
クリア信号４４８発生し、タイミング発生回路１３を動
作させ、６パルスを生成させる。その後、再びＣＰＵ５
は入力バッファ１１を介し、レジスタ回路４１に該出力
４２が（０，１，０，０，１）となるよう設定させる。

そして、ＣＰＵ５はクリア信号を発生しタイミング発生
回路１３８動作させる。以下、１パケット分（２７２ビ
ット分）のデータがすべて誤り訂正を終えるまで、ＣＰ
Ｕ５は、レジスタ回路４１の出力４２を（０，１，０，
０，１）のままにして、タイミング発生回路１３を動作
させる。

以上の様にして、タイミング発生回路１３からは第６図
（ｂ）のイに示す様な出力波形が得られるわけである。

〔発明の効果〕

本発明によれば、ハードウェアやソフトウェアなどの新
たなシフト処理を必要とせずに、可変長データより成る
符号語を各まとまり毎Ｋｌ［に所定ビットずつＲＡＭに
記憶させることができるので、シフト処理のためのソフ
トウェア容、量の増加やハードウェア規模の大幅な増加
を避けることが可能である。

【図面の簡単な説明】

第１図は一般的な誤り訂正方式の一例を示すブロック図
、第２図は従来の誤り訂正回路を示すブロック図、第３
図は文字コード信号を示す模式図、第４図（ａ）及び（
ｂ）はそれぞれ第３図に示す文字コード信号が記憶され
る際の記憶形聾を示す模式図、第５図は本発明の一実施
例を示すブロック図、第６図（ａ）は従来のタイミング
発生回路の出力波形を示す波形図、同図（ｂ）は本発明
によるタイミング発生回路の出力と文字コード信号との
関係を説明するための説明図、第７図は本発明における
文字コード信号の記憶形態を示す模式図、第８図（ａ）
は＠５因に２けるレジスタ回路の一具体例を示す回路図
、同図（ｂ）は第５図に、おけるタイミング発生回路の
一具体例を示すブロック図、同図（Ｃ）は同図（ｂ）　
Ｋおける各部入出力波形を示す波形図、である。符号説明４・・・誤り訂正回路　　　５・−ＣＰ　Ｕ６・・・Ｒ
ＡＭ　　　　　　１１・・・入力バッファ１２・・・ク
ロック信号１３・・・タイミング発生回路１５・・・並直列変換・直並列変換兼用回路１６・・・
シフトレジスタ１７・・・シンドロームレジスタ１８・・・誤り検出回路　　　１９・・・ＲＯＲ回路２
０・・・出力バッファ４１・・・レジスタ回路

Claims

【特許請求の範囲】１）ディジタル信号系列を順次直列に入力して記憶する
直列記憶手段と、該直列記憶手段に入力される前記ディ
ジタル信号系列内の誤りを検出しその検出結果により前
記直列記憶手段から順次直列に読み出されるディジタル
信号系列の誤りを訂正する誤り検出訂正手段と、誤りが
訂正された該ディジタル信号系列を所定のビット数を単
位として直並列変換して出力する直並列変換手段とから
少なくも成る誤り訂正回路において、前記直並列変換の
タイミングに同期して前記直列記憶手段から該タイミン
グ１回当りについて読み出される直列ビット数を可変的
に予め設定する手段と、設定された該ビット数に従って
前記直列記憶手段から前記タイミング１回当りについて
読み出されるディジタル信号のビット数を制御する手段
とを具備したことを特徴とする誤り訂正回路。２）特許請求の範囲第１項に記載の誤り訂正回路におい
て、前記制御手段は、計数開始信号により計数を開始し
計数した値が所定値となった時計数を停止する計数手段
と、該計数手段からの計数出力により第１のパルスを発
生するパルス発生手段と、前記計数手段からの計数出力
が前記設定手段による設定結果に対応する値になったこ
とを検出し、第２のパルスを出力する検出手段と、前記
第１のパルスによりセットされ前記第２のパルスにより
リセットされることによりゲート信号を発生するゲート
信号発生手段と、該ゲート信号とクロック信号との論理
積をつくる論理積手段と、から成ることを特徴とする誤
り訂正回路。