JP2703771B2 - デインタリーブ回路 - Google Patents
デインタリーブ回路Info
- Publication number
- JP2703771B2 JP2703771B2 JP7044688A JP7044688A JP2703771B2 JP 2703771 B2 JP2703771 B2 JP 2703771B2 JP 7044688 A JP7044688 A JP 7044688A JP 7044688 A JP7044688 A JP 7044688A JP 2703771 B2 JP2703771 B2 JP 2703771B2
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- Japan
- Prior art keywords
- data
- bit
- serial
- parallel
- buffer memory
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- Expired - Lifetime
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ通信システムなどに利用されるデイ
ンタリーブ回路に関するものである。
ンタリーブ回路に関するものである。
（従来の技術） 直列伝送路を介して所定ビット幅の並列データを送受
し合うデータ通信システムでは、所定ビット数の並列デ
ータを直列データに変換しながら伝送路上に出力すると
共に、この伝送路上の直列データを元の並列データに変
換しながら受信するようになっている。また、バースト
誤りなどによる伝送品質の劣化を防止するために、デー
タにビットインタリーブを施して送出する場合がある。
し合うデータ通信システムでは、所定ビット数の並列デ
ータを直列データに変換しながら伝送路上に出力すると
共に、この伝送路上の直列データを元の並列データに変
換しながら受信するようになっている。また、バースト
誤りなどによる伝送品質の劣化を防止するために、デー
タにビットインタリーブを施して送出する場合がある。
例えば、BBCテレビジョン放送システムにおける文字
多重放送の音声データの場合、第３図に例示するよう
に、各11ビット構成の並列データ〔A1,A2,A3・・・・A1
1〕、〔B1,B2,B3・・・・B11〕、〔C1,C2,C3・・・・C1
1〕・・・・〔P1,P2,P3・・・・P11〕が並列／直列変換
と16ビット周期のビットインタリーブを受けつつ伝送路
上に送出される。受信側では、第４図に示すように、11
段にわたって縦列接続された各16段構成のシフトレジス
タ31−１〜31−11から成る直列／並列変換部31と、バッ
ファメモリ32と、直列／並列変換部31の各シフトレジス
タの最終段に出現する11ビットの並列データをバッファ
メモリ32に書込む書込み制御部33とによって受信データ
の直列／並列変換とデインタリーブが行われる。
多重放送の音声データの場合、第３図に例示するよう
に、各11ビット構成の並列データ〔A1,A2,A3・・・・A1
1〕、〔B1,B2,B3・・・・B11〕、〔C1,C2,C3・・・・C1
1〕・・・・〔P1,P2,P3・・・・P11〕が並列／直列変換
と16ビット周期のビットインタリーブを受けつつ伝送路
上に送出される。受信側では、第４図に示すように、11
段にわたって縦列接続された各16段構成のシフトレジス
タ31−１〜31−11から成る直列／並列変換部31と、バッ
ファメモリ32と、直列／並列変換部31の各シフトレジス
タの最終段に出現する11ビットの並列データをバッファ
メモリ32に書込む書込み制御部33とによって受信データ
の直列／並列変換とデインタリーブが行われる。
なお、パリティチェック部34は、各受信データのMSB
側４ビットからパリティコードを発生しこれと受信パリ
ティコードとを照合することによりパリティチェックを
行う。
側４ビットからパリティコードを発生しこれと受信パリ
ティコードとを照合することによりパリティチェックを
行う。
（発明が解決しようとする課題） 第４図に例示した従来のデインタリーブ回路では、イ
ンタリーブのビット周期に等しい個数のシフトレジスタ
を縦列接続している。このため、直列／並列変換部のハ
ードウェア量が増大し、回路が高価になるという問題が
ある。
ンタリーブのビット周期に等しい個数のシフトレジスタ
を縦列接続している。このため、直列／並列変換部のハ
ードウェア量が増大し、回路が高価になるという問題が
ある。
（課題を解決するための手段） 本発明のデインタリーブ回路は、直列ビット列中にｎ
ビット周期で出現するビット・インタリーブを受けたｍ
ビット構成のデータの群を順次ｍビット構成の並列デー
タの群に変換してゆくデインタリーブ回路であって、ｋ
（＜ｍ）段にわたって縦列接続された各ｎ段構成のシフ
トレジスタから成る直列／並列変換部と、この直列／並
列変換部の各シフトレジスタの最終段に複数回に分けて
出現するｍビット構成の並列データの構成部分を複数回
に分けてバッファメモリに書込む書込み制御部とを備え
ることにより、直列／並列変換部のハードウェア量を圧
縮して回路全体の低廉化を実現するように構成されてい
る。
ビット周期で出現するビット・インタリーブを受けたｍ
ビット構成のデータの群を順次ｍビット構成の並列デー
タの群に変換してゆくデインタリーブ回路であって、ｋ
（＜ｍ）段にわたって縦列接続された各ｎ段構成のシフ
トレジスタから成る直列／並列変換部と、この直列／並
列変換部の各シフトレジスタの最終段に複数回に分けて
出現するｍビット構成の並列データの構成部分を複数回
に分けてバッファメモリに書込む書込み制御部とを備え
ることにより、直列／並列変換部のハードウェア量を圧
縮して回路全体の低廉化を実現するように構成されてい
る。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例） 第１図は、本発明の一実施例のデインタリーブ回路の
構成を示すブロック図であり、11は直列／並列変換部、
12はバッファメモリ、13は書込み制御部、14はパリティ
チェック部である。
構成を示すブロック図であり、11は直列／並列変換部、
12はバッファメモリ、13は書込み制御部、14はパリティ
チェック部である。
このデインタリーブ回路は、第３図に示すように、16
ビット周期のインタリーブと並列／直列変換が施された
11ビット構成のデータ群〔A1,A2,A3・・・・A11〕、〔B
1,B2,B3・・・・B11〕、〔C1,C2,C3・・・・C11〕・・
・・〔P1,P2,P3・・・・P11〕・・・・を処理対象とし
ている。直列／並列変換部11は、５段にわたって縦列接
続された各16段構成のシフトレジスタ11a,11b,11c,11d
及び11eから構成されている。
ビット周期のインタリーブと並列／直列変換が施された
11ビット構成のデータ群〔A1,A2,A3・・・・A11〕、〔B
1,B2,B3・・・・B11〕、〔C1,C2,C3・・・・C11〕・・
・・〔P1,P2,P3・・・・P11〕・・・・を処理対象とし
ている。直列／並列変換部11は、５段にわたって縦列接
続された各16段構成のシフトレジスタ11a,11b,11c,11d
及び11eから構成されている。
入力端子INには、直列ビット列A1,B1,C1・・・・・か
ら成る受信データが出現する。この直列ビット列A1,B1,
C1・・・・は、再生クロック信号（図示せず）に同期し
て５段の縦列接続シフトレジスタ11e〜11aに順次シフト
インされてゆく。受信データの先頭ビットA1が入力端子
IN上に出現してから80クロック周期（＝16クロック周期
／段×５段）後には、シフトレジスタ11a〜11eの内容は
第１図に示すようなものとなる。書込み制御回路33は、
シフトレジスタ11a〜11eのそれぞれの最終段のデータA1
〜A5と先頭のシフトレジスタ11eへの入力データA6とを
次の81番目のクロックタイミングでバッファメモリ12に
書込む。これにより、先頭のデータ〔A1〜A11〕のLSB側
６ビット〔A1〜A6〕がバッファメモリ12に保存される。
ら成る受信データが出現する。この直列ビット列A1,B1,
C1・・・・は、再生クロック信号（図示せず）に同期し
て５段の縦列接続シフトレジスタ11e〜11aに順次シフト
インされてゆく。受信データの先頭ビットA1が入力端子
IN上に出現してから80クロック周期（＝16クロック周期
／段×５段）後には、シフトレジスタ11a〜11eの内容は
第１図に示すようなものとなる。書込み制御回路33は、
シフトレジスタ11a〜11eのそれぞれの最終段のデータA1
〜A5と先頭のシフトレジスタ11eへの入力データA6とを
次の81番目のクロックタイミングでバッファメモリ12に
書込む。これにより、先頭のデータ〔A1〜A11〕のLSB側
６ビット〔A1〜A6〕がバッファメモリ12に保存される。
次の82番目のクロックタイミングで、２番目のデータ
〔B1〜B11〕のLSB側６ビット〔B1〜B6〕がシフトレジス
タ11a〜11eの最終段からバッファメモリ12に保存され
る。以下同様にして、83番目,84番目・・・・96番目の
クロックタイミングで、３番目,4番目・・・・16番目の
データ〔C1〜C11〕，〔D1〜D11〕・・・・〔P1〜P11〕
のLSB側６ビット〔C1〜C6〕，〔D1〜D6〕・・・・〔P1
〜P6〕がバッファメモリ12に保存される。
〔B1〜B11〕のLSB側６ビット〔B1〜B6〕がシフトレジス
タ11a〜11eの最終段からバッファメモリ12に保存され
る。以下同様にして、83番目,84番目・・・・96番目の
クロックタイミングで、３番目,4番目・・・・16番目の
データ〔C1〜C11〕，〔D1〜D11〕・・・・〔P1〜P11〕
のLSB側６ビット〔C1〜C6〕，〔D1〜D6〕・・・・〔P1
〜P6〕がバッファメモリ12に保存される。
上記96番目のクロックタイミングからクロックタイミ
ング176番目までは80クロックタイミングに渡るシフト
動作が行われ、シフトレジスタ11a〜11eによるデータ保
持状態は第２図に示すようなものとなる。書込み制御回
路13は、次の177番目のクロックタイミングで、シフト
レジスタ11a〜11eのそれぞれの最終段からデータをバッ
ファメモリ12に書込むことにより、先頭のデータ〔A1〜
A11〕のMSB側５ビット〔A7〜A11〕をバッファメモリ12
に保存する。
ング176番目までは80クロックタイミングに渡るシフト
動作が行われ、シフトレジスタ11a〜11eによるデータ保
持状態は第２図に示すようなものとなる。書込み制御回
路13は、次の177番目のクロックタイミングで、シフト
レジスタ11a〜11eのそれぞれの最終段からデータをバッ
ファメモリ12に書込むことにより、先頭のデータ〔A1〜
A11〕のMSB側５ビット〔A7〜A11〕をバッファメモリ12
に保存する。
次の178番目のクロックタイミングで２番目のデータ
〔B1〜B11〕のMSB側５ビット〔B7〜B11〕がシフトレジ
スタ11a〜11eの最終段からバッファメモリ12に保存され
る。以下同様にして、179番目,180番目・・・・193番目
のクロックタイミングで、３番目,4番目・・・・16番目
のデータ〔C1〜C11〕，〔D1〜D11〕・・・・〔P1〜P1
1〕のMSB側５ビット〔C7〜C11〕，〔D7〜D11〕・・・・
〔P7〜P11〕がバッファメモリ12に保存される。
〔B1〜B11〕のMSB側５ビット〔B7〜B11〕がシフトレジ
スタ11a〜11eの最終段からバッファメモリ12に保存され
る。以下同様にして、179番目,180番目・・・・193番目
のクロックタイミングで、３番目,4番目・・・・16番目
のデータ〔C1〜C11〕，〔D1〜D11〕・・・・〔P1〜P1
1〕のMSB側５ビット〔C7〜C11〕，〔D7〜D11〕・・・・
〔P7〜P11〕がバッファメモリ12に保存される。
このように、各11ビット構成のデータがデインタリー
ブと直列／並列変換を受けつつ６ビットのLSB側と５ビ
ットのMSB側の２回に分けてバッファメモリ12に書込ま
れる。このバッファメモリからの読出しは、11ビット同
時に行ってもよいし、書込みと同様２回に分けて行って
もよい。
ブと直列／並列変換を受けつつ６ビットのLSB側と５ビ
ットのMSB側の２回に分けてバッファメモリ12に書込ま
れる。このバッファメモリからの読出しは、11ビット同
時に行ってもよいし、書込みと同様２回に分けて行って
もよい。
なお、パリティチェック回路14は、11ビット構成の各
データのMSB4ビットからパリティコードを生成し、これ
と受信パリティビットとを照合することにより符号誤り
の有無を検査する。符号誤りの生じたデータは、廃棄さ
れ、前後のデータからの補間などが行われる。
データのMSB4ビットからパリティコードを生成し、これ
と受信パリティビットとを照合することにより符号誤り
の有無を検査する。符号誤りの生じたデータは、廃棄さ
れ、前後のデータからの補間などが行われる。
以上、BBCテレビジョン放送システムの文字多重放送
の音声データを例にとって本発明を説明した。しかしな
がら、本発明のデインタリーブ回路を適宜なフォーマッ
トでビットインタリーブされた任意の直列データのデイ
ンタリーブに適用できる。
の音声データを例にとって本発明を説明した。しかしな
がら、本発明のデインタリーブ回路を適宜なフォーマッ
トでビットインタリーブされた任意の直列データのデイ
ンタリーブに適用できる。
（発明の効果） 以上詳細に説明したように、本発明のデインタリーブ
回路は、ビットインタリーブの周期よりも少ない段数の
シフトレジスタを縦列接続し、ビットインタリーブされ
た各直列データを複数回に分けて直列／並列変換とデイ
ンタリーブしつつバッファメモリに書込む構成であるか
ら、ハードウェア量が大幅に圧縮され、それだけ回路の
低廉化が実現されるという効果がある。
回路は、ビットインタリーブの周期よりも少ない段数の
シフトレジスタを縦列接続し、ビットインタリーブされ
た各直列データを複数回に分けて直列／並列変換とデイ
ンタリーブしつつバッファメモリに書込む構成であるか
ら、ハードウェア量が大幅に圧縮され、それだけ回路の
低廉化が実現されるという効果がある。
第１図は本発明の一実施例のデインタリーブ回路の構成
を示すブロック図、第２図は第１図の回路の動作を示す
概念図、第３図はビットインタリーブされた直列データ
列の一例を示すフォーマット図、第４図は従来のデイン
タリーブ回路の構成を示すブロック図である。 11……直列／並列変換部、11a〜11e……シフトレジス
タ、12……バッファメモリ、13……書込み制御部、14…
…パリティチェック部。
を示すブロック図、第２図は第１図の回路の動作を示す
概念図、第３図はビットインタリーブされた直列データ
列の一例を示すフォーマット図、第４図は従来のデイン
タリーブ回路の構成を示すブロック図である。 11……直列／並列変換部、11a〜11e……シフトレジス
タ、12……バッファメモリ、13……書込み制御部、14…
…パリティチェック部。
Claims (1)
- 【請求項１】直列ビット列中にｎビット周期で出現する
ｍビット構成のビット・インタリーブを受けたデータの
群を順次ｍビット構成の並列データ群に変換してゆくデ
インタリーブ回路であって、 ｋ（＜ｍ）段にわたって縦列接続された各ｎ段構成のシ
フトレジスタから成る直列／並列変換部と、 この直列／並列変換部の各シフトレジスタの最終段に複
数回に分けて出現するｍビット構成の並列データの構成
部分を複数回に分けてバッファメモリに書込む書込み制
御部とを備えたことを特徴とするデインタリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7044688A JP2703771B2 (ja) | 1988-03-24 | 1988-03-24 | デインタリーブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7044688A JP2703771B2 (ja) | 1988-03-24 | 1988-03-24 | デインタリーブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243624A JPH01243624A (ja) | 1989-09-28 |
| JP2703771B2 true JP2703771B2 (ja) | 1998-01-26 |
Family
ID=13431733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7044688A Expired - Lifetime JP2703771B2 (ja) | 1988-03-24 | 1988-03-24 | デインタリーブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703771B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4649140B2 (ja) * | 2003-08-05 | 2011-03-09 | キヤノン株式会社 | ブロックポリマー |
-
1988
- 1988-03-24 JP JP7044688A patent/JP2703771B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01243624A (ja) | 1989-09-28 |
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