JPH01243624A - デインタリーブ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ通信システムなどに利用されるデイン
タリーブ回路に関するものである。

（従来の技術） 直列伝送路を介して所定ビット幅の並列データを送受し
合うデータ通信システムでは、所定ビット数の並列デー
タを直列データに変換しながら伝送路上に出力すると共
に、この伝送路上の直列データを元の並列データに変換
しながら受信するようになっている。また、バースト誤
りなどによる伝送品質の劣化を防止するために、データ
にビットインタリーブを施して送出する場合がある。

例えば、ＢＢＣテレビジョン放送システムにおける文字
多重放送の音声データの場合、第３図に例示するように
、各１１ピント構成の並列データ（Ａ１．Ａ２．Ａ３・
・・・Ａ１１ｌ、〔Ｂ１゜Ｂ２．Ｂ３・・・・Ｂ１１〕
、（Ｃ１，Ｃ２，Ｃ３・・・・Ｃ１１）　　・・・・　
（Ｐｉ、Ｐ２．Ｐ３・・・・ｐＨ〕示並列／直列変換と
１６ビツト周期のビットインタリーブを受けつつ伝送路
上に送出される。受信側では、第４図に示すように、１
１段にわたって縦列接続された各１６段構成のシフトレ
ジスタ３１−１〜３１−１１から成る直列／並列変換部
３１と、バッファメモリ３２と、直列／並列変換部３１
の各シフトレジスタの最終段に出現する１１ビツトの並
列データをバッファメモリ３２に書込む書込み制御部３
３とによって受信データの直列／並列変換とデインタリ
ーブが行われる。

なお、パリティチエツク部３４は、各受信データのＭＳ
Ｂ側４ビットからパリティコードを発生しこれと受信パ
リティコードとを照合することによりパリティチエツク
を行う。

（発明が解決しようとする課題） 第４図に例示した従来のデインタリーブ回路では、イン
タリーブのビット周期に等しい個数のシフトレジスタを
縦列接続している。このため、直列／並列変換部のハー
ドウェア量が増大し、回路が高価になるという問題があ
る。

（課題を解決するための手段） 本発明のデインタリーブ回路は、直列ビット列中にｎビ
ット周期で出現するビット・インタリーブを受けたｍビ
ット構成のデータの群を順次ｍビット構成の並列データ
群に変換してゆくデインタリーブ回路であって、ｋ（＜
ｍ）段にわたって縦列接続された各１段構成のシフトレ
ジスタから成る直列／並列変換部と、この直列／並列変
換部の各シフトレジスタの最終段に複数回に分けて出現
するｍビット構成の並列データの構成部分を複数回に分
けてバッファメモリに書込む書込み制御部とを備えるこ
とにより、直列／並列変換部のハードウェア量を圧縮し
て回路全体の低廉化を実現するように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例） 第１図は、本発明の一実施例のデインタリーブ回路の構
成を示すブロック図であり、１１は直列／並列変換部、
１２はバッファメモリ、１３は書込み制御部、１４はパ
リティチエツク部である。

このデインタリープ回路は、第３図に示すように、１６
ビツト周期のインタリーブと並列／直列変換が施された
１１ビツト構成のデータ群〔Ａ１゜Ａ２．Ａ３・・・・
Ａｌ　ｌ）、（Ｂ１．Ｂ２．Ｂ３・・・・Ｂ１１〕、（
Ｃ１，Ｃ２，Ｃ３・・・・Ｃ１１）　　・・・・　（Ｐ
ｌ、Ｐ２．Ｐ３・・・・ｐＨ）　　・・・・を処理対象
としている。直列／並列変換部１１は、５段にわたって
縦列接続された各１６段構成のシフトレジスタ１１８．
１１ｂ。

１１Ｃ，１１ｄ及びｌｉｅから構成されている。

入力端子ＩＮには、直列ビット列ＡＩ、Ｂｌ。

Ｃ１・・・・・から成る受信データが出現する。

この直列ビット列Ａｌ、Ｂ１．ＣＩ・・・・は、再生ク
ロック信号（図示せず）に同期して５段の縦列接続シフ
トレジスタ１１１−１１８に順次シフトインされてゆく
、受信データの先頭ビットＡ１が入力端子！Ｎ上に出現
してから８０クロック周期（＝１６クロツク周期／段×
５段）後には、シフトレジスタｌｌａ〜ｌｉｅの内容は
第１図に示すようなものとなる。書込み制御回路３３は
、シフトレジスタ１ｌａ−１ｉｅのそれぞれの最終段の
データＡｌ〜Ａ５と先頭のシフトレジスタ１１８への入
力データＡ６とを次の８１番目のクロックタイミングで
バッファメモリ１２に書込む。

これにより、先頭のデータ（Ａｌ−Ａｌ　ｌ）のＬＳＢ
側６ビツト（ＡＩ　ＮＡ６）がバッファメモリ１２に保
存される。

次の８２番目のクロックタイミングで、２番目のデータ
（Ｂｌ−Ｂｌｌ）のＬＳＢ側６ビツト〔ＢＩＮＢ６）が
シフトレジスタ１１ａ〜１１ｅの最終段からバッファメ
モリ１２に保存される。以下同様にして、８３番目、８
４番目・・・・９６番目のクロックタイミングで、３番
目、４番目・・・・１６番目のデータ（ＣＩ−Ｃ１ｌ）
、　　（Ｄ１〜Ｄｌｌ）・・・・（ＰＩ　ＮｐＨ）のＬ
ＳＢ側６ビツト（Ｃ１〜Ｃ６）、（ＤＩ〜Ｄ６）　　・
・・・　（Ｐｉ−Ｐ６）がバッファメモリ１２に保存さ
れる。

上記９６番目のクロックタイミングからクロックタイミ
ング１７６番目までは８０クロツクタイミングに渡るシ
フト動作が行われ、シフトレジスタｌｌａ〜ｌｉｅによ
るデータ保持状態は第２図に示すようなものとなる。書
込み制御回路１３は、次の１７７番目のクロックタイミ
ングで、シフトレジスタｌｌａ〜ｌｉｅのそれぞれの最
終段からデータをバッファメモリ１２に書込むことによ
り、先頭のデータ（Ａｌ−Ａ１１）のＭＳＢ側５ビット
（Ａ７〜Ａ１１）をバッファメモリ１２に保存する。

次の１７８番目のクロックタイミングで２番目のデータ
（Ｂｌ〜Ｂ１１）のＭＳＢ側５ビット〔８７〜Ｂ１１）
がシフトレジスタｌｌａ　〜ｌｉｅの最終段からバッフ
ァメモリ１２に保存される。

以下同様にして、１７９番目、１８０番目・・・・１９
３番目のクロックタイミングで、３番目。

４番目・・・・１６番目のデータ（Ｃ１〜Ｃ１１）、（
Ｄｉ〜Ｄｌｌ）　　・・・・　（ＰＩ−ｐＨ）のＭＳＢ
側５ビット（Ｃ７〜Ｃ１１）、（Ｄ７〜Ｄｌｌ）　　・
・・・　（Ｐ７〜ｐＨ）がバッファメモリ１２に保存さ
れる。

このように、各１１ビツト構成のデータがデインタリー
ブと直列／並列変換を受けつつ６ビツトのＬＳＢ側と５
ビツトのＭＳＢ側の２回に分けてバッファメモリ１２に
書込まれる。このバッファメモリからの読出しは、１１
ビット同時に行ってもよいし、書込みと同様２回に分け
て行ってもよい。

なお、パリティチエツク回路１４は、１１ビツト構成の
各データのＭＳ８４ビットからパリティコードを生成し
、これと受信パリティビットとを照合することにより符
号誤りの有無を検査する。

符号誤りの生じたデータは、廃棄され、前後のデータか
らの補間などが行われる。

以上、ＢＢＣテレビジョン放送システムの文字多重放送
の音声データを例にとって本発明を説明した。しかしな
がら、本発明のデインタリープ回路を適宜なフォーマン
トでビットインタリーブされた任意の直列データのデイ
ンタリープに適用できる。

（発明の効果） 以上詳細に説明したように、本発明のデインタリーブ回
路は、ビットインタリーブの周期よりも少ない段数のシ
フトレジスタを縦列接続し、ビットインタリーブされた
各直列データを複数回に分けて直列／並列変換とデイン
タリーブしつつバッファメモリに書込む構成であるから
、ハードウェア量が大幅に圧縮され、それだけ回路の低
廉化が実現されるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のデインタリーブ回路の構成
を示すブロック図、第２図は第１図の回路の動作を示す
概念図、第３図はビットインクリーブされた直列データ
列の一例を示すフォーマット図、第４図は従来のデイン
タリーブ回路の構成を示すブロック図である。 １１・・・直列／並列変換部、ｌｌａ〜ｌｉｅ・・・シ
フトレジスタ、１２・・・バッファメモリ、１３・・・
書込み制御部、１４・・・パリティチエツク部。 特許出願人　日本電気ホームエレクトロニクス株式会社

Claims (1)

1. 【特許請求の範囲】 直列ビット列中にｎビット周期で出現するｍビット構成
   のビット・インタリーブを受けたデータの群を順次ｍビ
   ット構成の並列データ群に変換してゆくデインタリーブ
   回路であって、 ｋ（＜ｍ）段にわたって縦列接続された各ｎ段構成のシ
   フトレジスタから成る直列／並列変換部と、 この直列／並列変換部の各シフトレジスタの最終段に複
   数回に分けて出現するｍビット構成の並列データの構成
   部分を複数回に分けてバッファメモリに書込む書込み制
   御部とを備えたことを特徴とするデインタリーブ回路。