JPH0250548B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば２チヤンネルステレオ信号を
PCM変調し、このPCM信号をVTR（ビデオ・テ
ープ・レコーダ）により記録再生するようにした
PCM信号記録再生装置に適用して好適なデジタ
ル信号伝送方法に関する。

PCM信号を伝送する場合、このPCM信号を誤
り訂正符号化して伝送することが知られている
が、その際、誤り訂正符号とインターリーブとを
組み合せて誤り訂正符号化することが、例えば、
電子通信学会技術研究報告（電気音響）EA78−
25（昭和53年７月25日）「クロスワード符号：デジ
タルオーデイオ機器のための新誤り訂正符号」等
で知られている。しかし、この文献に開示されて
いるように、入力PCM信号系列より第１の誤り
訂正符号を生成した後インターリーブし、そのイ
ンターリーブされたPCM信号系列より第２の誤
り訂正符号を生成して誤り訂正符号化された出力
PCM信号系列を得るようにしただけでは、伝送
された信号にバースト誤りが発生した場合に、第
２の誤り訂正符号での訂正が不可能となる場合が
生じるため、誤り訂正符号全体としての訂正能力
は必ずしも最大であるとはいえない。そこで、こ
の第２の誤り訂正符号化されたPCM信号系列を
更にインターリーブして、バースト誤りに対して
強力な誤り訂正符号とすることが考えられるが、
この場合、インターリーブの長さを慎重に選択し
ないと、インターリーブした効果が十分得られな
いことがある。

そこで、本発明では、インターリーブの各遅延
量を、同一のワードを含む互いに異なるブロツク
に含まれる他のワードがその他のブロツクのうち
同一のブロツクには同時に含まれないように選定
することで、バースト誤り及びランダム誤りに対
してより強い訂正符号化を可能としたデジタル信
号伝送方法を提案するものである。

以下図面を参照して本発明のデジタル信号伝送
方法を説明するに、第１図に示される第１の実施
例では、入力PCM信号の夫々Ｎ（Ｎは正の整数）
ワードより第１のブロツクを構成し、この第１の
ブロツクを構成するＮワードのPCM信号から第
１の誤り訂正用ワードを生成し、この第１のブロ
ツクを構成するＮワードのPCM信号に対して互
いに相対的遅延を与えるような第１のインターリ
ーブ処理を施す。続いて、第１のインターリーブ
処理によつてインターリーブされたＮワードの
PCM信号より第２のブロツクを生成し、この第
２のブロツクを構成するＮワードのPCM信号か
ら第２の誤り訂正用ワードを生成し、この第２の
ブロツクを構成するＮワードのPCM信号に対し
て互いに相対的遅延を与えるような第２のインタ
ーリーブ処理を施す。

以下同様に第ｋ（ｋは２〜ｎまでの正の整数）
のブロツクを生成し、この第ｋのブロツクを構成
するＮワードのPCM信号から第ｋの誤り訂正用
ワードを生成し、この第ｋのブロツクを構成する
ＮワードのPCM信号に対して互いに相対的遅延
を与えるような第ｋのインターリーブ処理を施し
た後、第ｎのインターリーブ処理によつてインタ
ーリーブされたＮワードのPCM信号と、第１〜
第ｎのブロツクを構成する各パリテイ信号とより
誤り検出用ワードを生成し、この最後にインター
リーブされたＮワードのPCM信号と、第１〜第
ｎのブロツクを構成する各パリテイ信号と誤り検
出用ワードとを伝送ブロツクとして伝送する。

この場合、第１〜第ｎの各ブロツクから伝送ブ
ロツクまでの間で夫々各ブロツクのＮワードの
PCM信号に対して互いに相対的遅延を与えるよ
うなインターリーブ処理が施されているとみな
し、このインターリーブの第１〜第ｎ単位遅延量
をD₁，D₂，……，D_oとする（但し、D₁＞D₂＞…
…＞D_oとし、単位は例えばブロツク数とする）。
インターリーブ処理を説明するうえで、Ｎワード
のPCM信号をＮチヤンネルの遅延回路でインタ
ーリーブすると考えると、第１番目のチヤンネル
には、遅延回路が挿入されず、第２番目から第Ｎ
番目のチヤンネルに夫々遅延回路が挿入される。
第２番目のチヤンネルの第１のインターリーブ処
理から第ｎのインターリーブ処理までの遅延量の
総和が単位遅延量D₁となり、第３番目のチヤン
ネルのそれが2D₁となり、以下3D₁，4D₁，……
（Ｎ−１）D₁となる。上述の第１〜第ｎの各イン
ターリーブ処理での遅延量は、各チヤンネルでの
第１のインターリーブ処理から第ｎのインターリ
ーブ処理までの総和の遅延量がｎ分割されている
と考えればよい。従つて第１図に示されるよう
に、第２番目のチヤンネルの初段から（ｎ−１）
個迄の各段の遅延回路の遅延量は、（D_i-1−D_i）
（ｉ＝２，３，……ｎ）に選ばれ、その後にD_oの
遅延量の遅延回路が接続される。以下第３番目か
ら第Ｎ番目のチヤンネルに関しての初段から（ｎ
−１）個迄の各段の遅延回路の遅延量は、２
（D_i-1−D_i），３（D_i-1−D_i），……（Ｎ−１）（D_i-1
−D_i）となされ、夫々の後に2D_o，3D_o，……
（Ｎ−１）D_oの遅延量の遅延回路が接続される。

そして各チヤンネルに分配されたPCM信号の
各Ｎワード例えばW₁〜W_Nが、（mod.2）の加算
器A₁に供給されることによりパリテイ信号S₁(1)
が形成される。また、第２番目のチヤンネルから
第Ｎ番目のチヤンネルの夫々の遅延回路の各段間
に生じているＮ−１ワードと第１番目のチヤンネ
ルのワードW₁とが夫々（mod.2）の加算器A₂，
……A_o-1，A_oに供給されることによつてパリテ
イ信号S₂(1)，……S_o-1(1)，S_o(1)が夫々形成され
る。即ち S₁(1)＝W₁W₂W₃……W_N S₂(1)＝W₁W_-N(D1-D2)+2 W_-2N(D1-D2)+3 ……… W_{-(N-1)N(D1-D2)+N} 〓 S_o-1(1)＝W₁W_{-N(D1-Do-1)+2} W_{-2N(D1-Do-1)+3} ……… W_{-(N-1)N(D1-Do-1)+N} Sn(1)＝W₁W_-N(D1-Do)+2 W_-2N(D1-Do)+3 ……… W_{-(N-1)N(D1Do)+N} なる各パリテイ信号S₁(1)〜S_o(1)が生成される。ま
た、第１番目〜第Ｎ番目のチヤンネルの遅延回路
の各最終段の出力に現れるＮワードのPCM信号
と、これらＮワードのPCM信号と同様のインタ
ーリーブ関係になるように夫々ND₁〜ND_oの遅
延量の遅延回路を介して取り出されるパリテイ信
号S₁(1)〜S_o(1)との総てが加算器A_qに供給される
ことによつてポインター信号Ｑ(1)が形成される。
即ち Ｑ(1)＝W₁W_-ND1+2W_-2ND1+3…… W_-(N-1)ND1+N S_1(-NND1+1) S_2(-NND2+1) S_3(-NND3+1) ………… S_{o-1(-NNDo-1+1)} S_o(-NNDo+1) 以上のPCM信号のＮワードとｎ個のパリテイ
信号S₁(1)〜S_o(1)とポインター信号Ｑ(1)とが１ブロ
ツクのコードとして伝送される。

そして、本発明に於いては、上述の単位遅延量
D₁〜D_oを、第１〜第ｎのブロツクで同一ワード
のPCM信号を含む互いに異なるブロツクに含ま
れるPCM信号がその他のブロツクや最終的に伝
送される伝送ブロツクの同一のブロツクに含まれ
ないように決定する。即ち、まずチヤンネル数
（入力データのワード数）Ｎとインターリーブの
段数ｎを定め、 lD₁＋（ｍ−ｌ）Dk （但し、ｌ，ｍ，ｋは任意の整数で、ｌ＝０〜
Ｎ，ｍ＝０〜Ｎ，ｋ＝２〜ｎ） で与えられる値が夫々一致することがないように
単位遅延量D₁〜D_oを決定する。

なお、ポインター信号Ｑ(1)は、１ブロツクのコ
ードが誤まつているか否かを受信側において検出
するためのものであつてパリテイ信号に限らず巡
回符号の構成でも良い。

受信側では、エンコーダと同様のＮ個のPCM
信号系列とｎ個のパリテイ信号系列とが形成され
ると共に、ポインタ信号系列によつて誤りが検出
され、エンコーダで生じている遅延量を灯ち消す
ように遅延回路を介されてから、パリテイ信号系
列の夫々によつて誤りが訂正される。

以下、本発明を第２図に示す構成のPCM信号
記録再生装置に適用した一実施例について説明す
る。第２図において、１はヘリカルスキヤン方式
のVTRを示す。この例は、VTR１の映像入力端
子２ｉ及びその映像出力端子２ｏにPCM信号処
理回路をアダプタとして接続することによつて本
来は、ビデオ信号の記録再生のためのVTR１を
オーデイオ信号のPCM記録・再生にも用いるよ
うにしたものである。

３Ｌ及び３Ｒで示される入力端子には、夫々ス
テレオオーデイオ信号の左チヤンネル信号及び右
チヤンネル信号が供給される。左右のチヤンネル
の信号がローパスフイルタ４Ｌ及び４Ｒを介して
サンプリングホールド回路５Ｌ及び５Ｒに供給さ
れることによつてサンプリングされ、そのサンプ
リング出力がAD変換器６Ｌ及び６Ｒによつて
夫々16ビツトのPCM信号にコード化され、その
出力が後述のエンコーダ７に供給される。エンコ
ーダ７によつて第１図に示されたようなPCM信
号の時間的インターリーブ及びパリテイ信号の付
加、そして時間軸圧縮等の処理がなされ、直列コ
ードとして同期混合回路８に加えられる。９は、
基本クロツク発振器を示し、この基本クロツクか
らサンプリングパルス、AD変換用のクロツクパ
ルス、複合同期信号、エンコーダ７に対する制御
信号等がパルス発生回路１０により形成され、同
期混合回路８の出力がVTR１のビデオ入力端子
２ｉに供給される。

VTR１により再生され、ビデオ出力端子２ｏ
に取り出されたPCM信号がクランプ回路１１を
介してデータ及び同期分離回路１２に供給され
る。データ及び同期分離回路１２で分離された複
合同期信号がパルス発生回路１３に供給され、同
じく分離されたPCM信号が後述のデコーダ１４
に供給される。デコーダ１４により時間軸伸長、
誤りの検出及び訂正等の処理がなされ、DA変換
器１５Ｌ及び１５Ｒに供給され、そのアナログ出
力がローパスフイルタ１６Ｌ及び１６Ｒを介して
出力端子１７Ｌ及び１７Ｒに導れ、ステレオオー
デイオ信号の左右のチヤンネル信号として出力さ
れる。クランプ回路１１に対するクランプパル
ス、データ及び同期分離回路１２に対する制御信
号、デコーダ１４に対する制御信号、DA変換器
１５Ｌ，１５Ｒに対するクロツクパルス等がパル
ス発生回路１３によつて形成される。この場合の
タイムベースが再生複合同期信号である。

上述のエンコーダ７に関し、（Ｎ＝６、D₁＝
16，D₂＝２，ｎ＝２）としたときの具体的一例
を第３図に示す。AD変換器６Ｌ及び６Ｒからの
左右のチヤンネル信号に対応するPCM信号系列
SL及びSR（直列コードとされている）が分配回
路１８に供給され、左右のチヤンネルが夫々３チ
ヤンネルずつの計６チヤンネルに分割される。例
えばＬ（０），Ｒ（０），Ｌ(1)，Ｒ(1)，Ｌ(2)，Ｒ(2)
，
Ｌ(3)，Ｒ(3)……（夫々が１ワードを示す）と続く
PCM信号系列が、（Ｌ（０），Ｌ(3)，Ｌ(6)……）と
続く第１番目のチヤンネルのPCM信号系列SL₀
と、（Ｒ（０），Ｒ(3)，Ｒ(6)……）と続く第２番目
のチヤンネルのPCM信号系列SR₀と、（Ｌ(1)，Ｌ
(4)，Ｌ(7)……）と続く第３番目のチヤンネルの
PCM信号系列SL₁と、（Ｒ(1)，Ｒ(4)，Ｒ(7)……）
と続く第４番目のチヤンネルのPCM信号系列
SR₁と、（Ｌ(2)，Ｌ(5)，Ｌ(8)……）と続く第５番
目のチヤンネルのPCM信号系列SL₂と、（Ｒ(2)，
Ｒ(5)，Ｒ(8)……）と続く第６番目のチヤンネルの
PCM信号系列SR₂とに分配される。各チヤンネ
ルのPCM信号系列の‘ワードずつが（mod.2）
の加算器A₁に供給されることによつてパリテイ
信号系列SPが形成される。

PCM信号系列SR₀，SL₁，SR₁，SL₂，SR₂の
夫々が遅延回路１９ａ〜１９ｅにより遅延され
る。この遅延回路１９ａ〜１９ｅの各遅延量が
（16−２＝14），28，42，56，70（単位：ブロツク）
に選ばれている。遅延回路１９ａ〜１９ｅの夫々
から遅延されたPCM信号系列SR₁₀，SL₁₁，
SR₁₁，SL₁₂，SR₁₂が生じる。

PCM信号系列SL₀と遅延されたPCM信号系列
SR₁₀〜SR₁₂とから夫々とり出された６ワードが
（mod.2）の加算器A₂に供給されることによつて
パリテイ信号系列SSが形成される。PCM信号系
列SR₁₀〜SR₁₂は、更に遅延回路２０ａ〜２０ｅ
に供給され、この遅延回路２０ａ〜２０ｅの出力
にPCM信号系列SR₁₀₀，SL₁₁₁，SR₁₁₁，SL₁₁₂，
SR₁₁₂が生じる。遅延回路２０ａ〜２０ｅの各遅
延量が２，４，６，８，10（単位：ブロツク）に
選ばれている。

また、パリテイ信号系列SPが遅延回路１９ｆ
を介されることによつて遅延されたパリテイ信号
系列SP₁が形成され、パリテイ信号系列SSが遅延
回路２０ｆを介されることによつて遅延されたパ
リテイ信号系列SS₁が形成される。これらの遅延
回路１９ｆ及び遅延回路２０ｆの遅延量は、６ワ
ードのPCM信号と同様のインターリーブ関係に
なるように夫々（16×６＝96）及び（２×６＝
12）（単位：ブロツク）に選ばれている。

最終的に得られる６チヤンネル分のPCM信号
系列SL₀〜SR₁₁₂とパリテイ信号系列SP₁，SS₁と
から同期している８ワードを取り出してCRC発
生器２１に供給し、この８ワードに対するCRC
コードを発生させ、このCRCコードからなるポ
インタ信号系列SQを形成する。以上のPCM信号
系列SL₀〜SR₁₁₂とパリテイ信号系列SP₁，SS₁と
ポインタ信号系列SQとが混合・直列化回路２２
に供給されることによつて１チヤンネルの信号系
列とされ、更に時間軸圧縮回路２３に供給され
る。時間軸圧縮回路２３の出力端子２４には、同
期信号の付加される期間に対応するデータ欠如期
間を有する信号系列が現れる。この場合、１水平
周期（1H）内に６ワードのPCM信号と２ワード
のパリテイ信号と１ワードのポインタ信号とが位
置するようになされる。

第４図Ａ、同図Ｂ及び同図Ｃは、第３図に示さ
れた実施例において、PCM信号系列SL₀の生じ
るタイミングを基準として水平区間の順番を定め
たときのPCM信号系列SL₀，SR₁₀₀，SL₁₁₁，
SR₁₁₁，SL₁₁₂，SR₁₁₂とパリテイ信号系列SP₁，
SS₁とポインタ信号系列SQとを示している。例え
ばＨ（０）の区間では、Ｌ（０），Ｒ（−48），Ｌ（−
95），Ｒ（−143），Ｌ（−190），Ｒ（−238），Ｐ（
−
288），Ｓ（−36），Ｑ（０）の計９ワードが同期し
て現れ、これらを第５図Ａに示すように水平同期
信号HDで規定される１水平区間Ｈ（０）のデー
タ期間内に順次配列される。この１水平区間内の
データ期間は、例えば（16×９＝114ビツト時間）
とされている。また、１水平区間に１ワード16ビ
ツトで６ワードのPCM信号と１ワードのパリテ
イ信号とを挿入して伝送するフオーマツトの伝送
方式がある場合、本実施例のPCM信号が１ワー
ドが14ビツトであれば、PCM信号の６ワードと
パリテイ信号Ｐの１ワードの夫々16ビツト分のス
ロツトのうち始めの14ビツト分に本実施例の
PCM信号の６ワードとパリテイ信号Ｐの１ワー
ドとを夫々挿入し、第５図Ｂにて斜線で示すよう
に、それら７ワードのスロツトに夫々残つた２ビ
ツト分のスペース、計14ビツト分のスペースにパ
リテイ信号Ｓの１ワードを２ビツトずつ振り分け
るように挿入すれば２つのフオーマツトの互換性
を保つように伝送できる。

かかるエンコーダにおいて、混合・直列化回路
２２に対して〔Ｌ（０），Ｒ（−48），Ｌ（−95），Ｒ
（−143），Ｌ（−190），Ｒ（−238），Ｐ（−288），
Ｓ
（−36），Ｑ（０）〕が与えられるＨ（０）の期間で
遅延回路１９ａ〜１９ｅの出力に現れるPCM信
号系列の各１ワードは、第４図Ａ〜Ｃに於いて太
実線で示した位置の 〔Ｒ（−42），Ｌ（−83），Ｒ（−125），Ｌ（−
166），Ｒ（−208）〕 である。この５ワードとＬ（０）との計６ワード
が加算器A₂に供給されることによつてパリテイ
信号Ｓ（０）が形成される。このパリテイ信号Ｓ
（０）がＲ（−208）の生じる期間Ｈ（10）より更に
２水平区間遅れたＨ（12）に発生する。また、Ｈ
（０）の期間で分配回路１８から現れるPCM信号
系列の各１ワードは、第４図Ａ〜Ｃに於いて太破
線で示した位置の 〔Ｒ（０），Ｌ(1)，Ｒ(1)，Ｌ(2)，Ｒ(2)〕 である。この５ワードとＬ（０）との計６ワード
が加算器A₁に供給されることによつて１ワード
のパリテイ信号Ｐ（０）が形成される。このパリ
テイ信号Ｐ（０）が遅延回路１９ｆの出力に現れ
るのは、Ｈ（96）の区間である。

この第４図Ａ〜同図Ｃから理解されるように、
PCM信号系列の同じ１ワードは、異なるパリテ
イ信号系列SP及びSSに夫々含まれる２ワードの
パリテイ信号を生成するのに２度用いられ、この
２ワードのパリテイ信号を生成するのに用いられ
るPCM信号の組合せに共通するPCM信号の１ワ
ードは他には存在しない。さらに、本発明に於い
ては、上記同じ１ワードに関係する２つのパリテ
イ信号の生成に用いられるPCM信号のワードは
１つの伝送ブロツクＨには１ワードしか含まれな
い。各単位遅延量はこのように選ばれている。例
えば、PCM信号系列SL₀の中のワードＬ（０）
は、パリテイ信号Ｐ（０）及びＳ（０）を生成する
のに用いられ、この２ワードのパリテイ信号Ｐ
（０）及びＳ（０）を生成するのに共通して用いら
れるのはＬ（０）のみである。そして、パリテイ
信号Ｐ（０）及びＳ（０）を生成するのに用いられ
たPCM信号は夫々異なる伝送ブロツクに配置さ
れている。

以上のエンコーダに対応するデコーダ１４の一
例について第６図を参照して説明する。第６図に
おいて２５で示される入力端子に供給される再生
PCM信号がCRCチエツカ２６に供給され、更に
時間軸伸長回路２７を介して分配回路２８に加え
られる。

CRCチエツカ２６による誤り検出の結果は、
例えばPCM信号の各１ワードに１ビツト（誤り
が検出されたときで“１”、そうでないときで
“０”）として付加される。分配回路２８によつて
エンコーダ７の最終段と同様の配列のPCM信号
系列SL₀，SR₁₀₀，SL₁₁₁，SR₁₁₁，SL₁₁₂，SR₁₁₂
とパリテイ信号系列SP₁，SS₁とが得られる。こ
のPCM信号系列が夫々12，10，８，６，４，２
（単位：ブロツク）の遅延量を有する遅延回路２
９ａ〜２９ｆに供給され、各遅延回路２９ａ〜２
９ｆの出力にPCM信号系列SL₁₀，SR₁₀，SL₁₁，
SR₁₁，SL₁₂，SR₁₂が発生する。これらのPCM信
号系列からの６ワードとパリテイ信号系列SS₁か
ら取り出された１ワードのパリテイ信号とが訂正
回路３０に供給されることで誤りが訂正される。

この訂正回路３０からのPCM信号系列が夫々
84，70，56，42，28，14（単位：ブロツク）の遅
延量を有する遅延回路３１ａ〜３１ｆに供給さ
れ、その出力にPCM信号系列SL₁₀₀，SR₀，SL₁，
SR₁，SL₂，SR₂が発生する。このPCM信号系列
から夫々取り出された６ワードとパリテイ信号系
列SP₁から取り出された１ワードのパリテイ信号
とが訂正回路３２に加えられることで誤りが訂正
される。この訂正回路３２の出力が混合回路３３
に供給され、混合回路３３の出力端子３４Ｌ及び
３４Ｒに左右のチヤンネルのPCM信号の夫々が
直列コードとして発生する。

かかる第６図に示すデコーダにおいて、分配回
路２８の出力に例えばＨ（96）の区間のPCM信号
及びパリテイ信号が現れるときを考える。つま
り、分配回路２８の出力には、下記の８ワードが
現れる。

〔Ｌ（288），Ｒ（240），Ｌ（193），Ｒ（145），Ｌ
（98），Ｒ（50），Ｓ（252），Ｐ（０）〕 このタイミングで遅延回路２９ａ〜２９ｆの出
力に生じるPCM信号の６ワードは、第４図Ａ〜
Ｃに於いて細実線で示した位置の 〔Ｌ（252），Ｒ（210），Ｌ（169），Ｒ（127），Ｌ
（86），Ｒ（44）〕 である。この６ワードは、エンコーダにおいてパ
リテイ信号Ｓ（252）を形成しているものに他なら
ないので、訂正回路３０にてパリテイ信号Ｓ
（252）によつて誤りを訂正できる。

また、遅延回路３１ａ〜３１ｆの出力に生じる
PCM信号の６ワードは、第４図Ａ〜Ｃに於いて
太破線で示した位置の 〔Ｌ（０），Ｒ（０），Ｌ(1)，Ｒ(1)，Ｌ(2)，Ｒ(2)
〕 である。この６ワードは、エンコーダにおいてパ
リテイ信号Ｐ（０）を形成しているものに他なら
ないので、訂正回路３２にてパリテイ信号Ｐ（０）
によつて誤りを訂正できる。このパリテイ信号Ｐ
（０）を形成している６ワードは、Ｈ（96）の区間
より先行する区間で、パリテイ信号〔Ｓ（０），Ｓ
（42），Ｓ（84），Ｓ（126），Ｓ（168），Ｓ（210）
〕に
関する、第４図Ａ〜Ｃに於いて太実線及び一点鎖
線で示した位置のワードによつて、夫々誤りの訂
正が可能なものであり、然もこのパリテイ信号
〔Ｓ（０），Ｓ（42），Ｓ（84），Ｓ（126），Ｓ（168
），
Ｓ（210）〕を形成しているワードで、パリテイ信
号Ｐ（０）を形成しない他のワードは、パリテイ
信号系列SP₁の他のパリテイ信号を形成してい
る。例えば、第４図Ａ〜Ｃに於いて細破線で示し
た位置の〔Ｌ（−42）（第４図には示していない），
Ｒ（−42），Ｌ（−41），Ｒ（−41），Ｌ（−40），Ｒ
（−40）〕は、パリテイ信号Ｐ（−42）を形成して
いる。このような関係から、この実施例に依れ
ば、パリテイ信号系列SP₁及びSS₁の夫々に含ま
れる２つのパリテイ信号が共に誤つたときにおい
てこの２つのパリテイ信号を形成する１ワードの
誤りの訂正が不可能となる場合を除き、略PCM
信号の誤りを訂正することが可能である。例えば
パリテイ信号Ｐ（０）とＳ（０）とを形成する
PCM信号としてＬ（０）が共通に存在しているの
で、Ｐ（０）及びＳ（０）が共に誤つているときに
は、Ｌ（０）の誤りを訂正することが不可能とな
る。しかし、本発明においては、同じ１ワードに
関係する２つのパリテイ信号の生成に用いられる
PCM信号のワードは１つの伝送ブロツクＨには
１ワードしか含まれないように各単位遅延量が選
ばれているので、そのような確率は非常に少なく
なる。また、遅延処理の施されたPCM信号系列
及びパリテイ信号系列を直列化して伝送し、再生
側では、もとの順序に戻すようにしているので、
伝送路であるVTR１でのドロツプアウトに起因
するバースト誤りが分散されれ、ランダム誤りに
変換されるので、パリテイ信号を用いて訂正する
ことが容易となる。

第７図にエンコーダ７の他の例を示す。この例
では、第３図に示された構成と同様の構成で、そ
の主要部のみが図面に示されているように、その
遅延回路１９ａ〜１９ｅ及び２０ａ〜２０ｆの遅
延量のみが異なつており、PCM信号系列SL₀〜
SR₂が供給される初段の遅延回路１９ａ〜１９ｅ
の遅延量を２，４，６，８，10（単位：ブロツク）
とし、次段の遅延回路２０ａ〜２０ｅの遅延量を
14，28，42，56，70（単位：ブロツク）としたの
もである。パリテイ信号系列SP₁及びSS₁とポイ
ンタ信号系列SQとは同様に生成されており、パ
リテイ信号系列SP₁は96（単位：ブロツク）の遅
延量を有する遅延回路１９ｆを介してパリテイ信
号系列SS₁は84（単位：ブロツク）の遅延量を有
する遅延回路２０ｆを介して出力される。このエ
ンコーダから現れる信号系列の一部を第４図と同
様に、但し、簡略化した形で第８図に示す。各チ
ヤンネルの遅延量の総和は、第３図のエンコーダ
におけるものと等しいから、PCM信号系列SL₀
〜SR₁₁₂の各ワードの発生順序は、第４図Ａ〜同
図Ｃと同様である。また、パリテイ信号系列SS₁
中の例えばパリテイ信号Ｓ（０）が〔Ｌ（０），Ｒ
（−６），Ｌ（−11），Ｒ（−17），Ｌ（−22），Ｒ（
−
28）〕によつて形成される。

かかる第７図に示すエンコーダに対応するデコ
ーダは、第６図に示された構成と同様の構成で、
第９図にその主要部のみが示されているように、
その遅延回路２９ａ〜２９ｆ及び３１ａ〜３１ｆ
の遅延量のみが、遅延回路１９ａ〜１９ｅ及び２
９ａ〜２９ｆの遅延量に対応して異なつている。
再生信号から得られる６チヤンネル分のPCM信
号が遅延回路２９ａ〜２９ｆを介して訂正回路３
０に加えられる。遅延回路２９ａ〜２９ｆの遅延
量は、84，70，56，42，28，14（単位：ブロツク）
に選ばれる。また、訂正回路３０と訂正回路３２
との間に遅延量が12，10，８，６，４，２（単
位：ブロツク）に選ばれている遅延回路３１ａ〜
３１ｆが接続されている。例えばＨ（96）の区間
の〔Ｌ（288），Ｒ（240），Ｌ（193），Ｒ（145），Ｌ
（98），Ｒ（50），Ｐ（０），Ｓ（36）〕の８ワードが
デ
コーダに与えられるタイミングでは、〔Ｌ（36），
Ｒ（30），Ｌ（25），Ｒ（19），Ｌ（14），Ｒ（８）〕
の
PCM信号が訂正回路３０に供給されており、パ
リテイ信号Ｓ（36）によつて誤りを訂正しうる。
また、上述のタイミングでは、この遅延回路３１
ａ〜３１ｆから訂正回路３２に対して〔Ｌ（０），
Ｒ（０），Ｌ(1)，Ｒ(1)，Ｌ(2)，Ｒ(2)〕が供給される
ことになり、パリテイ信号Ｐ（０）によつて誤り
を訂正することができる。

第１０図に本発明の他の例の基本的構成を示
す。１ブロツクを構成するPCM信号W₁〜W_Nが
第１図の構成と同様の遅延回路網に供給される。
第１図の構成と異なる点は、パリテイ信号S₁(1)〜
S_o(1)のうちで最初に加算器A₁により形成される
パリテイ信号S₁(1)を除いて、パリテイ信号S₂(1)〜
S_o(1)がPCM信号のみならず、他のパリテイ信号
をも含んで形成されている点である。このため
に、パリテイ信号S₁(1)〜S_o(1)の伝送路に夫々挿入
される遅延回路が分割され、遅延回路の段間に生
じるパリテイ信号がPCM信号と共に加算器A₂〜
A_oに供給される。各パリテイ信号S₁(1)〜S_o(1)は、
下式で表わされる。

S₁(1)＝W₁W₂W₃……W_N S₂(1)＝W₁W_-N(D1-D2)+2 W_-2N(D1-D2)+3 …… W_{-(N-1)N(D1-D2)+N} S_{1(-N(D1-D2)+1)} 〓 S_o-1(1)＝W₁W_{-N(D1-Do-1)+2} W_{-2N(D1-Do-1)+3} ……… W_{-(N-1)N(D1-Do-1)+N} S_{1(-NN(D1-Do-1)+1)} S_{2(-(N+1)N(D2-Do-1)+1)} ……… S_{o-2(-(N+o-3)N(Do-2-Do-1)+1)} S_o(1)＝W₁……… W_{-(N-1)N(D1-Do)+N} S_{1(-NN(D1-Do)+1} ……… S_{o-1(-(N+o-2)N(Do-1-Do)+1)} Ｑ(1)＝W₁W_-ND1+2 W_-2ND1+3…… W_-(N-1)ND1+N S_1(-NND1+1) S_{2(-(N+1)ND2+1)} ……… S_{o(-(N+o-1)NDo+1)} そして、この実施例に於いても上述の単位遅延
量D₁〜D_oを、第１〜第ｎのブロツクで同一ワー
ドのPCM信号を含む互いに異なるブロツクに含
まれるPCM信号が、その他のブロツクや最終的
に伝送される伝送ブロツクの同一のブロツクに含
まれないように決定する。即ち、まずチヤンネル
数（入力データのワード数）Ｎとインターリーブ
の段数ｎを定め、 lD₁＋（ｍ−ｌ）Dk （但し、ｌ，ｍ，ｋは任意の整数で、ｌ＝０〜
Ｎ、ｍ＝０〜Ｎ＋ｋ−１、ｋ＝２〜ｎ） で与えられる値が夫々一致することがないように
単位遅延量D₁〜D_oを決定する。

この第１０図の基本構成において、（Ｎ＝６、
D₁＝16、D₂＝２、ｎ＝２）とした場合の一例を
第１１図に示す。各遅延回路の遅延量は遅延回路
２０ｆを除いて第３図に示すエンコーダと等しい
が、異なる点は、加算器A₁から得られるパリテ
イ信号系列SPの供給される遅延回路を、84（単
位：ブロツク）の遅延回路１９ｆと、12（単位：
ブロツク）の遅延回路２０ｇとに分割し、加算器
A₂に対してPCM信号系列SL₀〜SR₁₂から取り出
された６ワードと遅延回路１９ｆの出力に現れる
パリテイ信号系列から取り出された１ワードとを
供給することによつてパリテイ信号系列SSを形
成し、このパリテイ信号系列SSを14（単位：ブロ
ツク）の遅延回路２０ｆを介することによつてパ
リテイ信号系列SS₁としていることである。

かかる第１１図の構成により発生するPCM信
号系列SL₀〜SR₁₁₂とパリテイ信号系列SP₁，SS₁
とを、第４図及び第８図と同様に、第１２図に示
す。PCM信号系列とパリテイ信号系列SP₁とは
第４図Ａ〜同図Ｃに示すのと同一の時間関係にあ
るのに対し、パリテイ信号系列SS₁は、パリテイ
信号系列SP₁の各ワードを含むために第４図Ａ〜
同図Ｃの場合と２水平区間ずれている。例えばパ
リテイ信号Ｓ（０）は、 〔Ｌ（０）Ｒ（−42）Ｌ（−83）Ｒ（−125）
Ｌ（−166）Ｒ（−208）Ｐ（−252）〕によつ
て形成されている。このようにパリテイ信号をも
含んで別個のパリテイ信号を形成すると、訂正能
力が一層大きくなる。例えば、第３図に示すエン
コーダではＳ（０）及びＰ（０）のパリテイ信号が
共に誤つていたときには、Ｌ（０）の誤りを訂正
することはできなかつたが、この実施例では、ま
ずＳ（０）を用いてＰ（０）を訂正することで、訂
正されたＰ（０）を用いてＬ（０）の誤りを訂正す
ることができるようになる。

この第１１図に示すエンコーダに対するデコー
ダは、第６図における遅延回路２９ａ〜２９ｆの
各遅延量を夫々14，12，10，８，６，４（単位：
ブロツク）とし、パリテイ信号系列SP₁に対して
２（単位：ブロツク）の遅延回路を設けるように
すれば良い。

ところで、前述の第１図にその基本的構成を示
すエンコーダは、その具体構成から理解されるよ
うに遅延回路の遅延量が０，２，４，６，８，10
（単位：ブロツク）と２（単位：ブロツク）ずつ又
は０，14，28，42，56，70（ワード時間）と14（単
位：ブロツク）と14（単位：ブロツク）ずつ規則
的に増加している。このため２つのパリテイ信号
が共に誤つている場合以外に、訂正が不可能な４
ワードの誤りが複数個存在する。一例として第３
図に示すエンコーダを用いている場合において、
Ｌ（０）及びＲ（０）が誤つているとすると、Ｐ
（０）によつて訂正ができないので〔Ｌ（０），Ｒ
（−42），Ｌ（−83）……Ｓ（０）〕を用いて訂正す
ることになる。ここでＲ（−42）も誤つていると
すると、パリテイ信号Ｓ（０）を使つての訂正が
できない。従つて〔Ｌ（42），Ｒ（０），Ｌ（−41）
……Ｓ（42）〕を用いてＲ（０）を訂正するか、〔Ｌ
（−42），Ｒ（−42），Ｌ（−41），Ｒ（−41），……
Ｐ
（−42）〕を使つてＲ（−42）を訂正しなければな
らない。ところが、Ｌ（−41）はＲ（０）を訂正す
るにもＲ（−42）を訂正するにも必要であり、従
つてＬ（−41）が誤つている場合には訂正が不可
能となる。即ち、〔Ｌ（０），Ｒ（０），Ｌ（−41），
Ｒ（−42）〕の４ワードが誤つているときには、こ
の４ワードを訂正できない。このような訂正不可
能な４ワード誤りが結構多く存在する。

これを回避するには、遅延回路のチヤンネル間
の遅延量の差を２（単位：ブロツク）に固定しな
いで、２，３，４，５，６，７（単位：ブロツク）
と変化させる。即ち、第１３図に示すように遅延
回路２０ａ〜２０ｆの各遅延量を２，５，９，
14，20，27（単位：ブロツク）とする。そのため
前段の遅延回路１９ａ〜１９ｅの各遅延量が夫々
14，27，39，50，60（単位：ブロツク）となる。
かかる第１３図に示すエンコーダから発生する
PCM信号系列SL₀〜SR₁₁₂とパリテイ信号系列
SP₁，SS₁との一部を、第４図、第８図及び第１
２図と同様に、第１４図に示す。各PCM信号の
チヤンネルに設けられている遅延回路の遅延量の
総和は、第３図の構成と第１３図の構成とで等し
いので、PCM信号系列SL₀〜SR₁₁₂及びパリテイ
信号系列SP₁の時間関係は、第４図Ａ〜同図Ｃに
示すのと同一である。また、第１４図では、パリ
テイ信号Ｐ（０）を形成するＬ（０）〜Ｒ(2)の６ワ
ードと関連するパリテイ信号Ｓ（０）〜Ｓ（180）
が示されている。

一例としてＬ(1)とＲ(1)とが誤つているとする。
Ｌ(1)を訂正するには、〔Ｌ（81），Ｒ（39），Ｌ(1)，
Ｒ（−35）……Ｓ（81）〕を用いる。この場合、前
述のようにＲ（−35）も誤つているとする。また
Ｒ(1)を訂正するには、〔Ｌ（117），Ｒ（75），Ｌ
（37），Ｒ(1)，Ｌ（−31）……Ｓ（117）〕を用いて訂
正しようとする。この場合、前述のようにＬ（−
31）も誤つているとする。従つてＲ（−35）かＬ
（−31）の何れか訂正することが必要となる。こ
のＲ（−35）とＬ（−31）とは、別々のパリテイ信
号Ｐ（−36）とＰ（−33）とを形成しているので、
これらのパリテイ信号によつてＲ（−35）とＬ（−
31）との訂正が可能である。つまり、Ｌ(1)及びＲ
(1)が訂正不可能なのは、Ｓ（81）及びＳ（117）が
共に誤つている場合だけである。従つて訂正能力
を一層向上させることができる。

なお、以上の説明においては、エンコーダにお
いてポインタ信号系列SQを用いることにより各
ワードの誤りを検出しているけれども、ポインタ
信号系列SQを用いないようにするのも可能であ
る。パリテイ信号系列SP₁及びSS₁を含む再生信
号が得られるときに例えばパリテイ信号系列SS₁
をポインタ信号系列SQとして用いる。まずパリ
テイ信号系列SS₁中のパリテイ信号によつてパリ
テイチエツクを行ない、その結果を用いて他のパ
リテイ信号により誤りを訂正する。このように訂
正動作を１回以上くり返すことによつてポインタ
信号として用いたパリテイ信号に関連したPCM
信号を訂正することができる。ポインタ信号を省
略することによつて冗長度を小さくすることがで
きる。

また、遅延回路を具体的に構成するには、シフ
トレジスタ、RAM、（ランダムアクセスメモリ
ー）等を使用すれば良い。

上述せる本発明によれば、複数の訂正ワードを
インターリーブによつて形成される複数の異なる
系列より生成すると共に、インターリーブの各遅
延量を、同一のワードを含む互いに異なるブロツ
クに含まれる他のワードがその他のブロツクに同
時に含まれないように選定することで、訂正符号
自体は特に訂正能力の高いものを用いなくとも、
バースト誤り及びランダム誤りの訂正能力をより
高くすることができる。

【図面の簡単な説明】

第１図は本発明の基本的構成の１例のブロツク
図、第２図は本発明を適用しうるPCM記録再生
装置のブロツク図、第３図は本発明の適用された
エンコーダの一例のブロツク図、第４図及び第５
図はその説明に用いる略線図及び波形図、第６図
はデコーダの一例のブロツク図、第７図はエンコ
ーダの他の例の要部のブロツク図、第８図はその
説明に用いる略線図、第９図はデコーダの他の例
の要部のブロツク図、第１０図は本発明の基本的
構成の他の例のブロツク図、第１１図はその具体
的一例のブロツク図、第１２図はその説明に用い
る略線図、第１３図は本発明の更に他の例のブロ
ツク図、第１４図はその説明に用いる略線図であ
る。 １はVTR、６Ｌ，６ＲはAD変換器、７はエン
コーダ、１４はデコーダ、１５Ｌ，１５ＲはDA
変換器、１９ａ〜１９ｆ，２０ａ〜２０ｇは遅延
回路、２１はCRC発生器、A₁〜A_oは（mod.2）
の加算器である。

Claims (1)

1. 【特許請求の範囲】 １ 所定数の情報ワード毎に複数の第１のブロツ
   クを構成し、この複数の第１のブロツクの夫々に
   含まれる複数の情報ワードから夫々複数の第１の
   誤り訂正用ワードを生成し、上記複数の第１のブ
   ロツクの夫々に含まれる複数の情報ワードを互い
   に異なる遅延量だけ遅延して時間的にインターリ
   ーブされた複数の第ｋ（ｋは２〜ｎまでの正の整
   数、ｎは２以上の所定の正の整数）のブロツクを
   構成すると共に、この複数の第ｋのブロツクの
   夫々に含まれる複数の情報ワードから夫々複数の
   第ｋの誤り訂正用ワードを生成するステツプをｋ
   が２〜ｎまで行い、上記複数の第ｎのブロツクの
   夫々に含まれる複数の情報ワードを互いに異なる
   遅延量だけ遅延して時間的にインターリーブされ
   た複数の第ｎ＋１のブロツクを構成すると共に、
   上記複数の第ｎ＋１のブロツクに含まれる複数の
   情報ワードと複数の第１〜第ｎの誤り訂正ワード
   を伝送するようにしたデジタル信号伝送方法にお
   いて、上記各遅延量が、第１〜第ｎのブロツクで
   同一の情報ワードを含む互いに異なるブロツクに
   含まれる情報ワードがその他のブロツクの同一の
   ブロツクに含まれないように選定されていること
   を特徴とするデジタル信号伝送方法。 ２ 上記夫々複数の第ｋの誤り訂正用ワードを生
   成するステツプは上記複数の第１のブロツクの
   夫々に含まれる複数の情報ワードと上記複数の第
   １の誤り訂正用ワードとを互いに異なる遅延量だ
   け遅延して時間的にインターリーブされた複数の
   第ｋ（ｋは２〜ｎまでの正の整数、ｎは２以上の
   所定の正の整数）のブロツクを構成すると共に、
   上記複数の第ｋのブロツクの夫々に含まれる複数
   の情報ワードと第１〜第ｋ−１の誤り訂正用ワー
   ドから上記夫々複数の第ｋの誤り訂正用ワードを
   生成し、上記複数の第ｎ＋１のブロツクを構成す
   るステツプは、上記複数の第ｎのブロツクの夫々
   に含まれる複数の情報ワードと第１〜第ｎの誤り
   訂正ワードを互いに異なる遅延量だけ遅延して時
   間的にインターリーブされた複数の第ｎ＋１のブ
   ロツクを構成することを特徴とする特許請求の範
   囲第１項記載のデジタル信号伝送方法。