JPS6233668B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は音声信号などのアナログ信号をデイジ
タル信号に変換し、このデイジタル信号をテレビ
ジヨン信号形式に直し、VTRに記録再生する
PCM録音再生方式に関する。

VTRを用いたPCM録音再生方式で問題となる
のはドロツプアウトによるエラーである。

このエラーは、再生音中に異常音を起すため、
ぜひともこれを抑える必要がある。

このため、通常は本来の信号以外に冗長信号を
入れ、これによりエラーの検出、訂正を行い、ま
た訂正もれは補正を行つている。

第１図は記録波形の一例である。

一水平走査期間（以下1Hと略記する）に複数
のサンプル信号とそれらのパリテイチエツク信号
とエラー検出用のチエツク信号がある。

数値例としては、1H中のサンプル信号数は６
サンプル（ワード）、１サンプルは12〜16ビツ
ト、パリテイチエツク信号は２ワードである。

またエラーチエツク信号としては16ビツトの
CRC（Cyclic Redundancy Check）信号が用い
られる。

第２図は上記例の場合の記録再生方式の概略構
成である。音声信号は、図示していないフイルタ
サンプルホールド回路、マルチプレクサを介した
後、左右信号が時分割多重された形でAD変換器
２に印加される。AD変換器２の出力よりパリテ
イ発生回路３，４により２つのパリテイチエツク
信号Ｐ，Ｑが作成され、AD変換器出力とともに
メモリ５に印加される。

メモリ５では、テレビジヨン形式にするため、
時間圧縮され、ドロツプアウトの影響を軽減する
ためインターリーブ操作が行われる。

これは1H中の各ワードに異なつた時間の遅延
をかけるものである。

メモリ５出力は並列直列変換回路６に印加され
た後、CRC発生回路７に印加され、1H毎にCRC
信号が発生され、並直列変換回路６の出力と加算
される。この信号はクロツク発生回路１０からの
複合同期信号８と加算されて、VTRへの記録信
号９となる。

VTRからの再生信号１１は同期分離回路に印
加され、水平、垂直同期信号が分離され、クロツ
ク発生回路１３に印加される。

このクロツク発生回路では、信号を再生するた
めに必要なクロツクを発生する。

信号１１はエラーチエツク回路１４にも印加さ
れ、1H単位でのエラー信号が発生される。

このエラー信号は信号１１と共にメモリ１５に
印加される。メモリ１５では記録時のインターリ
ーブとは逆のデインタリーブ操作を行い、音声信
号のデイジタル信号１６、２つのパリテイ信号
Ｐ，Ｑ１７，１８および、それらに対応したエラ
ー信号１９である。

パリテイ検査回路２０，２１では記録部と同様
にして、1Hに相当するワードでのパリテイチエ
ツク信号をつくり、それらに再生されたＰ，Ｑ信
号をMOD2演算で加算し、パリテイ検査信号Ｐ〓
２２Ｑ〓２３を作成する。

これら２つの信号Ｐ〓，Ｑ〓とデイジタル信号
１６およびエラー信号１９を訂正回路２２に印加
し、1H内に相当するワードエラーがあるときは
訂正を行う。

そして訂正不能なものはエラー信号２３を付加
して、補正回路２５に印加される。

補正回路では、エラー信号２３により、直線補
間等が行われ、その出力はDA変換器２６に印加
される。DA変換器出力はアナログ信号であり、
マルチプレクサにより左右の信号に分離され、
各々フイルタを通すことにより信号が再生され
る。

ここでパリテイチエツク信号および訂正方式に
ついて述べる。

デイジタル信号を表現する一つの方法として、
２値信号列を変数ｘとする多項式の係数とし、多
項式で表わすものがある。

例へば、1010はx³＋ｘである。

今、AD変換された信号をSiとすると、これは
ｘの関数であり、Si（ｘ）で表される。

パリテイチエツクは1H内のワードに対してで
あるので、1H中６ワードとすると、６ワードで
パリテイチエツクがつくられる。

パリテイチエツク信号Ｐ，Ｑとしては、いろい
ろな形が考えられるが、Ｐとしては最も簡単な が適当である。

ただし、加算はMOD２の演算であり、次下特
にことわらない。

Ｑとしては、次のようなものが一般的に考えら
れる。

gi（ｘ）は信号列Siを一定の規則で別の信号列
に変換する演算子と考えてよく、一般にSi（ｘ）
がｎ次の列ベクトルで表わされるとき、gi（ｘ）
はｎ×ｎ次の行列Ｔとなる。

以上から である。ここで、再生部のデインタリーブされた
信号中の1H相当分中のワードにエラーが１つの
みあるときは、(3)，(4)式より Si＝Si〓＋Ｐ〓 ……(5) 又はSi＝Si〓＋Qi（ｘ）／gi（ｘ） ……(6) として求められる。またエラーが２つのときは、 Si＝Si〓＋ｇｊＰ〓＋Ｑ〓／ｇｉ＋ｇｉ ……(7) Sj＝Sj〓＋ｇｊＰ〓＋Ｑ〓／ｇｉ＋ｇｉ ……(8) として求められる。

ただし、Si〓，Si〓は各々Si，Sjがエラーのと
きの値である。

上式において、乗算、除算が必要になるが、シ
フトレジスタとエクスクルーシブオア回路によつ
て構成が容易にできることは周知であり、従つて
その具体的構成法は省略する。

エラー訂正回路構成図を第３図に示す。

メモリ出力より、(3)，(4)式に従つて、パリテイ
検査回路出力にＰ〓，Ｑ〓が計算され、シフトレ
ジスタ６２，６３に印加される。次に訂正演算回
路５２，５３，５４，５５により(5)，(7)，(8)式が
計算される。

計算結果はスイツチ５６，５７，５８，５９バ
ツフア用レジスタ６０，６１を介して出力され、
エラー訂正された信号となる。

ここでレジスタ６０，６１は訂正演算結果を一
度蓄積し、信号とタイミングを合せ、信号がエラ
ーであり、かつ訂正可能のとき出力されるように
する。

また信号ライン１６にはシフトレジスタ６４を
入れ、Ｐ〓，Ｑ〓信号とのタイミングを合せる。
またエラー信号とのタイミングも合せる。

さて、これらの訂正回路をコントロールするに
はエラーの発生状態がわからなければならない。
メモリからの信号、パリテイチエツク信号Ｐ，
Ｑ、にはエラー判定信号１９が付属している。

従つて、信号のエラー信号６５をシフトレジス
タ６６に入れ、1H相当のワード数単位でレジス
タ出力をラツチすると、エラーのパターンがわか
るので、それに応じてマトリツクス回路６８によ
り、訂正演算回路５２，５３，５４，５５の定数
を決める。

また、Ｐ，Ｑのエラー７２，７３を含めて、
1H相当のエラー数をカウンタ６９により計数す
る。カウンタは1H単位で計数し、ラツチ回路に
印加される。

ラツチ出力をマトリツクス回路７１に印加し、
エラー数の表示端子７４に出力する。次下の説明
でエラーがあるときは1″で表示する。

以上の説明からもわかるように、このような構
成にすれば、1H中、２ワードまでのエラーは訂
正可能である。

まず、１ワードエラーのときは、訂正演算回路
５２の出力を用いればよいので、スイツチ５６の
コントロール信号５６ｃが1″になるようにし、５
６ａ側に接続されればよい。このためには端子７
４ａの１ワードエラー表示信号を用いればよい。

エラー信号と対応する信号は同一の位相でなけ
ればならないので、シフトレジスタ６６の出力
と、シフトレジスタ６４の出力の位相は合つてい
なければならない。

シフトレジスタ出力で、エラーがあつたとき、
スイツチ５９は訂正信号側５９ａ側に切り換り、
また、スイツチ５８は始め５８ａ側に接続され
る。

従つて、１ワードエラーのときは、訂正演算回
路５２の出力が出力される。

２ワードエラーのとき、PQにエラーがないと
きは、スイツチ５６，５７は各々５６ｂ，５７ｂ
側に接続される。

このとき、スイツチ５８のコントロール信号５
８ｃはFF７５（フリツプフロツプ）の作用で、
1H中の初めのエラーのみａ側に接続され、他の
ときはｂ側に接続される。

従つて、初め、訂正演算回路５３の演算結果が
出力され、次に回路５５の結果が出力される。

また、２ワードエラーでＰ，Ｑの一方がエラー
のときはコントロール信号５６cx，５７ｃによ
つて、各訂正演算回路５４，５２の出力が読み出
されるのは図より明らかである。

また、３つ以上のエラーに対しては、これらは
無意味であり、シフトレジスタ６６出力をそのま
ま出力し、次の補正回路で補正を行う。

さて、以上述べた構成において、1H相当ワー
ド中、２つのパリテイ信号を用いているため、エ
ラー訂正能力は高い、しかしながら、１ワード中
のビツト数が限定されてしまい、概略12〜14ビツ
トしかとれない。

１ワード（サンプル）中のビツト数が大きいほ
ど音声信号のダイナミツクレンジは拡大し、好ま
しいのであるが、一方では全システム中のコスト
比率の大きい、DA変換器の価格が高くなる。

従つて、現時点では、価格を考えるとビツト数
はあまり多くとれない。

しかしながら、技術の進歩により、AD，DA変
換器がさらに高精度になり、かつ安価に供給され
る可能性は非常に大きい。

その時点に至つたとき、上記したシステムでは
不十分で、より時勢にあつたシステムが要求され
るが、このシステムとそれ以前との互換性をとる
ことはむずかしい。

さらに、現時点においても、より高級なものに
対する要求があり、それに応えられるシステムは
上記システムとの互換性がない。

本発明は以上の点に鑑みなされたもので、１サ
ンプルあたりのビツト数の拡大が可能であり、し
かも上記方式とのコンパチビリテイをもたせたも
のである。

本発明の基本とするところは１サンプルあたり
のビツト数を拡大するために、上記コンパチビリ
テイのない方式のパリテイチエツク信号部分に信
号部、あるいはパリテイ部のスロツトよりはずれ
た下位ビツトを挿入し、かつ記録信号中の一部に
Ｑの部分がパリテイチエツク信号として用いられ
ているか、あるいは本発明で示した構成であるか
を判定する制御信号を挿入し、再生時には、この
制御信号により、パリテイが２つある2P方式
か、あるいは、サンプルあたりのビツト数が拡大
されたものであるかを判定する。

そして、ビツト数が拡大されて、Ｑの部分にも
挿入されているときはパリテイチエツク信号Ｐの
みを用いて訂正するようにし、かつＱの部分の信
号は各ワードの下部に接続し、ビツト数を拡大す
る。

またパリテイチエツク信号が２つあると判定し
たときは、これらを用いて訂正を行う。

第４図は本発明による１サンプル16ビツトの場
合の記録部の構成例である。

また、1H中に６サンプル入り、サンプル信号
パリテイチエツク信号のスロツトは14ビツトであ
り、パリテイチエツク信号はＰ，Ｑとする。

エラーチエツクは16ビツトのCRC信号とす
る。

第４図でAD変換器出力から作成されるＰ信号
は16ビツトである。メモリ５出力は16ビツトの並
列出力とする。メモリ出力の上位14ビツトについ
てはスイツチ１０２を介して並列直列変換回路１
０３により直列信号となる。このようにして７ワ
ードの上位14ビツトは直列信号に変換される。

また残りの下位ビツトについては、一度ラツチ
回路１００にラツチした後、直列信号となし、シ
フトレジスタ１０１に印加する。

このような操作により７ワードの信号が直列信
号に変換された後、スイツチ１０２が１０２ａ側
に切り換わり、シフトレジスタ１０１出力が直列
信号に変換される。このように一列の直列信号に
した後、1H単位でエラーチエツク信号を加え、
複合同期信号８を加える。

なお、パリテイチエツクＱ用のスロツトに下位
ビツトが挿入されていることを表示する制御信号
１０４を同時に加える。

制御信号の挿入位置として例へば、１フイール
ドの初めの1Hを制御信号専用とし、その中に設
定すればよい。

この場合の記録波形を第５図に示す。

制御信号としては所定位置のパルスの極性で表
示することが望ましく、例えば14ビツト2P方式
のときは0″，16ビツト1P方式のときは1″とすれ
ば、14ビツト2P方式で記録するときの記録部の
構成は第２図と同じである。

再生部において、14ビツト2P方式で信号を再
生するときの構成は第６図であり、第２図の再生
部とほとんど同じであるが、制御信号検出回路２
００があり、その出力が訂正回路に印加されてい
る点が異なる。この出力は2P方式の信号が印加
されたときは何ら動作しないが、1P方式でビツ
ト数が拡大された信号が印加されたときはＰ信号
のみで訂正を行うようにしたものである。

第７図はこの場合の訂正回路の構成例である。

大部分は第３図と同じであるが、制御信号２０
１がスイツチ５６にオアゲート３００を介して印
加され、訂正演算回路５２出力がそのまま訂正出
力として用いられる。そして補正回路へのエラー
信号としては1H中２ケ以上のエラーがあるとき
はスイツチ７７のコントロール信号は端子７４
ｂ，ｃのオアゲート出力であり、それによりシフ
トレジスタ出力がスイツチ７７を通過していく。
それ以外は0″にしておく。またＱのエラ信号も
0″にしておく。

第８図は１サンプルを16ビツトまで再生すると
きの再生部の構成である。

VTRよりの出力は、同期分離回路１２、エラ
ー４エツク回路１４に印加される。また制御信号
検出回路２００に印加される。

VTRよりの出力はさらに、バツフア用のシフ
トレジスタ４００，４０１を介してデインタリー
ブ用のメモリ１５に印加される。

バツフア用シフトレジスタ４０１はパリテイチ
エツク信号Ｑのスロツトの信号を一時蓄積してお
きバツフア用シフトレジスタ４００に順次蓄積さ
れ、出力される各ワードの上位ビツトと位相を合
せ、各ワードの終りに下位ビツトを挿入するよう
に、バツフア用シフトレジスタ４００，４０１を
制御する。

このようにして、メモリ１５には、各16ビツト
の６ワードの信号と１ワードのパリテイチエツク
信号が印加される。

デインタリーブ後のエラー訂正回路２２は第７
図で１パリテイ訂正だけの構成となるので、それ
以外の構成要素は除去される。

さて、制御検出回路出力はシフトレジスタ４０
１の出力部に挿入されたスイツチ４０２を制御
し、それが0″のときは、シフトレジスタ４０１と
加算器４０３の間をしや断する。

従つて14ビツト2P方式の信号を再生するとき
は、16ビツト中上位14ビツトに所定信号を印加
し、下位２ビツトは開けたままにしておく。そし
てパリテイチエツク信号Ｐのみによつてエラー訂
正をする。

本方式の説明で便宜上決めた１サンプルあたり
のビツト数、1H中のサンプル数、インタリーブ
量、Ｑの部分の下位ビツトの挿入位置順番は本発
明の主旨からはずれないかぎり任意に選べる。

パリテイチエツク信号としては、上記説明中の
パリテイ形式である必要はなく、また1H中のパ
リテイとしてはかならずしも2Pである必要はな
くもつと多くてもよい。要はその中で少くとも１
つのみでエラー訂正が可能であるものであればよ
い。

エラー訂正に関する構成は一例にすぎず、本発
明の主旨を逸脱しない範囲でいろいろ変形があ
る。

なお、第４図でパリテイチエツク信号Ｑのスロ
ツトに他のワードの下位ビツトを挿入する操作を
インターリーブ前の段階で行うことができる。

また、第８図で上記とは逆の操作であるパリテ
イチエツク信号Ｑのスロツトの信号を他のワード
の下位ビツトとして加える操作をデインターリー
ブ後に行うこともできる。

以上述べたことより明らかなように、本発明は
複数個のパリテイチエツク信号用のスロツトに下
位ビツト信号を挿入し、それを表示する制御信号
と共に記録することにより、１サンプルあたりの
ビツト数を拡大でき、しかも複数個のパリテイチ
エツクを本来のまま使うシステムと相互に互換性
をもつているため、奨来の技術発展に対しても時
代遅れとならず十分対応できるものであり、かつ
サンプルあたりのビツト数にバラエテイをもたす
ことができる。

また、ビツト数が拡大された信号を従前方式で
再生するとき、余分に必要とされる回路構成は簡
単であり、ほとんどコストアツプにならない。

【図面の簡単な説明】

第１図はPCM記録方式による記録波形の一
例、第２図はPCM録音再生装置の構成説明図、
第３図はエラー訂正回路の構成説明図、第４図は
本発明による記録部の一実施例、第５図は本発明
による記録波形、第６図は本発明による再生部の
一実施例、第７図は本発明によるエラー訂正回路
の一実施例、第８図は本発明による再生部の他の
実施例、 ２……AD変換器、３……パリテイ発生回路、
５……メモリ、７……エラチエツク信号発生回
路、８……制御信号、１０……クロツク発生回
路、１００，１０１，１０３……シフトレジス
タ、１０２……スイツチ。

Claims (1)

【特許請求の範囲】
1. １ アナログ信号をデジタル信号に変換して記録
   媒体に記録するPCM録音再生方式において、所
   定期間中に複数個のｎビツトサンプル信号スロツ
   ト部と２個以上のＫ個のｎビツトパリテイチエツ
   ク信号スロツト部とエラーチエツク信号を含み、
   １サンプルがｎビツト以上の信号として記録する
   第１モードのときには、複数個のサンプル信号に
   対してＫ個のパリテイチエツク信号及び第１モー
   ドを示す制御信号を記録し、１サンプルがｎビツ
   トより大きい信号として記録する第２モードのと
   きは、パリテイチエツク信号を一部削除し、Ｋよ
   り少ないＰ個とし、上位ｎビツトのサンプル信号
   及びパリテイチエツク信号を前期各スロツト部に
   挿入し、下位ビツトのサンプル信号及びパリテイ
   チエツク信号は（Ｋ−Ｐ）個のパリテイスロツト
   部に挿入し、かつ第２モードを示す制御信号を記
   録し、再生時においては、再生装置がｎビツト以
   下のサンプル信号を再生し、Ｋ個のパリテイチエ
   ツク信号を利用できる構成にあるときで、再生信
   号が第１モードのときにはＫ個のパリテイチエツ
   ク信号を用いてエラー訂正し、また第２モードの
   ときはＰ個のパリテイチエツク信号を用いて訂正
   を行い、さらに再生装置がｎビツトより大きいサ
   ンプル信号を再生できる構成のときで、第１モー
   ドのときはＰ個のパリテイチエツク信号で訂正す
   るようにし、かつ信号は上位のｎビツトに割りあ
   てるようにし、第２モードのときは、パリテイチ
   エツク部分に挿入された信号を所定のサンプル信
   号およびパリテイチエツク信号の下位ビツトとし
   て加えるようにし、Ｐ個のパリテイチエツク信号
   によりエラー訂正を行い、ｎビツトより大きいサ
   ンプル信号を再生するようにしたことを特徴とす
   るPCM録音再生方式。