JPH0135426B2 - - Google Patents
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- JPH0135426B2 JPH0135426B2 JP55103320A JP10332080A JPH0135426B2 JP H0135426 B2 JPH0135426 B2 JP H0135426B2 JP 55103320 A JP55103320 A JP 55103320A JP 10332080 A JP10332080 A JP 10332080A JP H0135426 B2 JPH0135426 B2 JP H0135426B2
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- JP
- Japan
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- bit
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- word
- circuit
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- 238000000034 method Methods 0.000 claims description 14
- 230000008054 signal transmission Effects 0.000 claims description 8
- 230000005236 sound signal Effects 0.000 description 11
- 239000011159 matrix material Substances 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 5
- 238000005070 sampling Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、８ビツトパラレルデータバスを用い
て１ワードが16ビツトのデータ及び１ワードがｎ
ビツト（ｎは16より小さい偶数）のデータを伝送
するためのデジタル信号伝送方法に関する。
て１ワードが16ビツトのデータ及び１ワードがｎ
ビツト（ｎは16より小さい偶数）のデータを伝送
するためのデジタル信号伝送方法に関する。
たとえば音楽等のオーデイオ信号をPCM化し
て、一般の家庭用ビデオテープレコーダで記録再
生する場合には、このPCMオーデイオ信号を
NTSC方式等の標準テレビジヨン信号に準じた形
式のデータフオーマツトの信号に変換する必要が
ある。
て、一般の家庭用ビデオテープレコーダで記録再
生する場合には、このPCMオーデイオ信号を
NTSC方式等の標準テレビジヨン信号に準じた形
式のデータフオーマツトの信号に変換する必要が
ある。
このようなPCM化の一例として、たとえば左
右の２チヤンネルのステレオーデイオ信号を、そ
れぞれ約44kHzのサンプリング周波数でサンプル
し、１サンプルデータ（１ワード）を16ビツトあ
るいは14ビツトのPCMデジタルデータに変換し
て、標準テレビジヨン信号中の映像信号の位置に
上記データを配置する。ここで、１ワードが上記
14ビツトの場合の１水平期間（1H期間）分のデ
ータフオーマツトの一例を第１図に示す。この第
１図の1H分のデータブロツクにおいて、PCM化
信号のワードを左右チヤンネル交互に６ワード配
列し、誤り訂正用ワードＰ、Ｑの２ワードと、１
ワード16ビツト誤り検出用ワードCRCを１ワー
ドとを付加して、全９ワード128ビツトにより１
データブロツクを構成している。この第１図の
PCMデータのＬ、Ｒは、それぞれ左右チヤンネ
ルのサンプルデータに対応し、添付記号は上記サ
ンプリングの順位をを示している。ここで、この
第１図のフオーマツトにおいては、各サンプルデ
ータの６ワードと、誤り訂正用ワードＰ、Ｑの２
ワードとの計８ワードを、１ワード毎に順次16ブ
ロツク（＝16H）ずつずらして配置するようなイ
ンターリーブを施しており、上記添付記号のＤが
このようなインターリーブのブロツク数（Ｄ＝
16）を示している。この場合、Ｄ＝16ブロツクの
インターリーブは3D＝48ワードのワードインタ
ーリーブと等価である。
右の２チヤンネルのステレオーデイオ信号を、そ
れぞれ約44kHzのサンプリング周波数でサンプル
し、１サンプルデータ（１ワード）を16ビツトあ
るいは14ビツトのPCMデジタルデータに変換し
て、標準テレビジヨン信号中の映像信号の位置に
上記データを配置する。ここで、１ワードが上記
14ビツトの場合の１水平期間（1H期間）分のデ
ータフオーマツトの一例を第１図に示す。この第
１図の1H分のデータブロツクにおいて、PCM化
信号のワードを左右チヤンネル交互に６ワード配
列し、誤り訂正用ワードＰ、Ｑの２ワードと、１
ワード16ビツト誤り検出用ワードCRCを１ワー
ドとを付加して、全９ワード128ビツトにより１
データブロツクを構成している。この第１図の
PCMデータのＬ、Ｒは、それぞれ左右チヤンネ
ルのサンプルデータに対応し、添付記号は上記サ
ンプリングの順位をを示している。ここで、この
第１図のフオーマツトにおいては、各サンプルデ
ータの６ワードと、誤り訂正用ワードＰ、Ｑの２
ワードとの計８ワードを、１ワード毎に順次16ブ
ロツク（＝16H）ずつずらして配置するようなイ
ンターリーブを施しており、上記添付記号のＤが
このようなインターリーブのブロツク数（Ｄ＝
16）を示している。この場合、Ｄ＝16ブロツクの
インターリーブは3D＝48ワードのワードインタ
ーリーブと等価である。
さらに、この第１図において、1H期間は168ビ
ツトで構成され、この168ビツトの先頭位置に13
ビツトのパルス巾を有する水平同期信号HSを配
置し、さらに13ビツトおいて４ビツト分のデータ
同期用のクロツク信号CKを配置した後、上記128
ビツトのデータブロツクを配列している。ここ
で、データ同期信号CKのコードは、たとえば
“1010”としている。また、上記128ビツトのデー
タブロツクの後方には、１ビツト分の“０”信号
を配置し、４ビツトのパルス巾を有する白基準信
号Ｗを配置している。
ツトで構成され、この168ビツトの先頭位置に13
ビツトのパルス巾を有する水平同期信号HSを配
置し、さらに13ビツトおいて４ビツト分のデータ
同期用のクロツク信号CKを配置した後、上記128
ビツトのデータブロツクを配列している。ここ
で、データ同期信号CKのコードは、たとえば
“1010”としている。また、上記128ビツトのデー
タブロツクの後方には、１ビツト分の“０”信号
を配置し、４ビツトのパルス巾を有する白基準信
号Ｗを配置している。
次に第２図は、上記PCMオーデイオ信号の１
ワードを16ビツトで構成する場合のデータブロツ
クの１例を示し、全128ビツトのデータブロツク
を、それぞれ16ビツトの左右チヤンネルのオーデ
イオ信号データＬ、Ｒを６ワードと、16ビツトの
誤り訂正用ワードＰと、16ビツトの誤り検出用ワ
ードとの全８ワードで構成している。すなわち、
誤り訂正用ワードＱを削除し、１個の誤り訂正用
ワードＰのみを用いている。この場合、上述した
14ビツトのデータフオーマツトとの互換性を考慮
して、１ワードを構成する16ビツトデータをたと
えば14ビツトと２ビツトとに区分することによ
り、14ビツト単位のパターンをくずさないように
することが好ましい。たとえば、第２図のフオー
マツトにおいては、オーデイオ信号データＬ、Ｒ
の６ワードおよび誤り訂正用ワードＰの１ワード
の７データワードのそれぞれの14ビツト分を、第
１図の対応する各ワードを同じ位置に配設し、こ
れらの７ワードのそれぞれの残り２ビツト分を同
じ順序で配列して14ビツトデータとし、第１図の
誤り訂正用ワードＱの位置に配設している。な
お、この場合、上述した14ビツトのデータフオー
マツトとの互換性を考慮して、１ワードを構成す
る16ビツトデータをたとえば14ビツトと２ビツト
とに区分することにより、14ビツト単位のパター
ンをくずさないようにすることが好ましい。たと
えば、第２図のフオーマツトにおいては、オーデ
イオ信号データＬ、Ｒの６ワードおよび誤り訂正
ワードＰの１ワードの７ワードデータのそれぞれ
の14ビツト分を、第１図の対応する各ワードと同
じ位置に配設し、これらの７ワードのそれぞれの
残り２ビツト分を同じ順序で配列して14ビツトデ
ータとし、第１図の誤り訂正ワードＱの位置に配
設している。1H期間中の他の信号成分、たとえ
ば水平同期信号HSや白基準信号Ｗ等は第１図と
同様としている。
ワードを16ビツトで構成する場合のデータブロツ
クの１例を示し、全128ビツトのデータブロツク
を、それぞれ16ビツトの左右チヤンネルのオーデ
イオ信号データＬ、Ｒを６ワードと、16ビツトの
誤り訂正用ワードＰと、16ビツトの誤り検出用ワ
ードとの全８ワードで構成している。すなわち、
誤り訂正用ワードＱを削除し、１個の誤り訂正用
ワードＰのみを用いている。この場合、上述した
14ビツトのデータフオーマツトとの互換性を考慮
して、１ワードを構成する16ビツトデータをたと
えば14ビツトと２ビツトとに区分することによ
り、14ビツト単位のパターンをくずさないように
することが好ましい。たとえば、第２図のフオー
マツトにおいては、オーデイオ信号データＬ、Ｒ
の６ワードおよび誤り訂正用ワードＰの１ワード
の７データワードのそれぞれの14ビツト分を、第
１図の対応する各ワードを同じ位置に配設し、こ
れらの７ワードのそれぞれの残り２ビツト分を同
じ順序で配列して14ビツトデータとし、第１図の
誤り訂正用ワードＱの位置に配設している。な
お、この場合、上述した14ビツトのデータフオー
マツトとの互換性を考慮して、１ワードを構成す
る16ビツトデータをたとえば14ビツトと２ビツト
とに区分することにより、14ビツト単位のパター
ンをくずさないようにすることが好ましい。たと
えば、第２図のフオーマツトにおいては、オーデ
イオ信号データＬ、Ｒの６ワードおよび誤り訂正
ワードＰの１ワードの７ワードデータのそれぞれ
の14ビツト分を、第１図の対応する各ワードと同
じ位置に配設し、これらの７ワードのそれぞれの
残り２ビツト分を同じ順序で配列して14ビツトデ
ータとし、第１図の誤り訂正ワードＱの位置に配
設している。1H期間中の他の信号成分、たとえ
ば水平同期信号HSや白基準信号Ｗ等は第１図と
同様としている。
このように、１ワードを14ビツトとするフオー
マツトと、16ビツトとするフオーマツトが考えら
れているため、回路に互換性をもたせ、またアナ
ログオーデイオ信号をサンプリングした１サンプ
ルデータは、16ビツトで符号化し、回路内部の処
理により１ワード14ビツトに交換し得るようにす
ることが望まれている。この場合、回路内部や信
号処理装置内部では、８ビツトを単位としてパラ
レル処理していることが多く、回路の互換性をと
るためには、上記16ビツトデータや14ビツトデー
タを８ビツトパラレルデータバスを介して伝送す
る際の伝送方法として最適のものを用いることが
望まれる。
マツトと、16ビツトとするフオーマツトが考えら
れているため、回路に互換性をもたせ、またアナ
ログオーデイオ信号をサンプリングした１サンプ
ルデータは、16ビツトで符号化し、回路内部の処
理により１ワード14ビツトに交換し得るようにす
ることが望まれている。この場合、回路内部や信
号処理装置内部では、８ビツトを単位としてパラ
レル処理していることが多く、回路の互換性をと
るためには、上記16ビツトデータや14ビツトデー
タを８ビツトパラレルデータバスを介して伝送す
る際の伝送方法として最適のものを用いることが
望まれる。
本発明は、このような従来の実情に鑑みてなさ
れたものであり、８ビツトのパラレルデータバス
を用いて１ワード16ビツト及びｎビツト（ｎは16
より小さい偶数）のデータを伝送する場合に、受
信側での16ビツト又はｎビツトに対する信号処理
を共通化して回路の互換性をとるようにしたデジ
タル信号伝送方法の提供を目的とする。
れたものであり、８ビツトのパラレルデータバス
を用いて１ワード16ビツト及びｎビツト（ｎは16
より小さい偶数）のデータを伝送する場合に、受
信側での16ビツト又はｎビツトに対する信号処理
を共通化して回路の互換性をとるようにしたデジ
タル信号伝送方法の提供を目的とする。
すなわち、本発明に係るデジタル信号伝送方法
の特徴は、８ビツトのパラレルデータバスを用い
て１ワードが16ビツトのデータ及び１ワードがｎ
ビツト（ｎは16より小さい偶数）のデータを伝送
するためのデジタル信号伝送方法であつて、１ワ
ードがｎビツトのデータを伝送する際には上位
ｎ／２ビツト及び下位n/2ビツトに区分されたそれ
ぞれのデータを８ビツトパラレルデータバスに送
出するとともに、１ワードが16ビツトのデータを
伝送する際には上位ｎビツトを２分割して得られ
た上位n/2ビツト及び下位n/2ビツトのそれぞれ
のデータ列に対して下位（16―ｎ）ビツトを２分
割して得られた（16―ｎ）／２ビツトのそれぞれ
のデータ列を配置してそれぞれ８ビツトデータを
形成し８ビツトのパラレルデータバスに送出する
ことである。
の特徴は、８ビツトのパラレルデータバスを用い
て１ワードが16ビツトのデータ及び１ワードがｎ
ビツト（ｎは16より小さい偶数）のデータを伝送
するためのデジタル信号伝送方法であつて、１ワ
ードがｎビツトのデータを伝送する際には上位
ｎ／２ビツト及び下位n/2ビツトに区分されたそれ
ぞれのデータを８ビツトパラレルデータバスに送
出するとともに、１ワードが16ビツトのデータを
伝送する際には上位ｎビツトを２分割して得られ
た上位n/2ビツト及び下位n/2ビツトのそれぞれ
のデータ列に対して下位（16―ｎ）ビツトを２分
割して得られた（16―ｎ）／２ビツトのそれぞれ
のデータ列を配置してそれぞれ８ビツトデータを
形成し８ビツトのパラレルデータバスに送出する
ことである。
以下、本発明に係る好ましい実施例について、
図面を参照しながら説明する。
図面を参照しながら説明する。
まず、第３図は本発明に係るデジタル信号伝送
方法の実施例を説明するためのブロツク回路図で
ある。この第３図において、データ入力端子１に
は、上述したPCMオーデイオ信号の１ワード16
ビツトのデータが左右チヤンネル交互に連続した
シリアルデータとして供給されている。第４図Ａ
は、このの入力シリアルデータのうちの１ワード
16ビツト分を実線で、他を破線で示すタイムチヤ
ートである。このシリアルデータは、２個のＤ型
フリツプフロツプを用いた１ビツト遅延回路２で
遅延されて、第４図Ｂに示すようなタイミングの
データとなる。なお、この第４図中の１ワード16
ビツト内の数字はビツト番号を示している。ま
た、第３図のクロツク信号WBCは、１ビツトに
対して１パルスが対応するワードビツトクロツク
信号である。
方法の実施例を説明するためのブロツク回路図で
ある。この第３図において、データ入力端子１に
は、上述したPCMオーデイオ信号の１ワード16
ビツトのデータが左右チヤンネル交互に連続した
シリアルデータとして供給されている。第４図Ａ
は、このの入力シリアルデータのうちの１ワード
16ビツト分を実線で、他を破線で示すタイムチヤ
ートである。このシリアルデータは、２個のＤ型
フリツプフロツプを用いた１ビツト遅延回路２で
遅延されて、第４図Ｂに示すようなタイミングの
データとなる。なお、この第４図中の１ワード16
ビツト内の数字はビツト番号を示している。ま
た、第３図のクロツク信号WBCは、１ビツトに
対して１パルスが対応するワードビツトクロツク
信号である。
これらの入力データ（第４図Ａ）と１ビツト遅
延データ（第４図Ｂ）とは、切換スイツチ３の切
換端子ａ，ｂにそれぞれ供給されており、この切
換スイツチ３は、たとえば第４図Ｃに示すような
切換信号、すなわち、上記入力データ（第４図
Ａ）の15ビツト目と16ビツト目との間で切換端子
ａに切換え、８ビツト目と９ビツト目との間で切
換端子ｂに切換える切換信号により切換制御され
ている。したがつて、この切換スイツチ３からの
出力データは、第４図Ｄに示すように、１ビツト
目から８ビツト目までが第４図Ａのデータ、９ビ
ツト目から15ビツト目までが第４図Ｂのデータ、
さらに16ビツト目が第４図Ａのデータとなる。し
たがつて、１ワードの全16ビツトの内容は、元の
入力データのビツト番号を用いて、「１、２、３、
４、５、６、７、８、８、９、10、11、12、13、
14、16」のようになる。
延データ（第４図Ｂ）とは、切換スイツチ３の切
換端子ａ，ｂにそれぞれ供給されており、この切
換スイツチ３は、たとえば第４図Ｃに示すような
切換信号、すなわち、上記入力データ（第４図
Ａ）の15ビツト目と16ビツト目との間で切換端子
ａに切換え、８ビツト目と９ビツト目との間で切
換端子ｂに切換える切換信号により切換制御され
ている。したがつて、この切換スイツチ３からの
出力データは、第４図Ｄに示すように、１ビツト
目から８ビツト目までが第４図Ａのデータ、９ビ
ツト目から15ビツト目までが第４図Ｂのデータ、
さらに16ビツト目が第４図Ａのデータとなる。し
たがつて、１ワードの全16ビツトの内容は、元の
入力データのビツト番号を用いて、「１、２、３、
４、５、６、７、８、８、９、10、11、12、13、
14、16」のようになる。
このように９ビツト目から15ビツト目までが１
ビツトだけ遅延された第４図Ｄのデータは、８ビ
ツトシフトレジスタを２個直列接続して構成され
る16ビツト遅延回路４を介し、Ｄ型フリツプフロ
ツプ５を介して、第４図Ｅに示すような16ビツト
遅延データとなつて切換スイツチ６の切換端子ａ
に送られている。この切換スイツチ６の切換端子
ｂには、Ｄ型フリツプフロツプ等を用いたラツチ
回路７からのＱ出力が供給されている。このラツ
チ回路７は、上記１ビツト遅延データ（第４図
Ｂ）の15ビツト目を、第４図Ｆに示すようなラツ
チパルスによりラツチして、切換スイツチ６の切
換端子ｂに送つている。また、切換スイツチ６
は、第４図Ｇに示すような切換信号、すなわち上
記16ビツト遅延データ（第４図Ｅ）の８ビツト目
だけ切換端子ｂに切換えるような切換信号により
切換制御される。したがつて、切換スイツチ６か
らの出力データは、第４図Ｈに示すように８ビツ
ト目が上記入力データの15ビツト目と置き換えら
れたデーとなり、１ワードの内容は元の入力デー
タのビツト番号を用いて、「１、２、３、４、５、
６、７、15、８、９、10、11、12、13、14、16」
のように配列される。
ビツトだけ遅延された第４図Ｄのデータは、８ビ
ツトシフトレジスタを２個直列接続して構成され
る16ビツト遅延回路４を介し、Ｄ型フリツプフロ
ツプ５を介して、第４図Ｅに示すような16ビツト
遅延データとなつて切換スイツチ６の切換端子ａ
に送られている。この切換スイツチ６の切換端子
ｂには、Ｄ型フリツプフロツプ等を用いたラツチ
回路７からのＱ出力が供給されている。このラツ
チ回路７は、上記１ビツト遅延データ（第４図
Ｂ）の15ビツト目を、第４図Ｆに示すようなラツ
チパルスによりラツチして、切換スイツチ６の切
換端子ｂに送つている。また、切換スイツチ６
は、第４図Ｇに示すような切換信号、すなわち上
記16ビツト遅延データ（第４図Ｅ）の８ビツト目
だけ切換端子ｂに切換えるような切換信号により
切換制御される。したがつて、切換スイツチ６か
らの出力データは、第４図Ｈに示すように８ビツ
ト目が上記入力データの15ビツト目と置き換えら
れたデーとなり、１ワードの内容は元の入力デー
タのビツト番号を用いて、「１、２、３、４、５、
６、７、15、８、９、10、11、12、13、14、16」
のように配列される。
この並べ換えが行なわれた１ワード16ビツトの
データは、全16ビツトを８ビツト毎に区分したと
き、これらの８ビツトデータのうちのそれぞれ７
ビツトのみを取り出せば、容易に14ビツトデータ
が得られ、14ビツトデータへの変換を考慮した16
ビツトデータとなつている。
データは、全16ビツトを８ビツト毎に区分したと
き、これらの８ビツトデータのうちのそれぞれ７
ビツトのみを取り出せば、容易に14ビツトデータ
が得られ、14ビツトデータへの変換を考慮した16
ビツトデータとなつている。
このように並べ換えが行なわれた第４図Ｈのデ
ータを、Ｑ生成回路部１０、Ｐ生成回路部２０、
および16ビツト遅延回路部３０にそれぞれ供給し
ている。
ータを、Ｑ生成回路部１０、Ｐ生成回路部２０、
および16ビツト遅延回路部３０にそれぞれ供給し
ている。
ここで、Ｐ生成回路部２０における誤り訂正ワ
ードＰの生成は、時間的に連続した上記左右チヤ
ンネルの６ワードのデータを、各ビツト番号毎に
２を法とするデジタル加算して行なわれ、たとえ
ば誤り訂正用ワードPoは、 Po＝LoRoLo+1Ro+1Lo+2Ro+2
……… で表わされる。この式において、ｎは前述した
サンプリングの順位を示し、０または３の倍数と
なつている。または、各ワードの対応するビツ
ト毎の２を法とする加算である。
ードＰの生成は、時間的に連続した上記左右チヤ
ンネルの６ワードのデータを、各ビツト番号毎に
２を法とするデジタル加算して行なわれ、たとえ
ば誤り訂正用ワードPoは、 Po＝LoRoLo+1Ro+1Lo+2Ro+2
……… で表わされる。この式において、ｎは前述した
サンプリングの順位を示し、０または３の倍数と
なつている。または、各ワードの対応するビツ
ト毎の２を法とする加算である。
したがつて、Ｐ生成回路部２０は、たとえば第
３図に示すように、２を法とする加算を行なう排
他的論理和回路（以下Ex.OR回路という。）２１
と、２個の８ビツトシフトレジスタより成る16ビ
ツト遅延回路２２とを用いて簡単に構成できる。
すなわち、切換スイツチ６からの出力データ（第
４図Ｈ）をEx.OR回路２１に供給し、このEx.
OR回路２１からの出力を、上記16ビツト遅延回
路２２で遅延して、AND回路２３を介してEx.
OR回路２１に帰還している。ここで、AND回路
２３には、後述する切換スイツチ４１のＰ出力と
Ｑ出力とを切換える切換信号が供給されている。
また、Ex.OR回路２１からの出力は、切換スイ
ツチ４１の切換端子ｐに供給されている。
３図に示すように、２を法とする加算を行なう排
他的論理和回路（以下Ex.OR回路という。）２１
と、２個の８ビツトシフトレジスタより成る16ビ
ツト遅延回路２２とを用いて簡単に構成できる。
すなわち、切換スイツチ６からの出力データ（第
４図Ｈ）をEx.OR回路２１に供給し、このEx.
OR回路２１からの出力を、上記16ビツト遅延回
路２２で遅延して、AND回路２３を介してEx.
OR回路２１に帰還している。ここで、AND回路
２３には、後述する切換スイツチ４１のＰ出力と
Ｑ出力とを切換える切換信号が供給されている。
また、Ex.OR回路２１からの出力は、切換スイ
ツチ４１の切換端子ｐに供給されている。
また、16ビツト遅延回路部３０は、たとえば２
個の８ビツトシフトレジスタを直列接続して構成
され、切換スイツチ６からの出力データ（第４図
Ｈ）をさらに16ビツト遅延させて、インバータ３
３に供給している。このインバータ３３からの出
力は、シリアルイン・パラレルアウト型の８ビツ
トシフトレジスタ３４に送られ、８ビツトパラレ
ルデータとして入力ラツチ回路３５を介し、デー
タバスに送られる。
個の８ビツトシフトレジスタを直列接続して構成
され、切換スイツチ６からの出力データ（第４図
Ｈ）をさらに16ビツト遅延させて、インバータ３
３に供給している。このインバータ３３からの出
力は、シリアルイン・パラレルアウト型の８ビツ
トシフトレジスタ３４に送られ、８ビツトパラレ
ルデータとして入力ラツチ回路３５を介し、デー
タバスに送られる。
次に、Ｑ生成回路部１０における誤り訂正ワー
ドQoの生成は、 Qo＝T6LoT5RoT4Lo+1T3Lo+1 T2Lo+2TRo+2 ……… を演算することにより行なわれる。この式にお
いて、Ｔは、 のマトリクスで表わされ、このＴマトリクスは、 １＋x8＋x14 ……… の多項式の補助マトリクスである。したがつて、
この式の形に接続されたシフトレジスタを用い
て、上記式のマトリクス演算を行なうことがで
きる。
ドQoの生成は、 Qo＝T6LoT5RoT4Lo+1T3Lo+1 T2Lo+2TRo+2 ……… を演算することにより行なわれる。この式にお
いて、Ｔは、 のマトリクスで表わされ、このＴマトリクスは、 １＋x8＋x14 ……… の多項式の補助マトリクスである。したがつて、
この式の形に接続されたシフトレジスタを用い
て、上記式のマトリクス演算を行なうことがで
きる。
すなわち、第５図はこのようなマトリクス演算
を行なわせるための構成を示し、８ビツトシフト
レジスタ１１と６ビツトシフトレジスタ１２と
を、Ex.OR回路等の２を法とする加算を行なう
デジタル加算器１３を介して直列接続している。
入力端子１０ａには、１ワード14ビツトのデータ
が順次シリアルに入力されており、Ex.OR回路
等を用いたデジタル加算器１４を介して８ビツト
シフトレジスタ１１の入力端子に供給される。６
ビツトシフトレジスタ１２からの出力は、入力側
のデジタル加算器１４に送られて、上記シリアル
入力データと順次２を法とする加算が行なわれ
る。また、この６ビツトシフトレジスタ１２から
の出力は、ゲート回路１５を介して、中間のデジ
タル加算器１３に送られ、８ビツトシフトレジス
タ１１からの出力と順次２を法とする加算が行な
われる。
を行なわせるための構成を示し、８ビツトシフト
レジスタ１１と６ビツトシフトレジスタ１２と
を、Ex.OR回路等の２を法とする加算を行なう
デジタル加算器１３を介して直列接続している。
入力端子１０ａには、１ワード14ビツトのデータ
が順次シリアルに入力されており、Ex.OR回路
等を用いたデジタル加算器１４を介して８ビツト
シフトレジスタ１１の入力端子に供給される。６
ビツトシフトレジスタ１２からの出力は、入力側
のデジタル加算器１４に送られて、上記シリアル
入力データと順次２を法とする加算が行なわれ
る。また、この６ビツトシフトレジスタ１２から
の出力は、ゲート回路１５を介して、中間のデジ
タル加算器１３に送られ、８ビツトシフトレジス
タ１１からの出力と順次２を法とする加算が行な
われる。
次に、上記式のQoの演算を行なうために、
上記左右チヤンネルのデータであるLo、Ro等を
順次入力端子１０ａから入力するわけであるが、
１ワード分のデータを入力する毎に、ゲート回路
１５を開けて１シフトする動作が必要である。
上記左右チヤンネルのデータであるLo、Ro等を
順次入力端子１０ａから入力するわけであるが、
１ワード分のデータを入力する毎に、ゲート回路
１５を開けて１シフトする動作が必要である。
すなわち、まずシフトレジスタ１１，１２をク
リアして、第１番目のワードであるLoの14ビツ
トのデータ（これらを順次a1、a2、…、a14とす
る。）を入力端子１０ａを介して入力する。この
ときゲート回路１５は閉じられており、デジタル
加算器１３は８ビツトシフトレジスタ１１からの
出力データをそのまま６ビツトシフトレジスタ１
２に送る。したがつて、１ワードLoの14ビツト
のデータ入力が終つたシフトレジスタ１１，１２
の状態は、第５図Ａのようになる。
リアして、第１番目のワードであるLoの14ビツ
トのデータ（これらを順次a1、a2、…、a14とす
る。）を入力端子１０ａを介して入力する。この
ときゲート回路１５は閉じられており、デジタル
加算器１３は８ビツトシフトレジスタ１１からの
出力データをそのまま６ビツトシフトレジスタ１
２に送る。したがつて、１ワードLoの14ビツト
のデータ入力が終つたシフトレジスタ１１，１２
の状態は、第５図Ａのようになる。
次に、ゲート回路１５を開けて、各シフトレジ
スタ１１，１２をそれぞれ１ビツトシフトすれ
ば、第５図Ｂのように、TLoがシフトレジスタ１
１，１２の内容となる。
スタ１１，１２をそれぞれ１ビツトシフトすれ
ば、第５図Ｂのように、TLoがシフトレジスタ１
１，１２の内容となる。
次に、ゲート回路１５を閉じて、第２番目のワ
ードRoの14ビツトデータ（これらを順次b1、b2、
…、b14とする。）を入力すれば、第５図Ｂのシフ
トレジスタ１１，１２の内容と、入力データの内
容とが、順次デジタル加算器１４において２を法
とする加算が行なわれ、第５図Ｃのように、Ro
TLoが各シフトレジスタ１１，１２の内容とな
る。
ードRoの14ビツトデータ（これらを順次b1、b2、
…、b14とする。）を入力すれば、第５図Ｂのシフ
トレジスタ１１，１２の内容と、入力データの内
容とが、順次デジタル加算器１４において２を法
とする加算が行なわれ、第５図Ｃのように、Ro
TLoが各シフトレジスタ１１，１２の内容とな
る。
次に、ゲート回路１５を開けて、１ビツトシフ
トすれば、シフトレジスタ１１，１２の内容に対
してＴマトリクスを演算したことになり、Ｔ（Ro
TLo）＝TRoT2Loがシフトレジスタの内容と
なる。以下同様に順次Ro+2まで入力して１ワー
ド入力毎に順次Ｔを演算することにより、上記
式の誤り訂正用ワードQoが、シフトレジスタ１
１，１２の内容として得られる。
トすれば、シフトレジスタ１１，１２の内容に対
してＴマトリクスを演算したことになり、Ｔ（Ro
TLo）＝TRoT2Loがシフトレジスタの内容と
なる。以下同様に順次Ro+2まで入力して１ワー
ド入力毎に順次Ｔを演算することにより、上記
式の誤り訂正用ワードQoが、シフトレジスタ１
１，１２の内容として得られる。
以上のような演算処理において、入力端子１０
ａに１ワード14ビツトのデータが順次入力された
後には、１ビツトのシフトが必要であり、不連続
点が発生して連続のシリアル入力信号を扱うこと
ができない。本発明では、この不連続動作を、16
ビツトと14ビツトとの差のビツトを利用して行な
つており、第４図Ｈの並べ換えられたデータの第
16ビツト目（内容も「16」である。）の時間で上
記１ビツトシフトによるＴマトリクスの演算を行
なつている。
ａに１ワード14ビツトのデータが順次入力された
後には、１ビツトのシフトが必要であり、不連続
点が発生して連続のシリアル入力信号を扱うこと
ができない。本発明では、この不連続動作を、16
ビツトと14ビツトとの差のビツトを利用して行な
つており、第４図Ｈの並べ換えられたデータの第
16ビツト目（内容も「16」である。）の時間で上
記１ビツトシフトによるＴマトリクスの演算を行
なつている。
すなわち、第３図のＱ生成回路部１０の各構成
部分について、第５図と対応するものには同一の
参照番号を付しており、８ビツトシフトレジス
タ、１１、６ビツトシフトレジスタ１２、２を法
とする加算を行なうEx.OR回路１３，１４、お
よびゲート制御動作を行なうAND回路１５によ
りＱ生成回路部１０の主要部を構成している。さ
らに、切換スイツチ回路６からの出力データ（第
４図Ｈ）のうち、第８、16ビツト目を除去するた
めのAND回路１６をEx.OR回路１４の入力側に
挿入接続し、このAND回路１６には、第４図Ｉ
に示すような、第８、16ビツト目で“Ｌ”となる
ようなゲート制御信号を供給している。また、各
シフトレジスタ１１，１２のクロツク端子には、
上記WBC（ワードビツトクロツク）信号をAND
回路１７を介して供給しており、このAND回路
１７の他の入力端子には、第４図Ｇに示すよう
に、第８ビツト目だけ“Ｌ”となるようなゲート
制御信号を供給して、８ビツト目でのシフト動作
を停止させている。次に、上記ゲート回路となる
AND回路１５には、６ビツトシフトレジスタ１
２からの出力と、上記第16ビツト目のみ“Ｈ”と
なる第４図Ｆに示すようなゲート制御信号とが供
給されている。また、６ビツトシフトレジスタ１
２からの出力は、AND回路１８を介して入力側
のEx.OR回路１４に送られている。このAND回
路１８の他方の入力端子には、上記第４図Ｆのゲ
ート制御信号と上記切換スイツチ４１へのＰ、Ｑ
切換信号とをOR回路１９を介して論理和をとつ
た信号が供給されている。
部分について、第５図と対応するものには同一の
参照番号を付しており、８ビツトシフトレジス
タ、１１、６ビツトシフトレジスタ１２、２を法
とする加算を行なうEx.OR回路１３，１４、お
よびゲート制御動作を行なうAND回路１５によ
りＱ生成回路部１０の主要部を構成している。さ
らに、切換スイツチ回路６からの出力データ（第
４図Ｈ）のうち、第８、16ビツト目を除去するた
めのAND回路１６をEx.OR回路１４の入力側に
挿入接続し、このAND回路１６には、第４図Ｉ
に示すような、第８、16ビツト目で“Ｌ”となる
ようなゲート制御信号を供給している。また、各
シフトレジスタ１１，１２のクロツク端子には、
上記WBC（ワードビツトクロツク）信号をAND
回路１７を介して供給しており、このAND回路
１７の他の入力端子には、第４図Ｇに示すよう
に、第８ビツト目だけ“Ｌ”となるようなゲート
制御信号を供給して、８ビツト目でのシフト動作
を停止させている。次に、上記ゲート回路となる
AND回路１５には、６ビツトシフトレジスタ１
２からの出力と、上記第16ビツト目のみ“Ｈ”と
なる第４図Ｆに示すようなゲート制御信号とが供
給されている。また、６ビツトシフトレジスタ１
２からの出力は、AND回路１８を介して入力側
のEx.OR回路１４に送られている。このAND回
路１８の他方の入力端子には、上記第４図Ｆのゲ
ート制御信号と上記切換スイツチ４１へのＰ、Ｑ
切換信号とをOR回路１９を介して論理和をとつ
た信号が供給されている。
このような構成のＱ生成回路部１０において、
第４図Ｈに示すデータをAND回路１６を介して
供給するとき、第８ビツト目の「15」と第16ビツ
ト目の「16」とが除去されるから、各シフトレジ
スタ１１，１２には「１、２、…14」の連続した
14ビツトのデータが入力される。また、第16ビツ
ト目では、データ入力は無く、AND回路１７か
らのクロツクパルスのみが入力され、このときゲ
ートとなるAND回路１５および１８が導通状態
となるから、前述したＴマトリクスの演算が行な
われる。また、次のワードのデータ供給時には、
AND回路１６により14ビツト分がEx.OR回路１
４に供給され、第５図Ｃで説明したように、14ビ
ツトの各ビツト毎の２を法とする加算が行なわ
れ、シフトレジスタ１１，１２に入力される。以
下同様に、２を法とする14ビツトの加算とＴマト
リクスの演算とが16ビツトのWBCの間に順次行
なわれ、16ビツトのシリアルデータ信号を連続的
に入力して処理することが可能となる。
第４図Ｈに示すデータをAND回路１６を介して
供給するとき、第８ビツト目の「15」と第16ビツ
ト目の「16」とが除去されるから、各シフトレジ
スタ１１，１２には「１、２、…14」の連続した
14ビツトのデータが入力される。また、第16ビツ
ト目では、データ入力は無く、AND回路１７か
らのクロツクパルスのみが入力され、このときゲ
ートとなるAND回路１５および１８が導通状態
となるから、前述したＴマトリクスの演算が行な
われる。また、次のワードのデータ供給時には、
AND回路１６により14ビツト分がEx.OR回路１
４に供給され、第５図Ｃで説明したように、14ビ
ツトの各ビツト毎の２を法とする加算が行なわ
れ、シフトレジスタ１１，１２に入力される。以
下同様に、２を法とする14ビツトの加算とＴマト
リクスの演算とが16ビツトのWBCの間に順次行
なわれ、16ビツトのシリアルデータ信号を連続的
に入力して処理することが可能となる。
このようにして、６ワード分のデータが入力さ
れて、上記式の演算が行なわれた後に、シフト
レジスタ１１，１２からの誤り訂正用ワードＱの
出力が切換スイツチ４１の切換端子ｑに送られ
る。このとき、切換スイツチ４１は端子ｑ側に切
換えられており、この切換スイツチ４１からの出
力はインバータ４２で反転されて、シリアルイ
ン・パラレルアウト型の８ビツトシフトレジスタ
４３に送られる。この８ビツトシフトレジスタ４
３からの８ビツトパラレルデータは、入力ラツチ
回路４４を介してデータパスに送られる。また、
上記誤り訂正用ワードＱを出力するとき以外は、
切換スイツチ４１は切換端子Ｐ側に切換えられて
おり、Ｐ生成回路部２０からの出力がインバータ
４２で反転されて、８ビツトシフトレジスタ４３
に送られる。
れて、上記式の演算が行なわれた後に、シフト
レジスタ１１，１２からの誤り訂正用ワードＱの
出力が切換スイツチ４１の切換端子ｑに送られ
る。このとき、切換スイツチ４１は端子ｑ側に切
換えられており、この切換スイツチ４１からの出
力はインバータ４２で反転されて、シリアルイ
ン・パラレルアウト型の８ビツトシフトレジスタ
４３に送られる。この８ビツトシフトレジスタ４
３からの８ビツトパラレルデータは、入力ラツチ
回路４４を介してデータパスに送られる。また、
上記誤り訂正用ワードＱを出力するとき以外は、
切換スイツチ４１は切換端子Ｐ側に切換えられて
おり、Ｐ生成回路部２０からの出力がインバータ
４２で反転されて、８ビツトシフトレジスタ４３
に送られる。
さらに、入力ラツチ回路３４，４３からの８ビ
ツトパラレルデータはデータバスを介してメモリ
等に書き込まれるが、その後上位７ビツトのみを
順次２回連続して取り出すことにより14ビツトデ
ータが得られ、８ビツト全てを順次２回連続して
取り出すことにより16ビツトデータが得られる。
ツトパラレルデータはデータバスを介してメモリ
等に書き込まれるが、その後上位７ビツトのみを
順次２回連続して取り出すことにより14ビツトデ
ータが得られ、８ビツト全てを順次２回連続して
取り出すことにより16ビツトデータが得られる。
以上の説明からも明らかなように、本発明に係
るデジタル信号伝送方法によれば、１ワードがｎ
ビツトのデータを伝送する際には上位、下位共に
ｎ／２ビツトに区分されたそれぞれのデータを８ビ
ツトパラレルデータとして送出するとともに、１
ワード16ビツトのデータを伝送する際には上位ｎ
ビツトを２分割して得られた各n/2ビツトのそれ
ぞれのデータ列に対して下位（16―ｎ）ビツトを
２分割して得られた（16―ｎ）／２ビツトのそれ
ぞれのデータ列を配置してそれぞれ８ビツトのパ
ラレルデータを形成して送出しているため、８ビ
ツトパラレルデータの上位n/2ビツトは、１ワー
ドｎビツトの場合と１ワード16ビツトの場合とで
全く同じデータとなり、信号処理を共通化して回
路の互換性をとることができる。また、ｎビツト
データの場合には、受信された上位、下位に対応
する各８ビツトパラレルデータの各上位n/2ビツ
トを同一の処理で抽出することにより元のｎビツ
トデータを得ることができ、処理手順を簡単化す
ることができる。
るデジタル信号伝送方法によれば、１ワードがｎ
ビツトのデータを伝送する際には上位、下位共に
ｎ／２ビツトに区分されたそれぞれのデータを８ビ
ツトパラレルデータとして送出するとともに、１
ワード16ビツトのデータを伝送する際には上位ｎ
ビツトを２分割して得られた各n/2ビツトのそれ
ぞれのデータ列に対して下位（16―ｎ）ビツトを
２分割して得られた（16―ｎ）／２ビツトのそれ
ぞれのデータ列を配置してそれぞれ８ビツトのパ
ラレルデータを形成して送出しているため、８ビ
ツトパラレルデータの上位n/2ビツトは、１ワー
ドｎビツトの場合と１ワード16ビツトの場合とで
全く同じデータとなり、信号処理を共通化して回
路の互換性をとることができる。また、ｎビツト
データの場合には、受信された上位、下位に対応
する各８ビツトパラレルデータの各上位n/2ビツ
トを同一の処理で抽出することにより元のｎビツ
トデータを得ることができ、処理手順を簡単化す
ることができる。
また、上記PCMオーデイオ信号の１ワード14
ビツトのデータフオーマツトで必要とされる誤り
訂正用ワードＱのように、シフトレジスタを使用
してマトリクス演算を行なう時に、データ入力無
しで１ビツトシフトさせるような不連続動作があ
るため、従来では連続の入力信号を扱うことがで
きなかつたが、本発明によれば、１ワード16ビツ
トと14ビツトとの差ビツトを利用して上記不連続
動作を行なつているため、１ワード16ビツトのシ
リアルデータを連続的に入力して処理することが
可能となる。したがつて、１ワード16ビツトのデ
ータフオーマツトの場合も、１ワード14ビツトの
データフオーマツトの場合も、同一の回路構成を
用いて信号処理することができる。
ビツトのデータフオーマツトで必要とされる誤り
訂正用ワードＱのように、シフトレジスタを使用
してマトリクス演算を行なう時に、データ入力無
しで１ビツトシフトさせるような不連続動作があ
るため、従来では連続の入力信号を扱うことがで
きなかつたが、本発明によれば、１ワード16ビツ
トと14ビツトとの差ビツトを利用して上記不連続
動作を行なつているため、１ワード16ビツトのシ
リアルデータを連続的に入力して処理することが
可能となる。したがつて、１ワード16ビツトのデ
ータフオーマツトの場合も、１ワード14ビツトの
データフオーマツトの場合も、同一の回路構成を
用いて信号処理することができる。
第１図および第２図は、PCMオーデイオ信号
を記録・再生するためのデータフオーマツトで、
互いに異なる１ワードのビツト数のデータフオー
マツトの一例を示すタイムチヤート、第３図は本
発明の一実施例となるデジタル信号伝送方法を説
明するためのブロツク回路図、第４図Ａ〜Ｉは第
３図の各点Ａ〜Ｉの出力信号あるいはデータを示
すタイムチヤート、第５図Ａ〜Ｃは誤り訂正用ワ
ードＱの演算を説明するためのブロツク図であ
る。 １……データ入力端子、２……１ビツト遅延回
路、３，６，４１……切換スイツチ。
を記録・再生するためのデータフオーマツトで、
互いに異なる１ワードのビツト数のデータフオー
マツトの一例を示すタイムチヤート、第３図は本
発明の一実施例となるデジタル信号伝送方法を説
明するためのブロツク回路図、第４図Ａ〜Ｉは第
３図の各点Ａ〜Ｉの出力信号あるいはデータを示
すタイムチヤート、第５図Ａ〜Ｃは誤り訂正用ワ
ードＱの演算を説明するためのブロツク図であ
る。 １……データ入力端子、２……１ビツト遅延回
路、３，６，４１……切換スイツチ。
Claims (1)
- １ ８ビツトのパラレルデータバスを用いて１ワ
ードが16ビツトのデータ及び１ワードがｎビツト
（ｎは16より小さい偶数）のデータを伝送するた
めのデジタル信号伝送方法であつて、１ワードが
ｎビツトのデータを伝送する際には上位n/2ビツ
ト及び下位n/2ビツトに区分されたそれぞれのデ
ータを８ビツトパラレルデータバスに送出すると
ともに、１ワードが16ビツトのデータを伝送する
際には上位ｎビツトを２分割して得られた上位
ｎ／２ビツト及び下位n/2ビツトのそれぞれのデー
タ列に対して下位（16―ｎ）ビツトを２分割して
得られた（16―ｎ）／２ビツトのそれぞれのデー
タ列を配置してそれぞれ８ビツトデータを形成し
８ビツトのパラレルデータバスに送出することを
特徴とするデジタル信号伝送方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10332080A JPS5730108A (en) | 1980-07-28 | 1980-07-28 | Digital signal processing circuit |
| CA000382238A CA1215780A (en) | 1980-07-28 | 1981-07-22 | Digital signal processing circuit |
| US06/285,840 US4379286A (en) | 1980-07-28 | 1981-07-22 | Digital signal processing circuit |
| NL8103494A NL8103494A (nl) | 1980-07-28 | 1981-07-23 | Digitale signaalverwerkingsschakeling. |
| AU73417/81A AU543012B2 (en) | 1980-07-28 | 1981-07-24 | Digital processing circuit |
| GB8123106A GB2082426B (en) | 1980-07-28 | 1981-07-27 | Digital signal processing circuits |
| FR8114671A FR2487546B1 (fr) | 1980-07-28 | 1981-07-28 | Circuit de traitement de signaux numeriques |
| AT0333681A AT373705B (de) | 1980-07-28 | 1981-07-28 | Schaltungsanordnung zur verarbeitung digitaler signale |
| DE19813129728 DE3129728A1 (de) | 1980-07-28 | 1981-07-28 | "verfahren und schaltungsanordnung zur verarbeitung und umsetzung von digitaldaten in unterschiedliche datenformate" |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10332080A JPS5730108A (en) | 1980-07-28 | 1980-07-28 | Digital signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730108A JPS5730108A (en) | 1982-02-18 |
| JPH0135426B2 true JPH0135426B2 (ja) | 1989-07-25 |
Family
ID=14350897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10332080A Granted JPS5730108A (en) | 1980-07-28 | 1980-07-28 | Digital signal processing circuit |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4379286A (ja) |
| JP (1) | JPS5730108A (ja) |
| AT (1) | AT373705B (ja) |
| AU (1) | AU543012B2 (ja) |
| CA (1) | CA1215780A (ja) |
| DE (1) | DE3129728A1 (ja) |
| FR (1) | FR2487546B1 (ja) |
| GB (1) | GB2082426B (ja) |
| NL (1) | NL8103494A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661156B2 (ja) * | 1983-05-21 | 1994-08-10 | ソニー株式会社 | エラ−訂正のための符号化方法 |
| CA1243774A (en) * | 1983-06-15 | 1988-10-25 | Takaharu Noguchi | Pcm signal recording/reproducing apparatus |
| JPS6050753A (ja) * | 1983-08-31 | 1985-03-20 | Canon Inc | 回転ヘツド型記録装置 |
| JPS6057574A (ja) * | 1983-09-08 | 1985-04-03 | Sony Corp | 信号処理装置 |
| JPS6196574A (ja) * | 1984-10-17 | 1986-05-15 | Hitachi Ltd | Ｐｃｍ信号の変換方法，ｐｃｍ信号の記録方法及びｐｃｍ信号記録装置 |
| JP2590813B2 (ja) * | 1986-02-18 | 1997-03-12 | ソニー株式会社 | データの記録方法 |
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