JPH098810A

JPH098810A - ワード幅変換装置

Info

Publication number: JPH098810A
Application number: JP15184095A
Authority: JP
Inventors: Takayuki Takeda; 孝之竹田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-06-19
Filing date: 1995-06-19
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】ＳＭＰＴＥ−２５９Ｍ（ＳＤＩ）方式等のワ
ード幅１０ビットのデータをＡＴＭ方式に適合したワー
ド幅８ビットのデータに変換する。【構成】ＦＩＦ０回路４１４は、１０ビットパラレル
データＳ１８０に含まれるＡＥＳ／ＥＢＵデータ４ワー
ド分の上位８ビットを順次、記憶する。ＦＩＦＯ回路４
１６は、ＡＥＳ／ＥＢＵデータ４ワード分の下位２ビッ
トを記憶する。ＤＦＦ回路４１８₀〜４１８₃は、ＦＩ
ＦＯ回路４１６から出力された下位２ビットを保持す
る。セレクタ回路４２０は、ＦＩＦ０回路４１４に記憶
されたデータと、ＤＦＦ回路４１８₀〜４１８₃に記憶
されたデータおよび付加されたダミービットとを多重化
して８ビットパラレルデータＳ４４を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワード幅が異なる伝送
方式の間、例えばワード幅１０ビットのシリアルディジ
タルインターフェース（ＳＤＩ；ＳＭＰＴＥ−２５９
Ｍ）と、ワード幅８ビットの非同期伝送モード（ＡＴ
Ｍ）との間でデータ伝送を行う際に、それぞれの方式に
適合するようにワード幅を変更するワード幅変換装置に
関する。

【０００２】

【従来の技術】従来から、テレビジョン放送局内等にお
いて、ディジタル形式の音声・映像データの伝送を行う
ためのインフラストラクチャーとして、ＳＭＰＴＥ（So
cietyOf Motion and Television Engineerings ）にお
いてＳＭＰＴＥ−２５９Ｍとして規定されたシリアルデ
ィジタルインターフェース（ＳＤＩ；Serial Digital I
nterface）方式の伝送装置が用いられている。さらに、
ＳＤＩ方式を互換性を保ちつつ改良し、可変長データお
よび複数の種類のデータを１つの伝送パケットで伝送す
ることができるようにしたシリアルディジタルデータイ
ンターフェース（ＳＤＤＩ；Serial Digital Data Inte
rface ）方式も提案されている。また、最近、高速ディ
ジタルデータ伝送方式として非同期伝送モード（ＡＴ
Ｍ）方式が実用化されている。

【０００３】

【発明が解決しようとする課題】テレビジョン放送局等
の間で、ＡＴＭ通信回線を介してＳＤＩ方式またはＳＤ
ＤＩ方式の音声・映像データを送受信したいという要請
がある。しかし、上述したＳＤＩ方式の伝送パケットは
１ワード１０ビット構成であり、そのままでは１ワード
８ビット構成のＡＴＭセルを用いて伝送を行うＡＴＭ通
信回線に適合しない。また、ＡＴＭ通信回線において
は、伝送するデータにＦＦｈ，００ｈ，００ｈとなるデ
ータパターンが生じてはならないという問題がある。

【０００４】本発明は上述した従来技術の問題点に鑑み
てなされたものであり、それぞれデータのワード幅が異
なる伝送方式、例えば、ワード幅１０ビットのＳＤＩ方
式の伝送装置と、ワード幅８ビットのＡＴＭ方式の伝送
装置との間でデータ伝送を行う際に、伝送すべきデータ
をそれぞれの方式に適合するようにワード幅を変更する
ことができるワード幅変換装置を提供することを目的と
する。また、本発明は、ＡＴＭ通信回線において禁止さ
れているデータパターンを生じさせることなく、ＳＤＩ
方式のワード幅１０ビットのデータを、ＡＴＭ方式のワ
ード幅８ビットのデータに変換することができるワード
幅変換装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明に係るワード幅変換装置は、ワード幅ｍビット
の所定のデータをｋ個ずつワード幅ｎビット（ｋ，ｍ，
ｎは整数、ｍ＞ｎ）のデータに変換するワード幅変換装
置であって、前記所定のデータのｋ個のワードそれぞれ
に含まれるビットの内、所定のｎ個を含む第一の部分を
ｋ個ずつ記憶する第１のワード幅変換手段と、前記所定
のデータ野ｋ個のワードそれぞれに含まれるビットの
内、前記所定のｎ個以外のｍ−ｎ個からなる第２の部分
ｋ個から、それぞれ前記第２の部分を [ｎ／（ｍ−
ｎ）] （但し、 [Ｘ] はＸを超えない整数を示す）個以
下ずつ含むワード幅ｎビットの第２のデータを、 [ｋ／
[ｎ／（ｍ−ｎ）] ] 個（ｋ／ [ｎ／（ｍ−ｎ）] が整
数である場合）または [ｋ／ [ｎ／（ｍ−ｎ）] ] ＋１
個（ｋ／ [ｎ／（ｍ−ｎ）] が整数でない場合）生成し
て記憶する第２のワード幅変換手段と、前記第１のワー
ド幅変換手段に記憶された前記第１の部分と、前記第２
のワード幅変換手段に記憶された前記第２のデータとを
多重化し、所定の伝送パケットを生成する多重化手段
と、前記多重化手段が生成した前記所定の伝送パケット
を所定の通信回線に送出する送信手段とを有する。

【０００６】好適には、前記所定のデータは、ＡＥＳ／
ＥＢＵ方式等のワード幅１０ビット（ｍ＝１０）の所定
のデータを、非同期伝送モード（ＡＴＭ）通信回線等に
適合したワード幅８ビット（ｎ＝８）のデータに変換す
るワード幅変換装置であって、前記第１のワード変換手
段は、前記所定のデータのワードそれぞれに含まれるビ
ットの内、所定の８個からなる第１の部分を４個（ｋ＝
４）ずつ記憶し、前記第２のワード幅変換手段は、前記
所定のデータのワードそれぞれに含まれるビットの内、
前記所定の８個以外の２個からなる第２の部分４個か
ら、ワード幅８ビットの第２のデータを生成する。好適
には、前記送信手段から前記所定の通信回線を介して伝
送されてきた前記所定の伝送パケットを受信する受信手
段と、前記受信手段が受信した伝送パケットに含まれる
前記第１の部分それぞれに、対応する前記第２の部分を
それぞれ付加して前記所定のデータを再生するデータ再
生手段とをさらに有する。

【０００７】

【作用】第１のワード幅変換手段は、例えば、ＳＤＩ方
式の伝送装置において１ワード幅１０ビットデータとし
て取り扱われるＡＥＳ／ＥＢＵ方式の音声データ（以
下、ＡＥＳ／ＥＢＵデータと記す）４ワードそれぞれか
ら、ＡＴＭ通信回線がデータを取り扱う際のワード幅
（８ビット）に対応する上位８ビットをそれぞれ取り出
して、４個の第１の部分として記憶する。

【０００８】第２のワード幅変更手段は、４ワードのＡ
ＥＳ／ＥＢＵデータのワードそれぞれから、残りの下位
２ビットを取り出して記憶し、ワード幅８ビットの第２
のデータ１個を生成し、記憶する。

【０００９】多重化手段は、第１のワード変換手段およ
び第２のワード変換手段それぞれに記憶された３個の第
１の部分と１個の第２のデータを、所定の伝送パケット
の所定の部分、例えば後述するＰＤＵパケットのアンシ
ラリデータ領域に多重化し、この伝送パケットを生成す
る。送信手段は、多重化手段が生成した伝送パケット
を、ワード幅８ビットのデータを扱うＡＴＭ通信回線に
対して送出する。

【００１０】

【実施例１】以下、本発明の第１の実施例を説明する。
図１は、本発明に係るデータ伝送システム１の構成を示
す図である。なお、実際には、ＡＴＭ通信回線２０には
伝送装置１０，３０の２台だけでなく、さらに多くの伝
送装置が接続され、また、伝送装置１０，３０は、それ
ぞれ伝送装置３０，１０に相当する構成部分を相互に含
むが、図１においては図示の簡略化のために省略されて
いる。

【００１１】図１に示すように、データ伝送システム１
は、送信側の伝送装置１０、ＡＴＭ通信回線２０および
受信側の伝送装置３０から構成されており、伝送装置１
０，３０の間で、ＡＴＭ通信回線２０を介して、所定の
データ、例えば番組用の音声・映像データを伝送する。
なお、ＡＴＭ通信回線２０から伝送装置１０，３０に供
給される１５５．５２ＭＨｚのクロックを８分周し、Ａ
ＴＭセルを８ビットパラレルデータとして処理する際に
用いられる回線クロックＮＣＬＫの周波数は１９．４４
ＭＨｚ（１５５．５２／８）である。一方、ＳＤＩ方式
で伝送を行う際に生成される内部クロック４ｆ_scは約１
４．３ＭＨｚである。それぞれ正確な場合には、これら
のクロックの周波数は整数比（ＮＣＬＫ：４ｆ_sc＝１１
８８：８７５）の関係になる。

【００１２】送信側の伝送装置１０は、クロック発生装
置１２、ディジタルビデオテープレコーダ（ＶＴＲ）１
４、ＲＴＳ生成装置１６および送信装置（ＴＸ）１８か
ら構成される。クロック発生装置１２は、例えば水晶発
振器等を用いて伝送装置１０において用いられる１４．
３ＭＨｚの内部クロック４ｆ_scを生成し、ＶＴＲ１４、
ＲＴＳ生成装置１６および送信装置１８に供給する。

【００１３】ＶＴＲ１４は、内部クロック４ｆ_scに同期
してＤ２規格のディジタル音声・映像データを記録・再
生し、ＳＤＩ方式またはＳＤＤＩ方式（以下、単にＳＤ
Ｉ方式と記す）により１４３Ｍｂｐｓシリアル形式の送
信装置１８に対して出力する。ＲＴＳ生成装置１６は、
ＡＴＭ通信回線２０から供給される回線クロックＮＣＬ
Ｋの周波数に対する内部クロック４ｆ_scの周波数の実際
の整数比を示し、伝送装置１０，３０との間の同期確立
に用いられる同期データＲＴＳ（Residual Time Stamp
）を生成する。

【００１４】図２は、図１に示した送信装置１８の構成
を示す図である。図２に示すように、送信装置１８は、
シリアル・パラレル変換回路（Ｓ／Ｐ変換回路）１８
０、ワード幅変換回路（１０／８）４４、シャフリング
回路１８４、多重化回路（ＭＵＸ）１８６およびＡＴＭ
セル生成回路１８８から構成される。

【００１５】送信装置１８は、ＲＴＳ生成装置１６から
入力された同期データＲＴＳと、ＶＴＲ１４から入力さ
れた音声・映像データＰＶＤとを所定の伝送パケット
（図６）に多重化し、ＡＴＭ通信回線２０を介して受信
側の伝送装置３０に対して対して送信する。Ｓ／Ｐ変換
回路１８０は、ＳＤＩ方式で入力された音声・映像デー
タＰＶＤを１０ビットパラレルデータＳ１８０に変換
し、ワード幅変換回路４４に対して出力する。

【００１６】図３は、図２に示したワード幅変換回路４
４の構成を示す図である。図４は、それぞれ図３に示し
たワード幅変換回路４４の各部分の動作タイミングを示
す図である。図４中、（Ａ）〜（Ｉ）に示した名称は、
図３中のワード幅変換回路４４の各部分の信号名称に対
応する。

【００１７】図５は、それぞれ図３に示したワード幅変
換回路４４の各部分の動作タイミングを示す図である。
図５中、（Ａ）〜（Ｇ）に示した名称は、図３中のワー
ド幅変換回路４４の各部分の信号名称に対応する。な
お、図４（Ｆ）および図５（Ａ）の回線クロックＮＣＬ
Ｋに示した記号ａは、図４（Ｆ）および図５（Ａ）の間
のタイミングの対応を示す。

【００１８】図３に示すように、ワード幅変換回路４４
は、第１のワード幅変換部４００および第２のワード幅
変換部４１０から構成され、ワード幅変換部４１０は、
タイミング発生回路（ＴＧ）４１２、第１のＦＩＦ０回
路（ＦＩＦＯａ）４１４、ＦＩＦＯ回路（ＦＩＦＯｂ）
４１６、Ｄ型フリップフロップ回路（ＤＦＦ回路）４１
８₀〜４１８₃およびセレクタ回路（ＳＥＬ）４２０か
ら構成される。

【００１９】ワード幅変換部４００は、図４（Ａ），
（Ｂ）に示すように、内付クロック信号４ｆ_scに同期し
てＳ／Ｐ変換回路１８０から入力された１０ビットパラ
レルデータＳ１８０の内、映像に係るデータを１０ビッ
トから８ビットに変換し、セレクタ回路４２０の入力端
子ａに対して出力する。ワード幅変換部４１０におい
て、タイミング発生回路４１２は、ＡＴＭ通信回線２０
から供給された回線クロックＮＣＬＫ、内部クロック４
ｆ_scその他の信号を用いて、図４（Ｃ），（Ｇ）および
図５（Ｂ）〜（Ｆ）にそれぞれ示すタイミング信号ＷＥ
Ｎ，ＲＥＮ，ＬＣＬＫ０〜ＬＣＬＫ３，ＳＥＬＣを生成
する。

【００２０】ＦＩＦ０回路４１４は、図４（Ｃ），
（Ｄ）に示すように、１０ビットパラレルデータＳ１８
０において、表１に示す１サンプル３ワード、ワード幅
１０ビットであって、ＳＤＩ方式において音声データの
伝送に用いられるＡＥＳ／ＥＢＵデータが含まれている
タイミングを示すタイミング信号（書き込みイネーブル
信号）ＷＥＮが活性化している（論理値０である）間、
内部クロック４ｆ_scに同期してＡＥＳ／ＥＢＵデータの
上位８ビット（Ｓ１８０ａ；Ａ０ [９：２] 〜Ｃ２
[９：２] ）を順次、記憶する。

【００２１】また、ＦＩＦ０回路４１４は、図４
（Ｆ），（Ｇ），（Ｈ）に示すように、ＦＩＦ０回路４
１４が記憶したＡＥＳ／ＥＢＵデータを出力するタイミ
ングを示すタイミング信号（読み出しイネーブル信号）
ＲＥＮが活性化している（論理値０になっている）間、
回線クロックＮＣＬＫに同期してセレクタ回路４２０の
入力端子ｂに対して出力する。

【００２２】

【表１】ＡＥＳ／ＥＢＵデータの構成ビット／ワード：３Ｘ：３Ｘ＋１：３Ｘ＋２： −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−：ｂ９：ｂ８’ ：ｂ８’ ：ｂ８’ ：ｂ８：（２⁵）：（２¹⁴）：Ｐ：ｂ７：（２⁴）：（２¹³）：Ｃ：ｂ６：（２³）：（２¹²）：Ｕ：ｂ５：（２²）：（２¹¹）：Ｖ：ｂ４：（２¹）：（２¹⁰）：ＭＳＢ（２¹⁹）：ｂ３：ＬＳＢ（２⁰）：（２⁹）：（２¹⁸）：ｂ２：ＣＨ（ＭＳＢ）：（２⁸）：（２¹⁷）：ｂ１：ＣＨ（ＬＳＢ）：（２⁷）：（２¹⁶）：ｂ０：Ｚ：（２⁶）：（２¹⁵）： −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− …（１）ただし、Ｘは整数である。ｂ８’は、各ワードの第８ビットの論理反転値を示す。

【００２３】なお、表１に示したように、ＡＥＳ／ＥＢ
Ｕデータにおいて、各ワードの第９ビットとして第８ビ
ットの論理反転値を用いるのは、ＡＥＳ／ＥＢＵ方式の
音声データの各ワードの全ビットが０または１になっ
て、ＳＤＩ方式のＴＲＳ（３ＦＦｈ，０００ｈ，０００
ｈ，０００ｈ；ｈは１６進数を示す。以下同じ）と同じ
パターンとなるのを防止するためである。

【００２４】ＦＩＦＯ回路４１６は、図４（Ｃ），
（Ｄ）に示すように、タイミング信号ＷＥＮが論理値０
であり、ＦＩＦ０回路４１４が順次、ＡＥＳ／ＥＢＵデ
ータの上位８ビットの部分を記憶している間に、内部ク
ロック４ｆ_scに同期してＡＥＳ／ＥＢＵデータの下位２
ビット（Ｓ１８０ｂ；Ａ０ [１：０] 〜Ｃ２ [１：０]
）を順次、記憶する。また、ＦＩＦＯ回路４１６は、
図４（Ｆ），（Ｇ），（Ｉ）に示すように、タイミング
信号読み出しイネーブル信号が論理値０になっている
間、回線クロックＮＣＬＫに同期してＤＦＦ回路４１８
₀〜４１８₃の各入力端子に対して出力する。

【００２５】ＤＦＦ回路４１８₀〜４１８₃は、図５
（Ａ）〜（Ｅ）に示すように、セレクタ回路４２０から
出力されるタイミング信号ＬＣＬＫ０〜ＬＣＬＫ３に同
期して、ＦＩＦＯ回路４１６から出力されたＡＥＳ／Ｅ
ＢＵデータ４ワード分の下位２ビットをラッチしてセレ
クタ回路４２０の入力端子ｃに対して出力する。

【００２６】セレクタ回路４２０は、図５（Ｆ），
（Ｇ）に示すように、選択信号ＳＥＬＣが論理値０であ
る間は、入力端子ａに入力されたＡＥＳ／ＥＢＵデータ
の上位８ビット（Ａ０ [９：２] 〜Ｅ０ [９：２] ）を
回線クロックＮＣＬＫに同期して順次、出力し、選択信
号ＳＥＬＣが論理値０である間は、ＤＦＦ回路４１８₀
〜４１８₃に記憶された４個の下位２ビット（Ａ０
[１：０] 〜Ｄ２ [１：０] ）を選択して順次、出力
し、これらを多重化して８ビットパラレルデータＳ４４
として出力する。

【００２７】これ以外の場合には、セレクタ回路４２０
は、入力端子ａから入力されたワード幅８ビットのデー
タを選択して８ビットパラレルデータＳ４４として出力
する。シャフリング回路１８４は、８ビットパラレルデ
ータＳ４４をシャフリング（インターリーブ）し、シャ
フリングデータとして多重化回路１８６に対して出力す
る。

【００２８】図６は、図２に示した多重化回路１８６が
生成する伝送パケット（ＳＳＣＵ−ＰＤＵパケット、以
下、「ＰＤＵパケット」と略称する）の構成を示す図で
ある。なお、ＰＤＵパケットの左に付された数字は各デ
ータのバイト長を示し、ＰＤＵパケットの右に付された
表は、対応する各データの内容を示す。多重化回路１８
６は、シャフリングデータとＲＴＳ生成装置１６から入
力された同期データＲＴＳとを図６に示す所定の伝送パ
ケット（ＰＤＵパケット）に多重化し、多重化データと
してＡＴＭセル生成回路１８８に対して出力する。

【００２９】多重化回路１８６により生成され、ＡＴＭ
セルに変換されてＡＴＭ通信回線２０に送信されるデー
タは、図６に示すＰＤＵパケットに多重化される。ＰＤ
Ｕパケットにおいて、データＴＲＳはＦＦｈ，００ｈ，
００ｈを内容とし、ＰＤＵパケットの先頭位置を示す。
なお、データＴＲＳ、アンシラリデータ（ＡＮＣ；ANCi
llary ）領域とビデオデータ（ＶＩＤＥＯ）領域とにお
いて５バイト置きに挿入されるデータを除いて、ＰＤＵ
パケットに含まれるデータが００ｈまたはＦＦｈの値を
とることは禁止される。

【００３０】データＲＴＳ１，ＲＴＳ２には、ＲＴＳ生
成装置１６により生成された同期データＲＴＳが入る。
この同期データＲＴＳは、外部クロックＮＣＬＫを１１
８８周期の間の内部クロック４ｆ_scの計数値から８３２
を減じた６ビットの値である。但し、伝送パケットは内
部クロック４ｆ_sc、９１０周期分の時間で伝送されるた
め、１つの伝送パケットを伝送する間に２つの計数値が
出現する可能性がある。データＲＴＳ１，ＲＴＳ２の２
つの領域を確保したのは、このような場合に対応するた
めである。

【００３１】データＲＴＳ１，ＲＴＳ２は、受信側の伝
送装置１０において網同期の確立等に用いられる。な
お、データＲＴＳ１，ＲＴＳ２の第６ビットには有効ビ
ットＶ（Varid ）が入り、有効ビットＶの内容は、例え
ば、これらのデータが有効である場合には論理値１にな
り、有効でない場合には論理値０となる。さらに、デー
タの値が００ｈ，ＦＦｈとなることを避けるために、有
効ビットＶの論理反転値が第７ビットとして付加され
る。

【００３２】データＬＮＩＤ（Line Number ID）１は、
同じＰＤＵパケット内のアンシラリデータ領域およびビ
デオデータ領域に含まれる音声・映像データの識別のた
めに用いられ、第０〜第２ビットが音声・映像データが
含まれるフィールドを示すフィールド番号（ＦＮ；Fiel
d Number）を示し、０〜３１の値をとる第３〜第７ビッ
トが音声・映像データが含まれるラインを示すライン番
号（ＬＮ；Line Number ）を示す。

【００３３】データＬＮ１は、１〜５２５の範囲の値を
とり、データＬＮＩＤ１とともに、２フィールドの範囲
内での音声・映像データの識別のために用いられる。デ
ータＬＮ１の第１バイトおよび第２バイト第０〜第４ビ
ットには、それぞれ数値の第０〜第４ビットおよび第５
〜第９ビットが入り、それぞれの第５ビットには、デー
タＲＴＳ１，ＲＴＳ２の有効ビットＶと同じ理由から第
４ビットの論理反転値が入る。

【００３４】データＬＮＩＤ２，ＬＮ２は、受信側の伝
送装置３０が用いられているテレビジョン放送局等の局
全体の音声・映像データと受信した音声・映像データと
の同期を補償するために、送信側の伝送装置１０が、送
信側のテレビジョン放送局全体で伝送される音声・映像
データに比べて時間的に早いタイミングで音声・映像デ
ータを送信する処理（アドバンス補償処理）を行う場合
に用いられる。

【００３５】つまり、データＬＮＩＤ２，ＬＮ２は、同
じＰＤＵパケットに含まれる音声・映像データが、送信
側のテレビジョン放送局等の中において本来伝送される
べきタイミングから、何ライン分早めて受信側の伝送装
置３０に対して送信されたかを示す。なお、データＬＮ
ＩＤ２，ＬＮ２それぞれの内容の詳細は、それぞれ上述
のデータＬＮＩＤ１，ＬＮ１と同じである。

【００３６】なお、データＬＮＩＤ２，ＬＮ２を参照す
ることにより、受信側の伝送装置３は、アンシラリデー
タ領域およびビデオデータ領域に含まれる音声・映像デ
ータのでシャフリング方法等を識別することができる。
つまり、音声・映像データの内、映像に係るデータの部
分のシャフリングブロック（２３ライン分）をデータＬ
ＮＩＤ２，ＬＮ２から判別し、このシャフリングブロッ
クごとにデシャフリングを行う。

【００３７】データＦｌａｇは、第０〜第３ビットにア
ンシラリデータ部およびビデオデータ部のデータ量を示
すパケットテーブル（ＰＴ；Packet Table）データが入
る。第４〜第７ビットにはビットｓｂ０〜ｓｂ３が入
る。このビットｓｂ０〜ｓｂ３は、エンコーダ側のシャ
フリングの方式を伝えるために用いられる。

【００３８】データＲＳ４２２−ｃｈ１，ＲＳ４２２−
ｃｈ２は、例えば、送信側および受信側の伝送装置１
０，３０にそれぞれ接続されたコンピュータ（図示せ
ず）の間のＲＳ４２２を用いた制御用のデータ等の伝送
に用いられる。データＲＳ４２２−ｃｈ１，ＲＳ４２２
−ｃｈ２の第０〜第３ビットには、それぞれ伝送される
データの上位４ビットまたは下位４ビットのいずれかが
入り、第４ビットには、第０〜第３ビットに入っている
データが上位４ビットである場合に１となり、下位４ビ
ットである場合に０となるビットＵＬ（Upper/Lower ）
が入る。データＲＴＳ１，ＲＴＳ２の有効ビットＶと同
じ理由により、第５ビットには第４ビットの論理反転値
が入る。さらに、第６ビットには、データＲＳ４２２−
ｃｈ１，ＲＳ４２２−ｃｈ２がそれぞれ有効であるか否
かを示す有効ビットＶが付加される。

【００３９】データＶＯＩＣＥには、連絡用等に用いら
れる音声データが入る。音声データは、例えば、一般的
な電話通信に用いられるＰＣＭ符号化装置のサンプリン
グ周波数にほぼ等しいサンプリング周波数でサンプリン
グでき、しかも、タイミング的にＰＤＵパケットに入れ
やすいように、映像信号の水平同期信号（１５．７５Ｋ
Ｈｚ）２周期に１つづつ８ビットずつ生成される。従っ
て、１つの音声データは、水平同期信号の周期ごとに１
つ生成されるＰＤＵパケット２つにわたって伝送される
ことになる。なお、図６に示した場合においては、デー
タＶＯＩＣＥの第０〜第３ビットには、音声データの上
位４ビットまたは下位４ビットが入れられる。

【００４０】さらに、第４ビットには、データＲＳ４２
２−ｃｈ１，ＲＳ４２２−ｃｈ２と同様に、第０〜第３
ビットのデータが上位４ビットであるか下位４ビットで
あるかを示すビットＵＬが入れられ、第５ビットには、
データＲＴＳ１，ＲＴＳ２と同の有効ビットＶじ理由に
より第４ビットの論理反転値が入れられ、さらに、音声
データが有効であるか否かを示す有効ビットＶが付加さ
れる。

【００４１】さらに、第６および第７ビットには、伝送
装置１０，３０自体、および、ＡＴＭ通信回線２０がＰ
ＤＵパケットに与える遅延時間を測定するために用いら
れるビット８Ｆ１，８Ｆ２（８Ｆは、８Frame の略）が
入る。なお、データＬＮＩＤ２，ＬＮ２に入れられるデ
ータは、これらのビット８Ｆ１，８Ｆ２を用いて測定さ
れた遅延時間に基づいて算出される。

【００４２】予備領域は、他の用途が生じた場合のため
に予備として空けられた領域であるが、データＲＴＳ
１，ＲＴＳ２と同様に、値が００ｈ，ＦＦｈのいずれと
もならないように、第７ビットには第６ビットの論理反
転値が入れられる。データＣＲＣＣ１，ＣＲＣＣ２，Ｃ
ＲＣＣ３には、それぞれ先行するデータ領域の誤り訂正
符号が入れられる。なお、データＲＴＳ１，ＲＴＳ２と
同様に、値が００ｈ，ＦＦｈのいずれともならないよう
に、第７ビットには第６ビットの論理反転値が入れられ
る。

【００４３】アンシラリデータ領域のワード長は、例え
ば６９ワードであって、上述のワード幅変換回路４４の
ワード幅変換部４１０によりワード幅が変換されたＡＥ
Ｓ／ＥＢＵデータが入れられる。例えば、ワード幅変換
回路４４により５５ワードのＡＥＳ／ＥＢＵデータを８
ビットに変換した場合、変換の結果得られる８ビットパ
ラレルデータは６８ビットと６ビットとなる。このよう
な場合には、上記の残りの２ビットには、禁止コード
（００ｈ，ＦＦｈ）が発生することを防ぐために、２ビ
ットの値０１または１０が入れられる。入れられた０１
または１０は、受信装置３２においてＰＤＵパケットが
再生される際に破棄される。なお、この領域において、
ＡＥＳ／ＥＢＵデータはＰＤＵパケットの前方に下位ワ
ード、後方に上位ワードの順となる。

【００４４】ビデオデータ領域には、ワード幅変換回路
４４のワード幅変換部４００によりワード幅が変換され
た映像データの内、主に映像に係るデータが入れられ
る。なお、映像データは、ＰＤＵパケットの前方に下位
バイト、後方に上位バイトの順となる。

【００４５】なお、ＰＤＵパケットのアンシラリデータ
領域およびビデオデータ領域は可変長であり、これらの
領域が有効なデータを含まない場合もある。また、デー
タＲＳ４２２−ｃｈ１，ＶＯＩＣＥ等は、有効ビットＶ
を有するので、例えば、データＶＩＯＣＥの有効データ
Ｖのみが１で、他のデータの有効データＶが０である場
合には、データＶＯＩＣＥのみが有効であり、他のデー
タは全て無効であることを意味する。

【００４６】ＡＴＭセル生成回路１８８は、図６に示し
たＰＤＵパケットに多重化されたデータをＡＴＭセルに
変換し、送信データＴＸＤとしてＡＴＭ通信回線２０に
対して出力する。ＡＴＭ通信回線２０（図１）は、非同
期伝送モード（ＡＴＭ；Asynchronous Transfer Mode）
方式で伝送装置１０，３０の間でデータを伝送するとと
もに、伝送装置１０，３０に対して１９．４４ＭＨｚの
回線クロックＮＣＬＫを供給する。

【００４７】受信側の伝送装置３０（図１）は、受信装
置（ＲＸ）３２、ＶＴＲ３４、クロック制御装置３６お
よびクロック発生装置３８から構成され、伝送装置１０
から伝送されてきたＡＴＭセルを受信し、同期データＲ
ＴＳおよび回線クロックＮＣＬＫに基づいて伝送装置１
０側の内部クロック４ｆ_scに同期した内部クロック４ｆ
_scを再生し、ＰＤＵパケットから音声・映像データを分
離して記録する。

【００４８】図７は、図１に示した受信装置３２の構成
を示す図である。図７に示すように、受信装置３２は、
ＡＴＭセル分解回路３２０、分離回路３２２、デシャフ
リング回路３２４、コンシール回路３２６、ワード幅変
換回路３２８およびパラレル・シリアル変換回路（Ｐ／
Ｓ変換回路）３３０から構成される。

【００４９】ＡＴＭセル分解回路３２０は、伝送装置１
０からＡＴＭ通信回線２０を介して伝送されてきた伝送
データＲＸＤ（＝ＴＸＤ）を回線クロックＮＣＬＫを用
いて受信し、ＡＴＭセルのアドレス部等を削除して図６
に示したＰＤＵパケットの形式に戻して分離回路３２２
に対して出力する。

【００５０】分離回路３２２は、内部クロック４ｆ_scを
用いて、ＡＴＭセル分解回路３２０から入力されたＰＤ
Ｕパケットから同期データＲＴＳを分離するとともに、
この同期データＲＴＳをクロック制御装置３６のＦＩＦ
Ｏ回路３６０（図７）に書き込むタイミングを示す書き
込みイネーブル信号ＷＥＮを生成してクロック制御装置
３６に出力する。また、分離回路３２２は、ＰＤＵパケ
ットから音声・映像データおよびその他のデータを分離
してデシャフリング回路３２４に対して出力する。

【００５１】デシャフリング回路３２４は、分離回路３
２２から入力された音声・映像データを、シャフリング
回路１８４に対応する方法でデシャフリング（アンシャ
フリング）し、コンシール回路３２６に対して出力す
る。コンシール回路３２６は、ＰＤＵパケットに含まれ
ていたＣＲＣデータ等を用いて誤り検出を行い、入力さ
れた音声・映像データに対するコンシール（誤り修正）
を行う。

【００５２】ワード幅変換回路３２８は、伝送装置１０
のワード幅変換回路４４（図２）に対応する動作を行
い、コンシールされた８ビットパラレルの音声・映像デ
ータを、ＳＤＩ方式に適合した１０ビットパラレルデー
タに変換し、Ｐ／Ｓ変換回路３３０に対して出力する。
つまり、ワード幅変換回路３２８は、入力された１０ビ
ットパラレルデータの内、ＡＥＳ／ＥＢＵデータに対応
するデータについては、ＡＥＳ／ＥＢＵデータの上位８
ビットの部分を取り出し、これらの部分に対して対応す
るＡＥＳ／ＥＢＵデータの２ビットそれぞれを付加して
元のＡＥＳ／ＥＢＵデータを再生し、映像データについ
ては、ワード幅変換部４００と逆の処理を行って元の映
像データを再生する。

【００５３】Ｐ／Ｓ変換回路３３０は、１０ビットパラ
レルデータを１４３ＭｂｐｓシリアルのＳＤＩ方式のデ
ータに変換し、Ｄ２規格の音声・映像データＲＶＤに変
換としてＶＴＲ３４に対して出力する。

【００５４】ＶＴＲ３４（図１）は、内部クロック４ｆ
_scに同期して、Ｐ／Ｓ変換回路３３０から入力された音
声・映像データＲＶＤを記録する。クロック発生装置３
８は、例えば水晶発振回路を有する電圧制御発振回路で
あって、クロック制御信号ＣＣを介したクロック制御装
置３６の制御に応じた周波数の内部クロック４ｆ_scを生
成し、伝送装置３０の各構成部分に供給する。クロック
制御装置３６は、受信装置３２から入力された同期デー
タＲＴＳに基づいてクロック制御信号ＣＣを生成し、こ
のクロック制御信号ＣＣを介してクロック発生装置３８
が発生する内部クロック４ｆ_scの周波数を制御し、伝送
装置３０の内部クロック４ｆ_scを伝送装置１０の内部ク
ロック４ｆ_scに同期させる。なお、上述した送信装置１
８（図２および図３）の構成部分の内、ＦＩＦ０回路４
１４が本発明に係る第１のワード幅変換手段に相当し、
ＦＩＦＯ回路４１６が本発明に係る第２のワード幅変換
手段に相当し、セレクタ回路４２０〜多重化回路１８６
が本発明に係る多重化手段に相当し、ＡＴＭセル生成回
路１８８が本発明に係る送信手段に相当する。

【００５５】以下、データ伝送システム１の動作を説明
する。伝送装置１０において、ＶＴＲ１４は、Ｄ２規格
の音声・映像データを再生し、１４３Ｍｂｐｓシリアル
の音声・映像データＰＶＤとして送信装置１８に対して
出力する。一方、ＲＴＳ生成装置１６は、クロック発生
装置１２が発生した内部クロック４ｆ_sc、および、ＡＴ
Ｍ通信回線２０が供給する回線クロックＮＣＬＫに基づ
いて、回線クロックＮＣＬＫの１１８８周期の間に、内
部クロック４ｆ_scが何周期入るかを示す同期データＲＴ
Ｓを生成し、順次、送信装置１８に対して出力する。

【００５６】送信装置１８は、音声・映像データＰＶＤ
および同期データＲＴＳを、図４に示したＰＤＵパケッ
トに多重化し、さらにこれをＡＴＭセルに変換し、ＡＴ
Ｍ通信回線２０を介して伝送装置３０に対して送信す
る。ＡＴＭ通信回線２０は、伝送装置１０から送信され
たＡＴＭセルを伝送装置３０に対して伝送するととも
に、伝送装置３０に対して回線クロックＮＣＬＫを供給
する。

【００５７】伝送装置３０において、伝送装置１０から
伝送されてきたＡＴＭセルは、受信装置３２により受信
され、ＡＴＭセルのアドレス部が取り除かれてＰＤＵパ
ケットが再生される。さらに、受信装置３２は、ＰＤＵ
パケットから同期データＲＴＳを分離し、これを書き込
ませるための書き込みイネーブル信号ＷＥＮとともにク
ロック制御装置３６に対して出力する。また、受信装置
３２は、ＰＤＵパケットから分離した、上記伝送装置１
０の音声・映像データＰＶＤに対応する音声・映像デー
タＲＶＤをＶＴＲ３４に対して出力し、ＶＴＲ３４はこ
れを記録する。

【００５８】クロック制御装置３６は、同期データＲＴ
Ｓ、クロック発生装置３８から供給された内部クロック
４ｆ_sc、および、ＡＴＭ通信回線２０から供給された回
線クロックＮＣＬＫに基づいて、クロック発生装置３８
が発生する内部クロック４ｆ _scの周波数を、伝送装置１
０における内部クロック４ｆ_scに同期させるクロック制
御信号ＣＣを生成し、クロック発生装置３８に対して出
力する。クロック発生装置３８は、クロック制御信号Ｃ
Ｃに応じた周波数で内部クロック信号４ｆ_scを生成し、
伝送装置３０の各部分に供給する。

【００５９】上述のように、ワード幅変換回路４４にお
いてワード幅変換部４１０によりＡＥＳ／ＥＢＵデータ
のワード幅の変換を行った場合、ＡＥＳ／ＥＢＵデータ
の各ワードの内の上位２ビットの値が必ず０１または１
０となるので、ＤＦＦ回路４１８₀〜４１８₃がラッチ
したデータが入っているワード以外でデータの値は００
ｈまたはＦＦｈとなることはない。従って、ＡＴＭ通信
回線２０において禁止されている連続したコード（ＦＦ
ｈ，００ｈ，００ｈ）が発生しない。

【００６０】また、１つのＰＤＵパケット（図６）に
は、最大で４チャネル４サンプル分のＡＥＳ／ＥＢＵデ
ータが含まれる。従って、１つのＰＤＵパケットに含ま
れるＡＥＳ／ＥＢＵデータの最大ワード数は４８ワード
となり、これをワード幅変換部４１０によりワード幅８
ビットのデータに変換した場合には、ちょうど６０ワー
ドとなり、端数ビットが生じない。また、１つのＰＤＵ
パケットが３チャネルのＡＥＳ／ＥＢＵデータ、つま
り、３６ワードのＡＥＳ／ＥＢＵデータを含む場合に
は、ワード幅変換部４１０による変換後のワード数は４
５となり、この場合も端数ビットが生じない。従って、
ワード幅変換部４１０を用いると、ＡＥＳ／ＥＢＵデー
タの処理が簡単になる。

【００６１】また、ワード幅変換回路４４の回路は比較
的簡単であり、伝送装置１０の装置規模を大きく増加さ
せない。また、ワード幅変換回路４４，３２８を用いた
場合には、ＶＴＲ１４，３４のインターフェースとし
て、テレビジョン放送局等においてインフラストラクチ
ャーとして広く用いられているＳＤＩ方式を用いること
ができるので、既存の設備をＡＴＭ通信回線に容易に接
続することができる。

【００６２】なお、上記実施例に示したデータ伝送シス
テム１の各部分の回路構成、信号の論理値および波形等
は例示であり、同等の機能を実現可能な回路等に置き換
えることも可能である。また、送信装置１８，３２に接
続される機器としてＶＴＲ装置を例示したが、これに限
らず、例えばＳＤＩ方式でデータを入出力する編集装
置、あるいは、ＳＤＩ方式の伝送設備を接続するように
構成してもよい。

【００６３】また、本発明はワード幅１０ビットのデー
タとワード幅８ビットのワードとの間の変換の他、それ
ぞれ異なるワード幅のデータの間のワード幅変換にも適
用可能である。例えば、ワード幅９ビットのデータをワ
ード幅５ビットに変換する場合には、ＦＩＦ０回路４１
４を５ビット幅のものとし、４ビット幅としたＤＦＦ回
路４１８₀のみを設け、ＤＦＦ回路４１８₀に保持され
たデータの第３ビットの論理反転値を第４ビットとして
付加するようにし、タイミング発生回路４１２が発生す
るタイミング信号のタイミングをこれに合わせて変更し
てワード幅変換部４１０を構成すればよい。

【００６４】また、図６に示したＰＤＵパケットは例示
であり、本発明は他の形式の伝送パケットを用いる伝送
方式に適応することができる。また、本発明に係るデー
タ伝送システム１は、音声・映像データの他、これらの
いずれかのデータ、あるいは、情報処理用のデータ等に
適用することができる。本発明に係るデータ伝送システ
ム１は、上述の実施例に示した他、例えばここに示した
変形例のように、種々の構成を採ることができる。

【００６５】

【実施例２】以下、本発明の第２の実施例を説明する。
図８は、図２に示したワード幅変換回路４４の代わりに
用いられるワード幅変換回路４０の構成を示す図であ
る。なお、図８においては、ワード幅変換回路４０の構
成部分の内、ワード幅変換回路４４の構成部分と同じも
のには同一の符号を付して示してある。図９は、それぞ
れ図８に示したワード幅変換回路４４の各部分の動作タ
イミングを示す図である。図９中、（Ａ）〜（Ｉ）に示
した名称は、図８中のワード幅変換回路４４の各部分の
信号名称に対応する。

【００６６】図１０は、それぞれ図８に示したワード幅
変換回路４４の各部分の動作タイミングを示す図であ
る。図１０中、（Ａ）〜（Ｆ）に示した名称は、図８中
のワード幅変換回路４４の各部分の信号名称に対応す
る。なお、図９（Ｆ）および図１０（Ａ）の回線クロッ
クＮＣＬＫに示した記号ａは、図９（Ｆ）および図１０
（Ａ）の間のタイミングの対応を示す。

【００６７】図８に示すように、ワード幅変換回路４０
は、ワード幅変換回路４４の構成からＤＦＦ回路４１８
₀を除いてＤＦＦ回路４１８₁〜４１８₃のみとし、Ｄ
ＦＦ回路４１８₁〜４１８₃に記憶されたデータに例え
ば値が０１の２個のビットを付加するように構成さてい
る。ワード幅変換回路４０は、送信装置１８においてワ
ード幅変換回路４４の代わりに用いられ、ワード幅変換
回路４４と同様に、ＳＤＩ方式のワード幅１０ビットの
データをＡＴＭ通信回線２０に適応したワード幅８ビッ
トのデータに変換する。

【００６８】図９（Ａ），（Ｂ）に示すように、１０ビ
ットパラレルデータＳ１８０は、内部クロック４ｆ_scに
同期してワード幅変換回路４０に入力される。ＦＩＦ０
回路４１４は、図９（Ｃ），（Ｄ）に示すように、ワー
ド幅変換回路４４においてと同様に、内部クロック４ｆ
_scに同期してＡＥＳ／ＥＢＵデータの上位８ビット（Ｓ
１８０ａ；Ａ０ [９：２] 〜Ｃ２ [９：２] ）を順次、
記憶する。また、ＦＩＦ０回路４１４は、図９（Ｆ），
（Ｇ），（Ｈ）に示すように、ワード幅変換回路４４に
おいてと同様に、記憶したＡＥＳ／ＥＢＵデータの上位
８ビットを、回線クロックＮＣＬＫに同期してセレクタ
回路４２０の入力端子ｂに対して出力する。

【００６９】ＦＩＦＯ回路４１６は、図９（Ｃ），
（Ｄ）に示すように、ワード幅変換回路４４においてと
同様に、内部クロック４ｆ_scに同期してＡＥＳ／ＥＢＵ
データの下位２ビット（Ｓ１８０ｂ；０，１，Ａ０
[１：０] 〜Ｃ２ [１：０] ）を順次、記憶する。ま
た、ＦＩＦＯ回路４１６は、図９（Ｆ），（Ｇ），
（Ｉ）に示すように、記憶したＡＥＳ／ＥＢＵデータの
下位２ビットを、回線クロックＮＣＬＫに同期してＤＦ
Ｆ回路４１８₁〜４１８₃の各入力端子に対して出力す
る。

【００７０】ＤＦＦ回路４１８₁〜４１８₃は、図１０
（Ａ）〜（Ｄ）に示すように、セレクタ回路４２０から
出力されるタイミング信号ＬＣＬＫ１〜ＬＣＬＫ３に同
期して、ＦＩＦＯ回路４１６から出力されたＡＥＳ／Ｅ
ＢＵデータ４ワード分の下位２ビットをラッチし、さら
に固定値０１の２個のダミービットを付加してセレクタ
回路４２０の入力端子ｃに対して出力する。ダミービッ
トとして、固定値０１といった、互いに値が異なる２個
のビットを付加することにより、セレクタ回路４２０の
入力端子ｃに入力されるデータの値が００ｈまたはＦＦ
ｈとなって、ＡＴＭ通信回線２０における禁止コード
（ＦＦｈ，００ｈ，００ｈ）が発生することを防止する
ことができる。

【００７１】セレクタ回路４２０は、図１０（Ｅ），
（Ｆ）に示すように、ワード幅変換回路４４においてと
同様に、選択信号ＳＥＬＣが論理値０である間は、入力
端子ａに入力されたＡＥＳ／ＥＢＵデータの上位８ビッ
ト（Ａ０ [９：２] 〜Ｄ２ [９：２] ）を回線クロック
ＮＣＬＫに同期して順次、出力し、選択信号ＳＥＬＣが
論理値０である間は、ＤＦＦ回路４１８₁〜４１８₃に
記憶された３個の下位２ビット（Ａ０ [１：０] 〜Ｄ２
[１：０] ）、および、これら６ビットそれぞれに付加
された固定値０１のダミービットを選択して順次、出力
し、これらを多重化して８ビットパラレルデータＳ４０
として出力する。

【００７２】シャフリング回路１８４（図２）は、８ビ
ットパラレルデータＳ４０をシャフリングし、多重化回
路１８６に対して出力する。多重化回路１８６は、シャ
フリングデータとＲＴＳ生成装置１６から入力された同
期データＲＴＳとを図６に示す所定の伝送パケット（Ｐ
ＤＵパケット）に多重化し、多重化データとしてＡＴＭ
セル生成回路１８８に対して出力する。

【００７３】多重化回路１８６は、シャフリング回路１
８４から入力されたシャフリングデータが、図６に示し
たアンシラリデータ領域のデータ長（６９ワード）より
も少ない場合には、例えば値がＡＡｈ，５５ｈ等の、値
が００ｈ，ＦＦｈ以外のダミーデータを付加して６９バ
イトとし、ＡＴＭセル生成回路１８８に対して出力す
る。このように、ダミーデータとして、値が００ｈ，Ｆ
Ｆｈ以外のものが用いられるのは、上述のＡＴＭ通信回
線２０における禁止コードの発生を防ぐためである。

【００７４】ＡＴＭセル生成回路１８８以下の各部分
は、第１の実施例に示したように動作し、送信データＴ
ＸＤを生成してＡＴＭ通信回線２０に対して出力する。
なお、伝送装置３０において、受信装置３２のワード幅
変換回路３２８は、ワード幅変換回路４０に対応する処
理を行ってワード幅８ビットのデータをワード幅１０ビ
ットのデータに変換ように構成されている必要がある。
つまり、ワード幅変換回路３２８は、ワード幅変換回路
４０により上述のようにワード幅が変更されたデータか
らダミービットおよびダミーデータを取り除き、ＡＥＳ
／ＥＢＵデータの１サンプルに含まれる各ワードの上位
８ビットに下位２ビットを付加して元のＡＥＳ／ＥＢＵ
データデータを再生する。

【００７５】上述のように、データ伝送システム１にお
いて、ワード幅変換回路４４をワード幅変換回路４０で
置換しても、同様に伝送装置１０，３０の間で、ＡＴＭ
通信回線２０を介したデータ伝送が可能である。また、
ワード幅変換回路４０を用いてもワード幅変換回路４４
と同等の効果を得ることができる。

【００７６】１つのＰＤＵパケット（図６）には、最大
で４チャネル４サンプル分のＡＥＳ／ＥＢＵデータが含
まれる。従って、１つのＰＤＵパケットに含まれるＡＥ
Ｓ／ＥＢＵデータの最大ワード数は４８ワードとなり、
ワード幅変換回路４０を用いた場合には、ちょうど６４
ワードとなり、端数ビットが生じない。また、１つのＰ
ＤＵパケットが３チャネルのＡＥＳ／ＥＢＵデータ、つ
まり、３６ワードのＡＥＳ／ＥＢＵデータを含む場合に
は、ワード幅変換回路４０による変換後のワード数は４
８となり、この場合も端数ビットが生じない。従って、
ワード幅変換回路４０を用いても、ワード幅変換回路４
４を用いた場合と同様に、データの取扱が簡単になる。

【００７７】ワード幅変換回路４４の代わりにワード幅
変換回路４０を用いると、多少、変換後のデータ量が増
える。しかし、ＡＴＭ通信回線２０の伝送容量は伝送装
置１０，３０の伝送容量に比べて充分な余裕があるの
で、全く問題にはならない。なお、第２の実施例に示し
たワード幅変換回路４０に対しても、ワード幅変換回路
４４と同様な変更が可能である。

【００７８】

【発明の効果】以上述べたように本発明に係るワード幅
変換装置によれば、それぞれデータのワード幅が異なる
伝送方式、例えば、ワード幅１０ビットのＳＤＩ方式の
伝送装置と、ワード幅８ビットのＡＴＭ方式の伝送装置
との間でデータ伝送を行う際に、伝送すべきデータをそ
れぞれの方式に適合するようにワード幅を変更すること
ができる。また、本発明に係るワード幅変換装置によれ
ば、ＡＴＭ通信回線において禁止されているデータパタ
ーンを生じさせることなく、ＳＤＩ方式のワード幅１０
ビットのデータを、ＡＴＭ方式のワード幅８ビットのデ
ータに変換することができる。

【図面の簡単な説明】

【図１】本発明に係るデータ伝送システムの構成を示す
図である。

【図２】図１に示した送信装置の構成を示す図である。

【図３】図２に示したワード幅変換回路の構成を示す図
である。

【図４】それぞれ図３に示したワード幅変換回路の各部
分の動作タイミングを示す図である。

【図５】それぞれ図３に示したワード幅変換回路の各部
分の動作タイミングを示す図である。

【図６】図２に示した多重化回路が生成するＰＤＵパケ
ットの構成を示す図である。

【図７】図１に示した受信装置の構成を示す図である。

【図８】図２に示したワード幅変換回路４４の代わりに
用いられるワード幅変換回路４０の構成を示す図であ
る。

【図９】それぞれ図８に示したワード幅変換回路の各部
分の動作タイミングを示す図である。

【図１０】それぞれ図８に示したワード幅変換回路の各
部分の動作タイミングを示す図である。

【符号の説明】

１…データ伝送システム、１０…伝送装置、１２…クロ
ック発生装置、１４…ＶＴＲ、１６…ＲＴＳ生成装置、
１８…送信装置、１８０…Ｓ／Ｐ変換回路、４４，４０
…ワード幅変換回路、４００，４１０…ワード幅変換
部、４１２…タイミング発生回路、４１４，４１６…Ｆ
ＩＦ０回路、４１８₀〜４１８₃…ＤＦＦ回路、１８４
…シャフリング回路、１８６…多重化回路、１８８…Ａ
ＴＭセル生成回路、２０…ＡＴＭ通信回線、３０…伝送
装置、３２…受信装置、３２０…ＡＴＭセル分解回路、
３２２…分離回路、３２４…デシャフリング回路、３２
６…コンシール回路、３２８…ワード幅変換回路、３３
０…Ｐ／Ｓ変換回路、３４…ＶＴＲ、３６…クロック制
御装置、３６０…ＦＩＦＯ回路、３６２…ラッチ回路、
３６６…ラッチ回路、３６８…スイッチ回路、３７０…
スイッチ制御回路、３７２…ＮＯＴ回路、３７４…カウ
ンタ回路、３７６…ＤＦＦ、３７８…デコーダ回路、３
８０…カウンタ回路、３８２…ＤＦＦ、３８４…比較回
路、３８…クロック発生装置

Claims

【特許請求の範囲】

【請求項１】ワード幅ｍビットの所定のデータをｋ個ず
つワード幅ｎビット（ｋ，ｍ，ｎは整数、ｍ＞ｎ）のデ
ータに変換するワード幅変換装置であって、前記所定のデータのｋ個のワードそれぞれに含まれるビ
ットの内、所定のｎ個を含む第１の部分をｋ個ずつ記憶
する第１のワード幅変換手段と、前記所定のデータのｋ個のワードそれぞれに含まれるビ
ットの内、前記所定のｎ個以外のｍ−ｎ個からなる第２
の部分ｋ個から、それぞれ前記第２の部分を [ｎ／（ｍ
−ｎ）] （但し、 [Ｘ] はＸを超えない整数を示す）個
以下ずつ含むワード幅ｎビットの第２のデータを、 [ｋ
／ [ｎ／（ｍ−ｎ）] ] 個（ｋ／ [ｎ／（ｍ−ｎ）] が
整数である場合）または [ｋ／ [ｎ／（ｍ−ｎ）] ] ＋
１個（ｋ／ [ｎ／（ｍ−ｎ）] が整数でない場合）生成
して記憶する第２のワード幅変換手段と、前記第１のワード幅変換手段に記憶された前記第１の部
分と、前記第２のワード幅変換手段に記憶された前記第
２のデータとを多重化し、所定の伝送パケットを生成す
る多重化手段と、前記多重化手段が生成した前記所定の伝送パケットを所
定の通信回線に送出する送信手段とを有するワード幅変
換装置。
【請求項２】前記所定のデータは、ＡＥＳ／ＥＢＵ方式
等のワード幅１０ビット（ｍ＝１０）の所定のデータ
を、非同期伝送モード（ＡＴＭ）通信回線等に適合した
ワード幅８ビット（ｎ＝８）のデータに変換するワード
幅変換装置であって、前記第１のワード変換手段は、前記所定のデータのワー
ドそれぞれに含まれるビットの内、所定の８個からなる
第１の部分を４個（ｋ＝４）ずつ記憶し、前記第２のワード幅変換手段は、前記所定のデータのワ
ードそれぞれに含まれるビットの内、前記所定の８個以
外の２個からなる第２の部分４個から、ワード幅８ビッ
トの第２のデータを生成する請求項１に記載のワード幅
変換装置。
【請求項３】前記送信手段から前記所定の通信回線を介
して伝送されてきた前記所定の伝送パケットを受信する
受信手段と、前記受信手段が受信した伝送パケットに含まれる前記第
１の部分それぞれに、対応する前記第２の部分をそれぞ
れ付加して前記所定のデータを再生するデータ再生手段
とをさらに有する請求項１に記載のワード幅変換装置。