JPH0918357A

JPH0918357A - データシャフリング方法およびその装置

Info

Publication number: JPH0918357A
Application number: JP7165377A
Authority: JP
Inventors: Takayuki Takeda; 孝之竹田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 1997-01-17
Also published as: US5841781A; US5940411A

Abstract

(57)【要約】【目的】通信回線の品質に応じて最適なシャフリング
方法で映像データ等をシャフリングする。【構成】シャフリング回路５０において、メモリ回路
５０６，５０８は、書き込みアドレスＷＡＤに従って、
入力された順番にデータＶＤＴ１，ＶＤＴ２を交互に記
憶する。シャフリング回路５０の各構成部分は、オフセ
ット値ＳＰＸに内部クロック４ｆ_scごとにシャフリング
係数ＣＯＥＦを順次、加算し、または、この加算結果の
下位１６ビットがオフセット値ＳＰＸ未満の場合には加
算結果にオフセット値ＳＰＸを、これ以外の場合には下
位１６ビットそのままを読み出しアドレスＲＡＤとす
る。メモリ回路５０６，５０８は記憶したデータを、読
み出しアドレスＲＡＤに従った順番で交互に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像データ等の所定の
配列を有し、隣接するデータ同士を用いた補間が可能な
データをシャフリングするデータシャフリング方法およ
びその装置に関する。

【０００２】

【従来の技術】映像に含まれる画素のデータは、ほとん
どの場合、隣接する画素と相関関係を有しており、所定
の画素のデータにデータ誤りが生じた場合であっても、
その周辺の画素のデータを用いてデータ誤りを補間する
ことができるという特徴がある。一方、伝送中に生じる
データ誤りは、雑音等によることが多く、伝送中の映像
データ全体に一様に分布することは少なく、特定の箇所
に集中することが多い。このため、映像データを伝送す
る場合、伝送中、特定の箇所に集中して生じたデータ誤
りが元の映像の特定の領域に集中しないように、「シャ
フリング」と呼ばれる処理を行う。

【０００３】シャフリング処理は、元の映像に含まれる
画素のデータの配列を変更し、伝送に用いられる伝送用
フレームにおいて、元の映像で隣接する画素のデータ同
士が所定の間隔をとるようにする処理である。従来、シ
ャフリング処理は、例えば、映像データをメモリ回路に
元の順番で記憶し、記憶した映像データを読みだす際
に、例えばＲＯＭテーブルに予め設定した順番で読み出
して、映像データの順番を変更することにより行われて
きた。

【０００４】

【発明が解決しようとする課題】現在の所、映像データ
をシャフリングしてから伝送を行うシステムあるいは機
器は存在しない。伝送システム以外においては、例え
ば、Ｄ２方式のビデオテープレコーダ等は、ビデオテー
プ上に映像データを記録する際に、８５ライン（ＮＴＳ
Ｃ方式の場合）ごとに映像データを分割してシャフリン
グを行う。しかしながら、記録フォーマット等との関連
から、１フィールドを３セグメントに分けてシャフリン
グしなければならず、最終セグメントに１ラインと４４
５サンプル分のダミーデータを付加している。このた
め、この方式を伝送に用いるには無駄が多く、伝送の際
のシャフリング方法としては採用しがたい。

【０００５】また、現在、非同期伝送モード（ＡＴＭ方
式）の通信回線が実用化されており、ＡＴＭ方式の通信
回線を介した映像データの伝送が検討されている。この
ＡＴＭ方式の通信回線が全世界規模となった場合には地
域あるいは距離によっては通信回線の品質が大きく異な
ることが予想される。

【０００６】このため、通信回線の品質に応じてシャフ
リング処理の方法を変更することを要する場合があると
予想される。つまり、通信回線のデータ誤り率が充分に
低い場合には、誤り訂正能力よりも処理遅延時間を重視
し、処理遅延が小さく簡単なシャフリング処理を行い、
一方、通信回線のデータ誤り率が高い場合には、処理遅
延時間よりも誤り訂正能力を重視して、処理遅延が大き
く複雑なシャフリング処理を行う必要が生じることが予
想される。

【０００７】しかし、上述のようにＲＯＭテーブルを用
いる方法によると、シャフリング処理の方法を変更する
たびにＲＯＭテーブルの内容を変更する必要が生じるの
で、このような通信回線の品質に応じたシャフリング処
理の方法の変更は難しい。一方、上述のようにデータ誤
り率が大きく異なる通信回線に対して同一のシャフリン
グ処理を行った場合には、データ誤り率が大きい通信回
線を介した伝送を行った場合、映像データに生じたデー
タ誤りを補間しきれず、再生後の映像の品質が劣化する
ことが予想される。また、逆に、データ誤り率が充分に
小さい通信回線を介して伝送を行うことができるにもか
かわらず、シャフリング処理により不要に大きな伝送遅
延を引き起こしてしまうことが予想される。

【０００８】本発明は上述した従来技術の問題点に鑑み
てなされたものであり、映像データに付加するダミーデ
ータを極力少なくしたデータシャフリング方法およびそ
の装置を提供することを目的とする。また、本発明は、
通信回線の品質に応じて最適なシャフリング方法で映像
データ等をシャフリングすることができるデータシャフ
リング方法およびその装置を提供することを目的とす
る。

【０００９】また、本発明は、通信回線の品質が悪い場
合には複雑でデータ誤りに対する補間能力が高い方法で
シャフリングすることができ、通信回線の品質が良い場
合には処理遅延が小さい方法でシャフリングすることが
できるデータシャフリング方法およびその装置を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】本発明に係るデータシャ
フリング方法は、それぞれ所定の数ずつ複数のデータ単
位に含まれ、これらのデータ単位から構成される２次元
的な配列において隣接するデータ同士を用いて補間可能
な所定のデータを並び替え、伝送中に生じるデータ誤り
に対する補間を容易にする等のためにシャフリングする
データシャフリング方法であって、前記２次元的な配列
を、所定数の前記データ単位をそれぞれ含む複数の処理
単位に分け、前記所定のデータそれぞれと前記所定のデ
ータそれぞれの前記処理単位における位置を示す連続番
号それぞれとを、前記処理単位ごとに対応付け、前記所
定のデータそれぞれに対応する前記連続番号それぞれと
所定の係数との加算値または減算値それぞれを、前記処
理単位ごとに算出し、前記連続番号の最大値に対する前
記加算値または前記減算値それぞれの剰余系の値それぞ
れを、前記処理単位ごとに算出し、前記剰余系の値それ
ぞれが示す前記処理単位における位置に、前記剰余系の
値それぞれに対応する前記所定のデータそれぞれを配列
し、前記処理単位ごとに前記所定のデータをシャフリン
グする。

【００１１】好適には、前記処理単位それぞれに対応す
る前記所定の係数それぞれは、前記処理単位それぞれに
おいて、前記剰余系の値が重複せず、シャフリング後の
前記処理単位それぞれの任意の位置の所定数の連続した
前記データ単位のみに含まれる前記所定のデータ全てが
壊れた場合に、これら所定のデータをシャフリング前の
前記処理単位それぞれにおける位置に戻したときに、壊
れた前記所定のデータ同士が所定の間隔を保つように定
められる。

【００１２】また、本発明に係るデータシャフリング装
置は、映像を構成するラインそれぞれに含まれる映像デ
ータを並び替え、シャフリングするデータシャフリング
装置であって、それぞれ所定数の前記ラインから構成さ
れる処理ブロックごとに、この処理ブロックに含まれる
映像データそれぞれを記憶する映像データ記憶手段と、
前記処理ブロックごとに、前記処理ブロックに対応する
所定の係数を用いて所定の演算処理を行い、前記映像デ
ータ記憶手段から前記映像データを読み出す読み出しア
ドレスを順次、発生する読み出しアドレス発生手段と、
前記処理ブロックごとに、前記読み出しアドレスに基づ
いて前記映像データ記憶手段から前記映像データを順
次、読み出してシャフリングする映像データシャフリン
グ手段とを有する。

【００１３】好適には、前記処理ブロックそれぞれに対
応する前記所定の係数それぞれは、前記処理ブロックそ
れぞれにおいて、前記読み出しアドレスが重複せず、シ
ャフリング後の前記処理ブロックそれぞれの任意の位置
の所定数の連続した前記ラインのみに含まれる前記映像
データ全てが壊れた場合に、これら映像データをシャフ
リング前の前記処理ブロックそれぞれにおける位置に戻
したときに、壊れた前記映像データ同士が所定の間隔を
保つように定められる。

【００１４】好適には、前記読み出しアドレス発生手段
は、前記映像データそれぞれを記憶する前記映像データ
記憶手段のアドレスと前記所定の係数との加算値または
減算値それぞれを順次、算出する演算手段と、前記映像
データ記憶手段が前記映像データを記憶する最上位のア
ドレスに対する前記加算値それぞれの剰余系の値、また
は、最下位のアドレスに対する前記減算値それぞれの剰
余系の値を、前記読み出しアドレスとして順次、算出す
る剰余系算出手段とを有する。

【００１５】

【作用】本発明は、例えば、映像を構成する各ラインを
構成する画素それぞれの映像データのように、隣接する
データ同士を用いて補間可能な所定のデータを並び替
え、伝送中に生じるデータ誤りに対する受信側における
補間をしやすくする方法である。本発明に係るデータシ
ャフリング方法においては、例えば、映像を所定の数の
ラインから構成される複数の処理ブロック（処理単位）
に分け、各処理ブロックにおける位置を示す連続番号と
映像データとを対応付ける。

【００１６】上記連続番号に所定の係数を加算した加算
値を上記処理ブロックごとに算出し、処理ブロックそれ
ぞれに含まれる映像データの数（連続番号の最大値）に
対する上記加算値の剰余系の値それぞれを算出し、この
剰余系の値を対応する映像データの新たな処理ブロック
の位置にして並べ替え、シャフリングを行う。

【００１７】上記連続番号に加算し、剰余系の値を求め
た場合に剰余系の値が重複しない整数であって、伝送中
の映像データの所定の範囲にバースト的にデータ誤りが
発生して、所定数の連続したラインに含まれる映像デー
タ全てが壊れた場合に、この壊れたデータを上下左右に
隣接するデータを用いて補間することができるように、
壊れた映像データ同士が所定の間隔を保つ整数値を処理
ブロックそれぞれにおける上記所定の係数とする。

【００１８】

【実施例】以下本発明の実施例を説明する。図１は、本
発明に係るデータ伝送システム１の構成を示す図であ
る。なお、実際には、ＡＴＭ通信回線２０には伝送装置
１０，３０の２台だけでなく、さらに多くの伝送装置が
接続され、また、伝送装置１０，３０は、それぞれ伝送
装置３０，１０に相当する構成部分を相互に含むが、図
１においては図示の簡略化のために省略されている。

【００１９】図１に示すように、データ伝送システム１
は、送信側の伝送装置１０、ＡＴＭ通信回線２０および
受信側の伝送装置３０から構成されており、それぞれ独
立に発生した内部クロック４ｆ_sc（いわゆるハウスクロ
ック）に基づいて動作するＳＤＩ方式の伝送装置１０，
３０の間で、伝送装置１０，３０が用いている内部クロ
ック４ｆ_scと独立して生成され、しかも、異なる規格の
回線クロックＮＣＬＫに基づいて動作するＡＴＭ通信回
線２０を介して、所定のデータ、例えば番組用の音声・
映像データを伝送する。

【００２０】なお、ＡＴＭ通信回線２０から伝送装置１
０，３０に供給される１５５．５２ＭＨｚのクロックを
８分周し、ＡＴＭセルを８ビットパラレルデータとして
処理する際に用いられる回線クロックＮＣＬＫの周波数
は１９．４４ＭＨｚ（１５５．５２／８）である。一
方、ＳＤＩ方式で伝送を行う際に生成される内部クロッ
ク４ｆ_scは、下式に示すように約１４．３ＭＨｚであ
る。それぞれ正確な場合には、これらのクロックの周波
数は整数比（ＮＣＬＫ：４ｆ_sc＝１１８８：８７５）の
関係になる。

【００２１】

【数１】ｆ_h＝４．５ＭＨｚ／２８６４ｆ_sc＝９１０×ｆ_h ≒１４．３（ＭＨｚ） …（１）

【００２２】但し、式１において、４．５ＭＨｚは、現
象のテレビジョン信号の帯域における音声キャリアの周
波数である。また、式１における数値２６８および数値
９１０は、音声キャリアを用いてカラーテレビジョン用
の信号の周波数を生成するため用いられる数値であっ
て、内部クロック信号４ｆ_scの周波数とクロマ信号の周
波数は４ｆ_sc／４の関係にあり、水平同期信号の周波数
は４ｆ_sc／９１０の関係にあり、垂直同期信号の周波数
は４ｆ_sc／（９１０×５２５／２）≒（４ｆ_sc（９１０
×２８６）の関係にある。このようにカラーテレビジョ
ンの信号の周波数を定めたのは、白黒テレビジョンとカ
ラーテレビジョンとの互換性を保つため、および、クロ
マ信号と輝度信号とをインターリーブしてサブキャリア
信号を目立ちにくくする等のためである。

【００２３】送信側の伝送装置１０は、クロック発生装
置１２、ディジタルビデオテープレコーダ（ＶＴＲ）１
４、ＲＴＳ生成装置１６および送信装置（ＴＸ）１８か
ら構成される。クロック発生装置１２は、例えば水晶発
振器等を用いて伝送装置１０において用いられる１４．
３ＭＨｚの内部クロック４ｆ_scを生成し、ＶＴＲ１４、
ＲＴＳ生成装置１６および送信装置１８に供給する。Ｖ
ＴＲ１４は、内部クロック４ｆ_scに同期してＤ２規格の
ディジタル音声・映像データを記録・再生し、ＳＤＩ方
式またはＳＤＤＩ方式（以下、単にＳＤＩ方式と記す）
により１４３Ｍｂｐｓシリアル形式の送信装置１８に対
して出力する。ＲＴＳ生成装置１６は、伝送装置１０，
３０との間の同期確立に用いられる同期データＲＴＳ
（Residual Time Stamp ）を生成する。

【００２４】図２は、図１に示した送信装置１８の構成
を示す図である。図２に示すように、送信装置１８は、
シリアル・パラレル変換回路（Ｓ／Ｐ変換回路）１８
０、ワード幅変換回路（１０／８）１８２、シャフリン
グ回路５０、多重化回路（ＭＵＸ）１８６およびＡＴＭ
セル生成回路１８８から構成され、ＲＴＳ生成装置１６
から入力された同期データＲＴＳと、ＶＴＲ１４から入
力された音声・映像データＰＶＤとを所定の伝送パケッ
ト（図１３）に多重化し、ＡＴＭ通信回線２０を介して
受信側の伝送装置３０に対して対して送信する。

【００２５】Ｓ／Ｐ変換回路１８０は、ＳＤＩ方式で入
力された音声・映像データＰＶＤを１０ビットパラレル
データに変換し、ワード幅変換回路１８２に対して出力
する。ワード幅変換回路１８２は、１０ビットパラレル
データを所定の方法で、ＡＴＭ方式に適合した８ビット
パラレルデータＳ１８２に変換し、シャフリング回路５
０に対して出力する。

【００２６】図３は、図２に示したシャフリング回路５
０の構成を示す図である。図４は、ＡＴＭアダプテーシ
ョンレイヤ１（ＡＡＬ１）プロトコルを用いた場合のロ
ングインターリーブＥＣＣ用のブロックの構成を示す図
である。図５〜図８は、図３に示したシャフリング回路
５０の動作タイミングを示す図であって、各図に付した
信号名称は図３に付した各信号名称に対応し、図６は図
５の範囲ａを拡大した図であり、図８は図７の範囲ａを
拡大した図である。

【００２７】図３に示すように、シャフリング回路５０
は、バッファ回路（ＢＵＦ）５０２，５０４、例えば
（株）日立製作所製のＨＭ６２８１２７Ｈ等の１２８Ｋ
ワード×８ビット構成のＳＲＡＭ構成のメモリ回路５０
６，５０８、スイッチ回路５１０，５１６，５２２，５
２６，５３２、ＦＩＦＯ回路５１２、加算回路５１４，
５２４、書き込みカウンタ回路５１８、シャフリングタ
イミング回路５２０、ラッチ回路（Ｆ／Ｆ）５２８およ
びスイッチ制御回路５３０から構成され、８ビットパラ
レルデータＳ１８２をシャフリングし、図２に示すブロ
ック構成をとるシャフリングデータＳ５０として多重化
回路１８６に対して出力する。

【００２８】図５（Ｂ）および図６（Ｃ）に示す８ビッ
トパラレルデータＳ１８２は、図６（Ｂ）に示す内部ク
ロック信号４ｆ_scに同期して、図５（Ａ）および図６
（Ａ）に示す同期信号ＨＤＶに同期してシャフリング回
路５０のバッファ回路５０２，５０４に順次、入力さ
れ、バッファリングされる。シャフリングタイミング回
路５２０は、それぞれ図５（Ｃ），（Ｄ），（Ｇ），
（Ｈ）に示すタイミングで、出力イネーブル信号ＯＥ
１，ＯＥ２、書き込みアドレスＷＡＤおよび読み出しア
ドレスＲＡＤを、バッファ回路５０２，５０４およびメ
モリ回路５０６，５０８に対して出力する。バッファ回
路５０２，５０４はそれぞれ、図５（Ｃ），（Ｄ）およ
び図６（Ｄ），（Ｅ）にそれぞれ示す出力イネーブル信
号ＯＥ１，ＯＥ２が活性化（論理値０）した場合に、図
６（Ｆ），（Ｇ）に、および、図５（Ｅ），（Ｆ）に書
き込みデータとして示すタイミングで、メモリ回路５０
６，５０８に対してバッファリングした８ビットパラレ
ルデータＶＤＴ１，ＶＤＴ２を交互に出力する。

【００２９】メモリ回路５０６，５０８はそれぞれ、図
５（Ｃ），（Ｄ）および図６（Ｄ），（Ｅ）にそれぞれ
示す書き込みイネーブル信号ＷＥ１，ＷＥ２が活性化
（論理値０）した場合に、バッファ回路５０２，５０４
から入力された８ビットパラレルデータＶＤＴ１，ＶＤ
Ｔ２を，図５（Ｇ），（Ｈ）および図６（Ｈ），（Ｉ）
に示すアドレスＡＤ１，ＡＤ２の書き込みアドレスＷＡ
Ｄが示すアドレスに記憶する。

【００３０】この書き込みアドレスＷＡＤは、図５
（Ｃ）〜（Ｈ）に示すように、書き込みイネーブル信号
ＷＥ１，ＷＥ２が活性化（論理値０）している間、シャ
フリングタイミング回路５２０からメモリ回路５０６，
５０８それぞれに対して出力され、図６（Ｈ），（Ｉ）
に示すように、それぞれ、バッファ回路５０２，５０４
から入力された８ビットパラレルデータＶＤＴ１，ＶＤ
Ｔ２が、バッファ回路５０２，５０４の最上位アドレス
側（ｂｂ００ｈ〜ｆｆｆｆｈ）に後ろ詰めに、入力され
た順番に記憶されるように発生される。

【００３１】さらに、メモリ回路５０６，５０８はそれ
ぞれ、イネーブル信号ＷＥ１，ＷＥ２が不活性化（論理
値１）した場合に、図５（Ｇ），（Ｈ）および図６
（Ｈ），（Ｉ）に示すアドレスＡＤ１，ＡＤ２の読み出
しアドレスＲＡＤ（ａ１，ａ２，…ａ７６７）が示すデ
ータを、８ビットパラレルデータＶＤＴ１，ＶＤＴ２
（Ｓ１，Ｓ２，…，Ｓ７６７）としてスイッチ回路５１
０に対して交互に出力する。この段階で、メモリ回路５
０６，５０８から出力される８ビットパラレルデータは
シャフリングされた状態になっている。

【００３２】図５（Ｉ）および図６（Ｊ）に示すよう
に、スイッチ回路５１０は、書き込みイネーブル信号Ｗ
Ｅ１が活性化している間は８ビットパラレルデータＶＤ
Ｔ２を選択し、書き込みイネーブル信号ＷＥ２が活性化
している間は８ビットパラレルデータＶＤＴ１を選択し
て、選択データＳＶＤＡＴとしてＦＩＦＯ回路５１２に
対して出力する。

【００３３】ＦＩＦＯ回路５１２は、図５（Ｊ）および
図６（Ｋ）に示す書き込みイネーブル信号ＦＷＥＮが活
性化（論理値０）している間、選択データＳＶＤＡＴを
順次、記憶し、多重化回路１８６から入力される読み出
しイネーブル信号ＦＲＥＮが活性化した場合に順次、シ
ャフリングデータＳ５０として出力する。

【００３４】以下、アドレスＡＤ１，ＡＤ２の読み出し
アドレスＲＡＤおよび書き込みアドレスＷＡＤの生成処
理について説明する。書き込みカウンタ回路５１８は、
図７（Ａ）に示す同期信号ＶＤと所定の関係を有し、書
き込みカウンタ回路５１８にオフセット値ＳＰＸ（メモ
リ回路５０６，５０８に記憶されるデータの最下位アド
レス＝ｂｂ００ｈ）をロードするタイミング、つまり、
映像を構成するラインの内、シャフリング処理の対象と
するラインの数を規定する同期信号ＢＳＹＷ（図７
（Ｂ），（Ｅ）および図８（Ａ）に同期してオフセット
値ＳＰＸがロードされ、図７（Ｇ）に示す、ＶＴＲ装置
１８２から入力される書き込みイネーブル信号ＷＥＮが
活性化（論理値０）の間、ロードされたオフセット値Ｓ
ＰＸを内部クロック４ｆ_scに同期してカウントアップ
し、シャフリングタイミング回路５２０に対して出力す
る。なお、同期信号ＢＳＹＷは同期信号ＶＤとの関係に
より、シャフリング用メモリにデータを格納するために
用いられる。

【００３５】なお、本実施例においては、シャフリング
回路５０は、奇数フィールドの映像データを２３ライン
×１０単位ブロック＋３１３サンプルに分割し、偶数フ
ィールドの映像データを２３ライン×１０単位ブロック
＋２３ラインに分割して処理するように構成されてい
る。このため、図７（Ｄ）に示すように、奇数フィール
ドの第１１目の単位ブロックを処理する際には、通常の
オフセット値ＳＰＸ（＝ｂｂ００ｈ）から３１３を減じ
た値（ｂ９ｃ７ｈ）がオフセット値ＳＰＸとして書き込
みカウンタ回路５１８にロードされるようになってい
る。

【００３６】スイッチ回路５２２は、読み出しイネーブ
ル信号ＲＥＮが活性化している間は接点Ｈを選択し、不
活性化している間は接点Ｌを選択し、シャフリング係数
ＣＯＥＦ（本実施例においては４７１７（１２６ｄ
ｈ））または数値０を加算回路５２４の入力端子に対し
て出力する。スイッチ制御回路５３０は、ラッチ回路５
２８から入力される数値ＢＡＣＫＱとオフセット値ＳＰ
Ｘとを比較し、数値ＢＡＣＫＱがオフセット値ＳＰＸ以
下である場合には、図８（Ｊ）に示す制御信号ＯＶＥＲ
を不活性化（論理値１）とし、これ以外の場合には活性
化（論理値０）としてスイッチ回路５１６，５３２を制
御する。

【００３７】スイッチ回路５１６，５３２は、スイッチ
制御回路５３０から出力される制御信号ＯＶＥＲが不活
性化（論理値１）している場合には接点Ｈ側を選択して
オフセット値ＳＰＸを、これ以外の場合には接点Ｈ側を
選択して数値０を加算回路５２４の入力端子に対して出
力する。加算回路５２４は、スイッチ回路５２２から入
力された数値、スイッチ回路５３２から入力された数
値、および、ラッチ回路５２８から入力された数値ＢＡ
ＣＫＱを加算して加算結果の下位１６ビットを、図８
（Ｈ）に示す加算値ＳＵＭとしてスイッチ回路５２６の
接点Ｌに対して出力する。

【００３８】加算回路５１４は、数値ＢＡＣＫＱにスイ
ッチ回路５１６から入力される数値を加算し、図８
（Ｋ）に示す読み出しアドレスＲＡＤとしてシャフリン
グタイミング回路５２０に対して出力する。加算回路５
１４が算出した読み出しアドレスＲＡＤは、図５
（Ｇ），（Ｈ）に示すように、シャフリングタイミング
回路５２０を介してメモリ回路５０６，５０８に対して
出力される。

【００３９】スイッチ回路５２６は、図７（Ｃ）および
図８（Ｇ）に示す同期信号ＢＳＹＲが不活性化（論理値
１）している場合、つまり、メモリ回路５０６，５０８
から８ビットパラレルデータＶＤＴ１，ＶＤＴ２が読み
出されている場合には、接点Ｈを選択して加算値ＳＵＭ
をラッチ回路５２８に対して出力し、これ以外の場合に
は接点Ｈを選択してオフセット値ＳＰＸをラッチ回路５
２８に対して出力する。ラッチ回路５２８は、図８
（Ｄ）に示す内部クロック４ｆ_scに同期して、スイッチ
回路５２６から入力される数値ＢＡＣＫＱを保持し、ス
イッチ制御回路５３０および加算回路５１４，５２４の
入力端子に対して出力する。

【００４０】図８（Ｅ）に示す順番で書き込みアドレス
ＷＡＤが生成され、図８（Ｃ）に示す書き込みイネーブ
ル信号ＷＥＮが活性化している間、８ビットパラレルデ
ータＶＤＴ１，ＶＤＴ２は順次、入力された順番でメモ
リ回路５０６，５０８に記憶される。また、図８（Ｆ）
に示す読み出しイネーブル信号ＲＥＮが活性化している
間、シャフリング回路５０の各構成部分は、オフセット
値ＳＰＸに内部クロック４ｆ _scごとにシャフリング係数
ＣＯＥＦを順次、加算し、この加算結果の下位１６ビッ
トの値がオフセット値ＳＰＸ未満の場合には、加算結果
にオフセット値ＳＰＸを加算した値を読み出しアドレス
ＲＡＤとしてシャフリングタイミング回路５２０に出力
する。

【００４１】また、ラッチ回路５２８は、下位１６ビッ
トのみを出力するため、結局、読み出しアドレスＲＡＤ
の値は、オフセット値ＳＰＸにシャフリング係数ＣＯＥ
Ｆを順次加算した値の、オフセット値ＳＰＸに対する剰
余系の値に、さらに、オフセット値ＳＰＸを加算した値
となる。このように、読み出しアドレスＲＡＤの値を生
成する必要があるのは、メモリ回路５０６，５０８とし
て単位ブロックのデータ数と異なる容量のものを用いて
いるからであり、例えば、単位ブロックの大きさを一定
とし、単位ブロックの大きさと等しい記憶容量のメモリ
をメモリ回路５０６，５０８として用いる場合、オフセ
ット値ＳＰＸに係る処理は不要になる。

【００４２】以上説明したように、シャフリング回路５
０においては演算により書き込みアドレスＷＡＤと順番
を変更した読み出しアドレスＲＡＤを生成し、この読み
出しアドレスＲＡＤが示すメモリ回路５０６，５０８の
アドレスから順次、データを読み出してシャフリングを
行っている。この読み出しアドレスＲＡＤは、単位ブロ
ックに含まれる映像のライン数、および、シャフリング
係数ＣＯＥＦから求められる。

【００４３】例えば、本実施例に示したように、２３ラ
インを単位ブロックとし、シャフリング係数ＣＯＥＦを
４７１７（１２６ｄｈ）とした場合、シャフリング後の
映像データを元の映像データに対応付けて並べると、シ
ャフリング前においてライン０に各サンプルは、図９に
「０」で示す位置にシャフリングされる。第０〜第６ラ
インのデータ（図４に示すブロック１個分に対応）の全
てが壊れた、図９に示すシャフリング後のデータを、元
の順番に戻した場合、図１０に「０」〜「６」で示す位
置になる。図１０に示すように、シャフリング回路５０
でシャフリングしたデータは、連続した７ライン、つま
り、図４に示したブロック１つに含まれるデータの全て
がデータ誤りを起こした場合であっても、誤りが生じた
画素の両隣の２画素（横方向両側の２画素ずつ）の画像
データ、および、両隣の対応する画素の画素データ（縦
方向両側の２画素ずつ）を用いた補間（コンシール）が
可能である。

【００４４】本実施例に示したように、単位ブロックに
含まれるライン数および最適なシャフリング係数ＣＯＥ
Ｆを求めるためには、例えば表１に示す、一般的な計算
機で実行されるプログラムを用いる。

【００４５】

【表１】 #include <stdio.h> #define START 0 #define WIDTH 16 #define PIXCEL 768 main() ｛ FILE *infile, *outfile; unsigned long int a,b,c,d,e,b,v,lc,hc,cc,lb,hb,bb: long int w[0x40][0x300]: // ２次元シャフリングサンプル int PRIM; // シャフリング係数 int FLAG,i; int DISTANCE; int LINE; int n; while(1)｛ printf("LINE? /n/0"); // シャフリングするライン数を設定する scanf("%3d",&LINE); printf("DISTANCE?/n/0"); // コンシールに使うサンプルがエラーになるまでのライン距離 scanf("%3d",&DISTANCE); if(DISTANCE == 0) break; for( i=5; i<5500;i++) ｛ // シャフリング係数の最大値を65 00*2未満とする。 PRIM = 2*i + 1; FLAG = 0; for( a = 0; a < PIXCEL*LINE ; a++) ｛ h = (START + PRIM * a) % PIXCEL; v = ((START + PRIM * a) / PIXCEL) % LINE; w[v][h] = 99; // シャフリング係数の最大値を99 にセットする。 for( a = 0; a < PIXCEL*LINE ; a++) ｛ h = (START + PRIM * a) % PIXCEL; v = ((START + PRIM * a) / PIXCEL) % LINE; if(w[v][h] = 99) w[v][h] = a / PIXCEL; else ｛ FLAG = 1; break; ｝ // PRIMが全シャフリング領域で全画素シャフリングになるかをテストする。｝ for( a = 0; a < PIXCEL*LINE ; a++)( h = (START + PRIM * a) % PIXCEL; v = ((START + PRIM * a) / PIXCEL) % LINE; for( a = 0; a < PIXCEL*DISTANCE ; a++) ｛ h = (START + PRIM * a) % PIXCEL; v = ((START + PRIM * a) / PIXCEL) % LINE; w[v][h] = a / PIXCEL; //０〜DISTANCE迄のラインのシャフリング係数による配置｝ for( a = 0; a < PIXCEL*LINE ; a++) ｛ if(FLAG) break; b = n/PIXCEL; c = a%PIXCEL; if(w[b][c] l = 99) ｛ //空間配置されたサンプルの水平方向(4sample) のDISTANCE量の検査 if(c>3) lc = c-4; else if(c>2) lc = c-3; else if(c>1) lc = c-2; else if(c>0) lc = c-1; else lc = 0; if(c<764) hc = c+4; else if(c<765) hc = c+3; else if(c<766) hc = c+2; else if(c<767) hc = c+1; else hc = PIXCEL-1; for( cc = lc; cc < (hc+1) ; cc++ ) ｛ if(c l= cc) if(w[b][cc] l= 99) FLAG = 1; //既にデータが設定されている場合にはフラグセット｝ if (｜FLAG) ｛ //垂直方向の検査 if(b<0) lb = b-1; else lb = 0; if(b<(LINE-1) hb = b+1; else hb = LINE-1; for( bb = lb; bb < (hb+1) ; bb++ ) ｛ if(b l= bb) if(w[bb][c] l= 99) ｛ FLAG = 1; ｝｝｝｝｝ if(｜FLAG) printf("%5d ",PRIM); //ここまでの検査に合格したPRIM がシャフリング係数になる｝｝｝

【００４６】図１１は、表１に示したプログラムの動作
を示すフローチャート図である。図１２は、図１１に示
したステップ１００の動作を示すフローチャート図であ
る。図１１および図１２に示すように、ステップ０２
（ＳＴ０２）において、単位ブロックを構成するライン
の数およびエラー距離（シャフリング後の連続した７ラ
インにデータ誤りが生じた場合に横方向および縦方向に
確保したい誤りが発生していない画素の数、例えば横方
向に４（右２＋左２）、縦方向に２（上１＋下１））を
代入する。

【００４７】ステップ０４（ＳＴ０４）において、ＰＲ
ＩＭ番号を発生し、変数ＦＬＡＧをクリアする。ここ
で、ＰＲＩＭ番号とは、シャフリング係数を示す番号で
あり、変数ＦＬＡＧとは、プログラム実行の際の制御に
用いられるフラグである。ステップ０６（ＳＴ０６）に
おいて、ＰＲＩＭ番号が予定した検索範囲内であるか否
かを判断する。ＰＲＩＭ番号が検索範囲内であればステ
ップ０８の処理に進み、検索範囲外であれば処理を終了
する。なお、検索範囲とは０〜（全サンプル−１）であ
るが、実際には０〜（全サンプル／２）まで検索すれば
十分である。

【００４８】ステップ０８（ＳＴ０８）において、検索
の対象となる画素（２次元配列）の映像データの値（２
次元配列）をクリア（数値「９９」を代入）する。ステ
ップ１０（ＳＴ１０）において、シャフリングが可能か
否かを判断する。シャフリング可能、つまり、上述のシ
ャフリング係数ＣＯＥＦを順次、オフセット値ＳＰＸに
加算した場合に、その剰余系の値が重ならない場合には
ステップ１４の処理に進み、不可能な場合にはステップ
１４の処理に進む。

【００４９】ステップ１２（ＳＴ１２）において、変数
ＦＬＡＧをセットする。ステップ１４（ＳＴ１４）にお
いて、上記２次元配列の映像データの値をクリアする。
ステップ１６（ＳＴ１６）において、検査の対象となる
シャフリング後の１つの画素に対して、シャフリング後
にエラー距離に存在する画素（ステップ０２に示した例
においては、検査の対象となる画素に隣接する左右２つ
の画素と上下１つの画素）となる映像データＷ [ｖ]
[ｈ] （ステップ０２に示した例においてはｖ＝±１，
ｈ＝±１，±２；映像データＷ [０] [０] は検査の対
象となる映像データ）をシャフリング回路５０と同じ方
法で求め、図１２に示すステップ１００の処理に進む。

【００５０】ステップ１０２（ＳＴ１０２）において、
映像データＷ [ｖ] [ｈ] の検査を行う。つまり、映像
データＷ [０] [±１，±２] の範囲に、検査の対象と
なるシャフリング後の１つの画素が含まれるラインを含
む連続した７ラインに含まれる映像データが含まれてい
るか否かを判断し、この範囲に含まれていない映像デー
タの値を「９９」のままとし、これ以外の映像データの
値を「９９」以外の値に変更する。

【００５１】ステップ１０４（ＳＴ１０４）において、
映像データＷ [０] [±１，±２]の値が「９９」であ
るか否か、つまり、検査の対象となる画素の左右２ビッ
トずつが図１０において「−」として示した状態にある
か否かを判断する。「９９」である場合にはステップ１
０６の処理に進み、「９９」でない場合にはステップ１
０４の処理に進む。

【００５２】ステップ１０６（ＳＴ１０６）において、
映像データＷ [ｖ] [ｈ] の検査を行う。つまり、映像
データＷ [±１] [０] の範囲に、検査の対象となるシ
ャフリング後の１つの画素が含まれるラインを含む連続
した７ラインに含まれる映像データが含まれているか否
かを判断し、この範囲に含まれていない映像データの値
を「９９」のままとし、これ以外の映像データの値を
「９９」以外の値に変更する。

【００５３】ステップ１０８（ＳＴ１０８）において、
映像データＷ [±１] [０] の値が「９９」であるか否
か、つまり、検査の対象となる画素の上下１ビットずつ
が図１０において「−」として示した状態にあるか否か
を判断する。「９９」である場合にはステップ１０６の
処理に進み、「９９」でない場合にはステップ１０４の
処理に進む。ステップ１０４（ＳＴ１０４），ステップ
１１０（ＳＴ１１０）において、変数ＦＬＡＧをセット
する。以上のステップ１００に含まれる各処理を終了し
た後、ステップ１８（図１１）の処理に進む。

【００５４】ステップ１８（ＳＴ１８）において、変数
ＦＬＡＧ＝０、つまり、ステップ１０４，１１０におけ
る検査において、映像データＷ [ｖ] [ｈ] の範囲に、
検査の対象となるシャフリング後の１つの画素が含まれ
るラインを含む連続した７ラインに含まれる映像データ
が検出されなかった場合には、ステップ２０の処理に進
み、この他の場合にはステップ０４の処理に進む。ステ
ップ２０（ＳＴ２０）において、ＰＲＩＭ番号（シャフ
リング係数ＣＯＥＦ）および単位ブロックに含まれるラ
イン数を所定のフォーマットでプリントアウトする。

【００５５】以上のように、表１に示したプログラム
を、単位ブロックに含まれるライン数およびエラー距離
を変更しつつ実行すると、例えば、表２に示す結果が得
られる。

【００５６】

【表２】（２−１）単位ブロックのライン数：２３＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝：ＣＯＥＦ：補間可能なライン数：エラー距離（左右）＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝：１２０１１：７：２：４７１３＊：７：２：４７１７＊＊：７：２： −−−−−−−：−−−−−−−−−：−−−−−−−−：ただし、＊は、奇数フィールド（２３ライン×１１＋３
１３サンプル構成）の場合を示し、＊＊は、奇数フィー
ルド（２３ライン×１１）の場合を示す。（２−２）単位ブロックのライン数：２５＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝：ＣＯＥＦ：補間可能なライン数：エラー距離（左右）＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝：６６４１＊＊：８：２：７３５１＊＊：８：２：３４６１＊：８：２： −−−−−−−：−−−−−−−−−：−−−−−−−−：ただし、＊は、奇数フィールド（２５ライン×ｍ＋３１
３サンプル構成）の場合を示し、＊＊は、奇数フィール
ド（２５ライン×ｍ）の場合を示す。（２−３）単位ブロックのライン数：３１＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝：ＣＯＥＦ：補間可能なライン数：エラー距離（左右）＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝：５０８７：７：３： −−−：−−−−−−−−−：−−−−−−−−−−−−：ただし、３１ライン×ｎ構成の場合を示す。（２−４）単位ブロックのライン数：３２＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝：ＣＯＥＦ：補間可能なライン数：エラー距離（左右）＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝＝：＝＝＝＝＝＝＝＝：７７４１＊＊：８：２：７２６１＊：８：２： −−−−−−−：−−−−−−−−−：−−−−−−−−：ただし、＊は、奇数フィールド（３２ライン×ｍ＋３１
３サンプル構成）の場合を示し、＊＊は、奇数フィール
ド（３２ライン×ｍ）の場合を示す。

【００５７】なお、表１に示したプログラムを用いるこ
とにより、表２に示した各シャフリング係数ＣＯＥＦの
他に、任意の単位ブロックのライン数および任意のエラ
ー距離についてシャフリング係数を求めることができ
る。なお、単位ブロックのライン数は、図４に示したブ
ロック等にシャフリング後の映像データを配列した場合
に、なるべく付加するダミーデータが少なくなるように
選ぶのが好適である。

【００５８】図１３は、図２に示した多重化回路１８６
が生成する伝送パケット（ＳＳＣＵ−ＰＤＵパケット、
以下、「ＰＤＵパケット」と略称する）の構成を示す図
である。なお、ＰＤＵパケットの左に付された数字は各
データのバイト長を示し、ＰＤＵパケットの右に付され
た表は、対応する各データの内容を示す。多重化回路１
８６は、シャフリングデータＳ５０とＲＴＳ生成装置１
６から入力された同期データＲＴＳから数値８３２を減
じた値とを図１３に示す所定の伝送パケット（ＰＤＵパ
ケット）に多重化し、多重化データとしてＡＴＭセル生
成回路１８８に対して出力する。

【００５９】多重化回路１８６により生成され、ＡＴＭ
セルに変換されてＡＴＭ通信回線２０に送信されるデー
タは、図１３に示すＰＤＵパケットに多重化される。Ｐ
ＤＵパケットにおいて、データＴＲＳはＦＦｈ，００
ｈ，００ｈを内容とし、ＰＤＵパケットの先頭位置を示
す。なお、データＴＲＳ、アンシラリデータ（ＡＮＣ；
ANCillary ）領域とビデオデータ（ＶＩＤＥＯ）領域と
において５バイト置きに挿入されるデータを除いて、Ｐ
ＤＵパケットに含まれるデータが００ｈまたはＦＦｈの
値をとることは禁止される。

【００６０】データＲＴＳ１，ＲＴＳ２には、ＲＴＳ生
成装置１６により生成された同期データＲＴＳが入る。
この同期データＲＴＳは、外部クロックＮＣＬＫを１１
８８周期の間の内部クロック４ｆ_scの計数値から８３２
を減じた６ビットの値である。但し、伝送パケットは内
部クロック４ｆ_sc、９１０周期分の時間で伝送されるた
め、１つの伝送パケットを伝送する間に２つの計数値が
出現する可能性がある。データＲＴＳ１，ＲＴＳ２の２
つの領域を確保したのは、このような場合に対応するた
めである。

【００６１】データＲＴＳ１，ＲＴＳ２は、受信側の伝
送装置１０において網同期の確立等に用いられる。な
お、データＲＴＳ１，ＲＴＳ２の第６ビットには有効ビ
ットＶ（Varid ）が入り、有効ビットＶの内容は、例え
ば、これらのデータが有効である場合には論理値１にな
り、有効でない場合には論理値０となる。さらに、デー
タの値が００ｈ，ＦＦｈとなることを避けるために、有
効ビットＶの論理反転値が第７ビットとして付加され
る。

【００６２】データＬＮＩＤ（Line Number ID）１は、
同じＰＤＵパケット内のアンシラリデータ領域およびビ
デオデータ領域に含まれる音声・映像データの識別のた
めに用いられ、第０〜第２ビットが音声・映像データが
含まれるフィールドを示すフィールド番号（ＦＮ；Fiel
d Number）を示し、０〜３１の値をとる第３〜第７ビッ
トが音声・映像データが含まれるラインを示すライン番
号（ＬＮ；Line Number ）を示す。

【００６３】データＬＮ１は、１〜５２５の範囲の値を
とり、データＬＮＩＤ１とともに、２フィールドの範囲
内での音声・映像データ（これに含まれる音声データ
は、打ち合わせ用の音声ではない）の識別のために用い
られる。データＬＮ１の第１バイトおよび第２バイト第
０〜第４ビットには、それぞれ数値の第０〜第４ビット
および第５〜第９ビットが入り、それぞれの第５ビット
には、データＲＴＳ１，ＲＴＳ２の有効ビットＶと同じ
理由から第４ビットの論理反転値が入る。

【００６４】データＬＮＩＤ２，ＬＮ２は、受信側の伝
送装置３が用いられているテレビジョン放送局等の局全
体の音声・映像データと受信した音声・映像データとの
同期を補償するために、送信側の伝送装置３が、送信側
のテレビジョン放送局全体で伝送される音声・映像デー
タに比べて時間的に早いタイミングで音声・映像データ
を送信する処理（アドバンス補償処理）を行う場合に用
いられる。

【００６５】つまり、データＬＮＩＤ２，ＬＮ２は、同
じＰＤＵパケットに含まれる音声・映像データが、送信
側のテレビジョン放送局等の中において本来伝送される
べきタイミングから、何ライン分早めて受信側の伝送装
置３に対して送信されたかを示す。なお、データＬＮＩ
Ｄ２，ＬＮ２それぞれの内容の詳細は、それぞれ上述の
データＬＮＩＤ１，ＬＮ１と同じである。なお、データ
ＬＮＩＤ２，ＬＮ２を参照することにより、受信側の伝
送装置３は、アンシラリデータ領域およびビデオデータ
領域に含まれる音声・映像データのでシャフリング方法
等を識別することができる。つまり、音声・映像データ
の内、映像に係るデータの部分のシャフリングブロック
（２３ライン分）をデータＬＮＩＤ２，ＬＮ２から判別
し、このシャフリングブロックごとにデシャフリングを
行う。

【００６６】データＦｌａｇは、第０〜第３ビットにア
ンシラリデータ部およびビデオデータ部のデータ量を示
すパケットテーブル（ＰＴ；Packet Table）データが入
る。第４〜第７ビットにはビットｓｂ０〜ｓｂ３が入
る。このビットｓｂ０〜ｓｂ３は、エンコーダ側のシャ
フリングの方式を伝えるために用いられる。

【００６７】データＲＳ４２２−ｃｈ１，ＲＳ４２２−
ｃｈ２は、例えば、送信側および受信側の伝送装置１
０，３０にそれぞれ接続されたコンピュータ（図示せ
ず）の間のＲＳ４２２を用いた制御用のデータ等の伝送
に用いられる。データＲＳ４２２−ｃｈ１，ＲＳ４２２
−ｃｈ２の第０〜第３ビットには、それぞれ伝送される
データの上位４ビットまたは下位４ビットのいずれかが
入り、第４ビットには、第０〜第３ビットに入っている
データが上位４ビットである場合に１となり、下位４ビ
ットである場合に０となるビットＵＬ（Upper/Lower ）
が入る。データＲＴＳ１，ＲＴＳ２の有効ビットＶと同
じ理由により、第５ビットには第４ビットの論理反転値
が入る。さらに、第６ビットには、データＲＳ４２２−
ｃｈ１，ＲＳ４２２−ｃｈ２がそれぞれ有効であるか否
かを示す有効ビットＶが付加される。

【００６８】データＶＯＩＣＥには、連絡用等に用いら
れる音声データが入る。音声データは、例えば、一般的
な電話通信に用いられるＰＣＭ符号化装置のサンプリン
グ周波数にほぼ等しいサンプリング周波数でサンプリン
グでき、しかも、タイミング的にＰＤＵパケットに入れ
やすいように、映像信号の水平同期信号（１５．７５Ｋ
Ｈｚ）２周期に１つづつ８ビットずつ生成される。従っ
て、１つの音声データは、水平同期信号の周期ごとに１
つ生成されるＰＤＵパケット２つにわたって伝送される
ことになる。なお、図１３に示した場合においては、デ
ータＶＯＩＣＥの第０〜第３ビットには、音声データの
上位４ビットまたは下位４ビットが入れられる。

【００６９】さらに、第４ビットには、データＲＳ４２
２−ｃｈ１，ＲＳ４２２−ｃｈ２と同様に、第０〜第３
ビットのデータが上位４ビットであるか下位４ビットで
あるかを示すビットＵＬが入れられ、第５ビットには、
データＲＴＳ１，ＲＴＳ２の有効ビットＶと同じ理由に
より第４ビットの論理反転値が入れられ、さらに、音声
データが有効であるか否かを示す有効ビットＶが付加さ
れる。

【００７０】さらに、第６および第７ビットには、伝送
装置１０，３０自体、および、ＡＴＭ通信回線２０がＰ
ＤＵパケットに与える遅延時間を測定するために用いら
れるビット８Ｆ１，８Ｆ２（８Ｆは、８Frame の略）が
入る。なお、データＬＮＩＤ２，ＬＮ２に入れられるデ
ータは、これらのビット８Ｆ１，８Ｆ２を用いて測定さ
れた遅延時間に基づいて算出される。

【００７１】予備領域は、他の用途が生じた場合のため
に予備として空けられた領域であるが、データＲＴＳ
１，ＲＴＳ２と同様に、値が００ｈ，ＦＦｈのいずれと
もならないように、第７ビットには第６ビットの論理反
転値が入れられる。データＣＲＣＣ１，ＣＲＣＣ２，Ｃ
ＲＣＣ３には、それぞれ先行するデータ領域の誤り訂正
符号が入れられる。なお、データＲＴＳ１，ＲＴＳ２と
同様に、値が００ｈ，ＦＦｈのいずれともならないよう
に、第７ビットには第６ビットの論理反転値が入れられ
る。

【００７２】アンシラリデータ領域には、映像信号の音
声・映像データの内、主に音声に係るデータが入れられ
る。なお、音声に係るデータは、ＰＤＵパケットの前方
に下位バイト、後方に上位バイトの順となる。ビデオデ
ータ領域には、映像信号の音声・映像データの内、主に
映像に係るデータが入れられる。なお、映像に係るデー
タは、ＰＤＵパケットの前方に下位バイト、後方に上位
バイトの順となる。

【００７３】なお、ＰＤＵパケットのアンシラリデータ
領域およびビデオデータ領域は可変長であり、これらの
領域が有効なデータを含まない場合もある。また、デー
タＲＳ４２２−ｃｈ１，ＶＯＩＣＥ等は、有効ビットＶ
を有するので、例えば、データＶＩＯＣＥの有効データ
Ｖのみが１で、他のデータの有効データＶが０である場
合には、データＶＯＩＣＥのみが有効であり、他のデー
タは全て無効であることを意味する。

【００７４】ＡＴＭセル生成回路１８８は、図１３に示
したＰＤＵパケットに多重化されたデータをＡＴＭセル
に変換し、送信データＴＸＤとしてＡＴＭ通信回線２０
に対して出力する。ＡＴＭ通信回線２０（図１）は、非
同期伝送モード（ＡＴＭ；Asynchronous Transfer Mod
e）方式で伝送装置１０，３０の間でデータを伝送する
とともに、伝送装置１０，３０に対して１９．４４ＭＨ
ｚの回線クロックＮＣＬＫを供給する。

【００７５】受信側の伝送装置３０（図１）は、受信装
置（ＲＸ）３２、ＶＴＲ３４、クロック制御装置３６お
よびクロック発生装置３８から構成され、伝送装置１０
から伝送されてきたＡＴＭセルを受信し、同期データＲ
ＴＳおよび回線クロックＮＣＬＫに基づいて伝送装置１
０側の内部クロック４ｆ_scに同期した内部クロック４ｆ
_scを再生し、ＰＤＵパケットから音声・映像データを分
離して記録する。

【００７６】図１４は、図１に示した受信装置３２の構
成を示す図である。図１４に示すように、受信装置３２
は、ＡＴＭセル分解回路３２０、分離回路３２２、デシ
ャフリング回路３２４、コンシール回路３２６、ワード
幅変換回路３２８およびパラレル・シリアル変換回路
（Ｐ／Ｓ変換回路）３３０から構成される。

【００７７】ＡＴＭセル分解回路３２０は、伝送装置１
０からＡＴＭ通信回線２０を介して伝送されてきた伝送
データＲＸＤ（＝ＴＸＤ）を回線クロックＮＣＬＫを用
いて受信し、ＡＴＭセルのアドレス部等を削除して図１
３に示したＰＤＵパケットの形式に戻して分離回路３２
２に対して出力する。

【００７８】分離回路３２２は、内部クロック４ｆ_scを
用いて、ＡＴＭセル分解回路３２０から入力されたＰＤ
Ｕパケットから同期データＲＴＳを分離して数値８３２
を加算して１２ビットの同期データＲＴＳを生成すると
ともに、クロック制御装置３６のＦＩＦＯ回路３６０に
書き込むタイミングを示す書き込みイネーブル信号ＷＥ
Ｎを生成してクロック制御装置３６に出力する。また、
分離回路３２２は、ＰＤＵパケットから音声・映像デー
タおよびその他のデータを分離してデシャフリング回路
３２４に対して出力する。

【００７９】デシャフリング回路３２４は、分離回路３
２２から入力された音声・映像データを、シャフリング
回路５０に対応する方法でデシャフリング（アンシャフ
リング）し、コンシール回路３２６に対して出力する。
コンシール回路３２６は、ＰＤＵパケットに含まれてい
たＣＲＣデータ等を用いて誤り検出を行い、入力された
音声・映像データに対するコンシール（誤り修正）を行
う。

【００８０】ワード幅変換回路３２８は、コンシールさ
れた８ビットパラレルの音声・映像データを、ＳＤＩ方
式に適合した１０ビットパラレルデータに変換し、Ｐ／
Ｓ変換回路３３０に対して出力する。Ｐ／Ｓ変換回路３
３０は、１０ビットパラレルデータを１４３Ｍｂｐｓシ
リアルのＳＤＩ方式のデータに変換し、Ｄ２規格の音声
・映像データＲＶＤに変換としてＶＴＲ３４に対して出
力する。

【００８１】ＶＴＲ３４（図１）は、内部クロック４ｆ
_scに同期して、Ｐ／Ｓ変換回路３３０から入力された音
声・映像データＲＶＤを記録する。クロック発生装置３
８は、例えば水晶発振回路を有する電圧制御発振回路で
あって、クロック制御信号ＣＣを介したクロック制御装
置３６の制御に応じた周波数の内部クロック４ｆ_scを生
成し、伝送装置３０の各構成部分に供給する。

【００８２】クロック制御装置３６は、一種の位相同期
回路（ＰＬＬ回路）として動作し、内部クロック４
ｆ_sc、回線クロックＮＣＬＫ、および、受信装置３２か
ら入力された同期データＲＴＳに基づいてクロック制御
信号ＣＣを生成し、このクロック制御信号ＣＣを介して
クロック発生装置３８が発生する内部クロック４ｆ_scの
周波数を制御し、伝送装置３０の内部クロック４ｆ_scを
伝送装置１０の内部クロック４ｆ_scに同期させる。

【００８３】以下、データ伝送システム１の動作を説明
する。伝送装置１０において、ＶＴＲ１４は、Ｄ２規格
の音声・映像データを再生し、１４３Ｍｂｐｓシリアル
の音声・映像データＰＶＤとして送信装置１８に対して
出力する。一方、ＲＴＳ生成装置１６は、クロック発生
装置１２が発生した内部クロック４ｆ_sc、および、ＡＴ
Ｍ通信回線２０が供給する回線クロックＮＣＬＫに基づ
いて同期データＲＴＳを生成し、順次、送信装置１８に
対して出力する。

【００８４】送信装置１８において、シャフリング回路
５０は上述のように映像データを入力された順番に記憶
し、演算により生成したアドレスの順番に従って読み出
してシャフリング処理し、多重化回路１８６およびＡＴ
Ｍセル生成回路１８８は、音声データ、主メモリ１６が
生成したデータＲＴＳ等、および、シャフリング処理後
の映像データを図１３に示したＰＤＵパケットに多重化
し、ＡＴＭセルに変換し、ＡＴＭ通信回線２０を介して
伝送装置３０に対して送信する。ＡＴＭ通信回線２０
は、伝送装置１０から送信されたＡＴＭセルを伝送装置
３０に対して伝送するとともに、伝送装置３０に対して
回線クロックＮＣＬＫを供給する。

【００８５】伝送装置３０において、伝送装置１０から
伝送されてきたＡＴＭセルは、受信装置３２により受信
され、ＡＴＭセルのアドレス部が取り除かれてＰＤＵパ
ケットが再生される。また、受信装置３２は、ＰＤＵパ
ケットから分離した、上記伝送装置１０の音声・映像デ
ータＰＶＤに対応する音声・映像データＲＶＤをＶＴＲ
３４に対して出力し、ＶＴＲ３４はこれを記録する。ク
ロック制御装置３６は、ＰＤＵパケットに含まれる同期
データＲＴＳおよび回線クロックＮＣＬＫに基づいてク
ロック発生装置３８を制御し、伝送装置３０の内部クロ
ック４ｆ_scの周波数を、伝送装置１０の内部クロック４
ｆ_scに同期させる。

【００８６】以上述べたように、ＶＴＲ１４，３４のイ
ンターフェースとして、テレビジョン放送局等において
インフラストラクチャーとして広く用いられているＳＤ
Ｉ方式を用いているので、既存の設備との整合性がよ
く、既存の設備の有効利用を図ることができる。なお、
上記実施例に示したデータ伝送システム１の各部分の回
路構成、信号の論理値および波形等は例示であり、同等
の機能を実現可能な回路等に置き換えることも可能であ
る。

【００８７】また、上記実施例においては、送信装置１
８に接続される機器としてＶＴＲ装置を例示したが、こ
れに限らず、例えばＳＤＩ方式でデータを入出力する編
集装置、あるいは、ＳＤＩ方式の伝送設備を接続するよ
うに構成してもよい。また、図１３に示したＰＤＵパケ
ットは例示であり、本発明は他の形式の伝送パケットを
用いる伝送方式に適応することができる。

【００８８】また、本発明はＳＤＩ方式とＡＴＭ方式と
の組み合わせに限らず、各ノードに均等で正確な回線ク
ロックを供給可能な通信回線、例えばＮ−ＩＳＤＮ通信
回線あるいは専用データ回線等に接続された、回線クロ
ックの周波数と内部クロックの周波数とが整数比の関係
になる任意の方式の伝送装置に応用することが可能であ
る。さらに、本発明に係るデータ伝送システムは、今後
開発されるであろう伝送方式においても広く適用可能で
あることが予想される。また、本発明に係るデータ伝送
システム１は、音声・映像データの他、これらのいずれ
かのデータ、あるいは、情報処理用のデータ等に適用す
ることができる。

【００８９】なお、単位ブロックのライン数は、単位ブ
ロックごとに変更してもよい。例えば、映像の先頭の２
３ラインを表２−１に示したシャフリング係数を用いて
シャフリングし、続く２５ラインは表２−２に示したシ
ャフリング係数を用いてシャフリングするといったよう
に構成してもよい。また、通信回線の品質を測定する手
段をさらに用意し、通信回線の品質に応じて単位ブロッ
クの分割方法およびシャフリング係数を変更するように
構成してもよい。

【００９０】

【発明の効果】以上述べたように、本発明に係るデータ
シャフリング方法およびその装置によれば、シャフリン
グ処理のために映像データに付加するダミーデータを極
力少なくすることができる。また、本発明に係るデータ
シャフリング方法およびその装置によれば、通信回線の
品質に応じて最適なシャフリング方法で映像データ等を
シャフリングすることができる。

【００９１】また、本発明に係るデータシャフリング方
法およびその装置によれば、通信回線の品質が悪い場合
には複雑でデータ誤りに対する補間能力が高い方法でシ
ャフリングすることができ、通信回線の品質が良い場合
には処理遅延が小さい方法でシャフリングすることがで
きる。

【図面の簡単な説明】

【図１】本発明に係るデータ伝送システムの構成を示す
図である。

【図２】図１に示した送信装置の構成を示す図である。

【図３】図２に示したシャフリング回路の構成を示す図
である。

【図４】ＡＴＭアダプテーションレイヤ１プロトコルを
用いた場合のロングインターリーブＥＣＣ用のブロック
の構成を示す図である。

【図５】図３に示したシャフリング回路の動作タイミン
グを示す図である。

【図６】図３に示したシャフリング回路の動作タイミン
グを示す図でって、図５に示した範囲ａの部分を拡大し
た図である。

【図７】図３に示したシャフリング回路の動作タイミン
グを示す図である。

【図８】図３に示したシャフリング回路の動作タイミン
グを示す図でって、図７に示した範囲ａの部分を拡大し
た図である。

【図９】図１および図３に示したシャフリング回路によ
るシャフリング後の映像データの配列を例示する図であ
る。

【図１０】図９に示したシャフリング後の映像データの
第０〜第６ラインにデータ誤りが生じた際に、元の配列
に戻した映像データの配列を例示する図である。

【図１１】表１に示したプログラムの動作を示すフロー
チャート図である。

【図１２】図１１に示したステップ１００の動作を示す
フローチャート図である。

【図１３】図２に示した多重化回路が生成する伝送パケ
ット（ＰＤＵパケット）の構成を示す図である。

【図１４】図１に示した受信装置の構成を示す図であ
る。

【符号の説明】

１…データ伝送システム、１０…伝送装置、１２…クロ
ック発生装置、１４…ＶＴＲ、１６…ＲＴＳ生成装置、
１８…送信装置、１８０…Ｓ／Ｐ変換回路、１８２…ワ
ード幅変換回路、５０…シャフリング回路、５０２，５
０４…バッファ回路、５０６，５０８…メモリ回路、５
１０，５１６，５２２，５２６，５３２…スイッチ回
路、５１２…ＦＩＦＯ回路、５１４，５２４…加算回
路、５２８…ラッチ回路、５２０…シャフリングタイミ
ング回路、５２８…ラッチ回路、５３０…スイッチ制御
回路、１８６…多重化回路、１８８…ＡＴＭセル生成回
路、２０…ＡＴＭ通信回線、３０…伝送装置、３２…受
信装置、３２０…ＡＴＭセル分解回路、３２２…分離回
路、３２４…デシャフリング回路、３２６…コンシール
回路、３２８…ワード幅変換回路、３３０…Ｐ／Ｓ変換
回路、３４…ＶＴＲ、３６…クロック制御装置、３６０
…ＦＩＦＯ回路、３６２…ラッチ回路、３６６…ラッチ
回路、３６８…スイッチ回路、３７０…スイッチ制御回
路、３７２…ＮＯＴ回路、３７４…カウンタ回路、３７
６…ＤＦＦ、３７８…デコーダ回路、３８０…カウンタ
回路、３８２…ＤＦＦ、３８４…比較回路、３８…クロ
ック発生装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 7/24 Ｈ０４Ｎ 5/92 Ｚ // Ｈ０４Ｑ 3/00 7/13 Ｚ

Claims

【特許請求の範囲】

【請求項１】それぞれ所定の数ずつ複数のデータ単位に
含まれ、これらのデータ単位から構成される２次元的な
配列において隣接するデータ同士を用いて補間可能な所
定のデータを並び替え、伝送中に生じるデータ誤りに対
する補間を容易にする等のためにシャフリングするデー
タシャフリング方法であって、前記２次元的な配列を、所定数の前記データ単位をそれ
ぞれ含む複数の処理単位に分け、前記所定のデータそれぞれと前記所定のデータそれぞれ
の前記処理単位における位置を示す連続番号それぞれと
を、前記処理単位ごとに対応付け、前記所定のデータそれぞれに対応する前記連続番号それ
ぞれと所定の係数との加算値または減算値それぞれを、
前記処理単位ごとに算出し、前記連続番号の最大値に対する前記加算値または前記減
算値それぞれの剰余系の値それぞれを、前記処理単位ご
とに算出し、前記剰余系の値それぞれが示す前記処理単位における位
置に、前記剰余系の値それぞれに対応する前記所定のデ
ータそれぞれを配列し、前記処理単位ごとに前記所定の
データをシャフリングするデータシャフリング方法。
【請求項２】前記処理単位それぞれに対応する前記所定
の係数それぞれは、前記処理単位それぞれにおいて、前記剰余系の値が重複
せず、シャフリング後の前記処理単位それぞれの任意の位置の
所定数の連続した前記データ単位のみに含まれる前記所
定のデータ全てが壊れた場合に、これら所定のデータを
シャフリング前の前記処理単位それぞれにおける位置に
戻したときに、壊れた前記所定のデータ同士が所定の間隔を保つように
定められる請求項１に記載のデータシャフリング方法。
【請求項３】映像を構成するラインそれぞれに含まれる
映像データを並び替え、シャフリングするデータシャフ
リング装置であって、それぞれ所定数の前記ラインから構成される処理ブロッ
クごとに、この処理ブロックに含まれる映像データそれ
ぞれを記憶する映像データ記憶手段と、前記処理ブロックごとに、前記処理ブロックに対応する
所定の係数を用いて所定の演算処理を行い、前記映像デ
ータ記憶手段から前記映像データを読み出す読み出しア
ドレスを順次、発生する読み出しアドレス発生手段と、前記処理ブロックごとに、前記読み出しアドレスに基づ
いて前記映像データ記憶手段から前記映像データを順
次、読み出してシャフリングする映像データシャフリン
グ手段とを有するデータシャフリング装置。
【請求項４】前記処理ブロックそれぞれに対応する前記
所定の係数それぞれは、前記処理ブロックそれぞれにおいて、前記読み出しアド
レスが重複せず、シャフリング後の前記処理ブロックそれぞれの任意の位
置の所定数の連続した前記ラインのみに含まれる前記映
像データ全てが壊れた場合に、これら映像データをシャ
フリング前の前記処理ブロックそれぞれにおける位置に
戻したときに、壊れた前記映像データ同士が所定の間隔
を保つように定められる請求項３に記載のデータシャフ
リング装置。
【請求項５】前記読み出しアドレス発生手段は、前記映像データそれぞれを記憶する前記映像データ記憶
手段のアドレスと前記所定の係数との加算値または減算
値それぞれを順次、算出する演算手段と、前記映像データ記憶手段が前記映像データを記憶する最
上位のアドレスに対する前記加算値それぞれの剰余系の
値、または、最下位のアドレスに対する前記減算値それ
ぞれの剰余系の値を、前記読み出しアドレスとして順
次、算出する剰余系算出手段とを有する請求項４に記載
のデータシャフリング装置。