JP2001224028A - 情報処理装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 バイトシャフリングに適したパケットを構成
する。 【解決手段】 符号化回路１５により符号化されたデー
タは、パケット化回路１７によりパケット化される。そ
の際、符号化回路１５は、データのシャフリング（入れ
替え）がバイト単位で行われる。データの中にはビット
単位のデータもあり、そのようなビット単位のデータ
は、ブランクを挿入することによりバイト単位に変換し
てシャフリングを行う。また、パケット化回路１７によ
りパケット化は、１パケットに格納される各データが、
８の倍数になる（バイト単位となる）ように設定されて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置および
方法に関し、特に、入力データの選択、計数、およびメ
モリアドレシング先の計数カウンタ値に、アドレスビッ
トの組み合わせが１対１で対応するメモリマップを用い
る情報処理装置および方法に関する。

【０００２】

【従来の技術】データ伝送における圧縮方式の多くに
は、圧縮比を向上させるため、エントロピー符号化に代
表される可変長符号化が用いられている。このエントロ
ピー符号化の特徴は、圧縮の対象となるデータの内容に
応じて符号語の長さを変えることで圧縮を実現すること
である。例えば、発生頻度の高いデータには、短い符号
語が割り当てられ、発生頻度の低いデータには長い符号
語が割り当てられる。その結果、伝送するデータ全体の
情報量が削減される。

【０００３】通信エラーにより受信側で誤ったデータが
受信された場合、データの内容に応じて、符号語の長さ
が常に変化するため、復号の誤りは、伝送されるデータ
の基準となるポイントまで続くことになり、この現象
は、一般に「エラー伝搬」と称される。

【０００４】また、MPEG(Moving Picture Experts Grou
p)に代表される動画像の圧縮方式は、離散コサイン変換
により、空間的冗長度を減らすと共に、フレーム間の差
分のみを伝送するなどして、時間的冗長度を減らすこと
により、データ量を削減する。

【０００５】このような圧縮方式により圧縮された動画
像のデータは、受信側で伸張されるが、通信エラーによ
り伝送した動画像のデータが欠落した場合、そのデータ
の欠落は、空間的および時間的に伸張され、圧縮比が高
いほどその影響が顕著に現れる。

【０００６】モバイル環境の、通信路の条件は、固定局
または有線と比較して劣悪で、「パケットロス」と称さ
れるバースト状のデータの欠落が比較的頻繁に発生す
る。そこで、このようなモバイル環境での、圧縮を利用
する動画像の通信では、データを伝送する前に、連続す
るデータ間でシャフリングを行い、データを分散させる
ことにより、パケットが欠落した場合においても、受信
側においては、欠落したパケットのデータを受信された
パケットのデータにより補間できるようにされている。

【０００７】例えば、ADRC（Adaptive Dynamic Range C
oding）方式で符号化されたデータをシャフリングした
後パケット化して伝送する場合、図１に示すようなパケ
ット構成が提案されている。図１は、ADRC方式のデータ
の２フレーム分をATM（Asynchronous Transfer Mode）
方式のパケットサイズに分割して伝送する際のパケット
構成を示している。１パケットは、ダイナミックレンジ
（DR）、モーションフラグ（MF）、画素値の最小値（MI
N）、量子化テーブルのインデックス（TI）、およびコ
ードＱから構成されている。以下、適宜、DR，MF，MI
N、およびTIをFLデータと称し、コードＱをVLデータと
称する。

【０００８】１個のDRのデータはＡビットから、MINの
データはＢビットから、MFのデータはＣビットから、TI
のデータはＤビットから、それぞれ構成されている。１
パケットのデータ領域のサイズは４７バイトと設定され
ており、上述した４つのデータDR、MF、MIN、TIのデー
タ量を４７バイトから除いた残りのビット数が、コード
Ｑのデータサイズとなる。

【０００９】パケットにはtype０乃至type６までの、合
計７タイプのパケット構成が存在しており、それぞれ、
パケット番号に応じて使い分けられる。パケットは、パ
ケットタイプ毎に、含まれるデータDR、MF、MIN、TIの
個数が異なっており、それに応じて、コードＱのビット
数も異なっている。このように、異なるパケットタイプ
を使い分けることにより、パケットロスが発生した場合
でも、その影響を抑えるようにされている。

【００１０】

【発明が解決しようとする課題】上述したように、デー
タにシャフリングを施してから伝送する場合、シャフリ
ングをするために、一旦、RAM（Random Access Memor
y）などの記憶装置に記憶させておく必要がある。RAMな
どは、通常、バイト単位でデータを取り扱う。そこで、
上述したように、複数のパケットタイプを用いる場合、
パケット内のデータをバイト単位で扱ったとき、各デー
タのビット割り当ては、バイト単位とずれることが多
く、また、パケット内の各データの位置は、パケットタ
イプ毎に異なるため、ビット割り当ての状態を監視し、
演算によりシフト量を決定することにより行う、また
は、パケットタイプ毎のビット割り当ての組み合わせを
記述したテーブルを用いて行う必要がある。

【００１１】また、シャフリングを行う際のアドレシン
グ演算には、乗算または乗算の組み合わせを予測した係
数テーブルを用いる方式が考えられる。アドレシングに
乗算を用いる場合、演算時間がかかり、ハードウェアの
構成規模が大きくなる可能性があった。乗算の組み合わ
せを予測した係数を用いる場合、上述したような複数の
異なるデータを扱う時は、それらの値の組み合わせが厖
大となり、その係数を記憶しておくメモリ量が大きくな
るといった課題があった。

【００１２】本発明はこのような状況に鑑みてなされた
ものであり、データをバイト単位として扱い、入力デー
タの選択、計数、およびメモリアドレシング先の計数カ
ウンタ値に、アドレスビットの組み合わせが１対１で対
応するメモリマップを用いることにより、乗算のための
ハードウェアの規模を小さくし、係数テーブルを記憶す
るメモリ量を小さくすることを目的とする。

【００１３】

【課題を解決するための手段】請求項１に記載の情報処
理装置は、ビット単位のデータをバイト単位のデータと
して扱うために集成する集成手段と、集成手段により集
成されたデータを他のバイト単位のデータ間に挿入し、
パケットを生成する生成手段と、生成手段により生成さ
れたパケットを伝送する際、伝送レートに合ったデータ
量になるように、パケットを所定数多重化して伝送する
伝送手段とを含むことを特徴とする。

【００１４】請求項３に記載の情報処理方法は、ビット
単位のデータをバイト単位のデータとして扱うために集
成する集成ステップと、集成ステップで集成されたデー
タを他のバイト単位のデータ間に挿入し、パケットを生
成する生成ステップと、生成ステップで生成されたパケ
ットを伝送する際、伝送レートに合ったデータ量になる
ように、パケットを所定数多重化して伝送する伝送ステ
ップとを含むことを特徴とする。

【００１５】請求項１に記載の情報処理装置と請求項３
に記載の情報処理方法においては、ビット単位のデータ
がバイト単位のデータとして扱うために集成され、集成
されたデータを他のバイト単位のデータ間に挿入し、パ
ケットが生成され、生成されたパケットを伝送する際、
伝送レートに合ったデータ量になるように、パケットが
所定数多重化されて伝送される。

【００１６】

【発明の実施の形態】図２は、本発明に係る画像を送受
信する画像伝送システムを説明する図である。送信装置
１は、入力されたビデオ信号を、本発明に係る方式で圧
縮し、符号化し、パケットの形式に変換し、伝送路を介
して、受信装置２に送信する。受信装置２は、伝送路を
介して送信されたパケットを受信し、パケットに含まれ
るデータを本発明に係る方式で復号して、伸張し、ビデ
オ信号として出力する。伝送路において、パケットに含
まれるデータは、輻輳などにより、欠落することがあ
る。また、伝送路を構成するＡＴＭ交換機（図示せず）
の処理能力を超えたような場合、パケットそのものが、
失われることがある。

【００１７】図３は、本発明に係る送信装置１の一実施
の形態の構成を示すブロック図である。Ｙ／Ｃ分離クロ
マデコーダ１１は、アナログコンポジットビデオ信号、
または輝度信号Ｙとクロマ信号Ｃのようなアナログコン
ポーネント信号（Ｙ／Ｃ信号）のいずれか１つの信号が
入力されると、その信号を、輝度信号Ｙ、色信号Ｕ，Ｖ
のようなコンポーネント信号（Ｙ／Ｕ／Ｖ信号）に変換
し、セレクタ１２に供給する。セレクタ１２は、Ｙ／Ｃ
分離クロマデコーダ１１から供給されたＹ／Ｕ／Ｖ信
号、または初めからＹ／Ｕ／Ｖ信号のフォーマットで入
力された信号の一方を選択し、間引き部１３に供給す
る。このＹ／Ｕ／Ｖ信号は、例えば、スタンダードデン
シティ（ＳＤ）、４：２：２、フィールド周波数６０Ｈ
ｚ、およびインターレースフォーマット形式の信号であ
る。

【００１８】間引き部１３は、セレクタ１２から供給さ
れたＹ信号、Ｕ信号、およびＶ信号を、それぞれ後述す
る方式で間引きして、フォーマット変換回路１４に供給
する。間引き部１３は、前置フィルタ４１、Ａ／Ｄ変換
回路４２、間引きフィルタ４３、外部メモリ４４、ＵＶ
垂直１／２回路４５、および外部メモリ４６で構成され
る。

【００１９】前置フィルタ４１は、入力されたＹ信号、
Ｕ信号、およびＶ信号の、それぞれ所定の周波数帯域の
みを出力するローパスフィルタである。前置フィルタ４
１の出力は、Ａ／Ｄ変換回路４２に供給される。

【００２０】Ａ／Ｄ変換回路４２は、入力されたＹ信
号、Ｕ信号、およびＶ信号をサンプリングし、それぞれ
を、例えば、８ビットのデータとする。Ａ／Ｄ変換回路
４２に入力されたアナログＹ信号は、サンプリングされ
ることにより、水平方向に５２８画素および垂直方向に
４８０画素を含むＹデータとして、間引きフィルタ４３
に出力される。

【００２１】Ａ／Ｄ変換回路４２に入力されたアナログ
Ｕ信号は、サンプリングされることにより、水平方向に
１７６画素および垂直方向に４８０画素を含むＵデータ
として間引きフィルタ４３に出力される。Ａ／Ｄ変換回
路４２に入力されたアナログＶ信号は、サンプリングさ
れることにより、水平方向に１７６画素および垂直方向
に４８０画素を含むＶデータとして間引きフィルタ４３
に出力される。

【００２２】従って、Ａ／Ｄ変換回路４２の出力は、
３：１：１のフォーマットの信号となっている。

【００２３】間引きフィルタ４３は、入力されたＹデー
タ、Ｕデータ、およびＶデータを一時的に外部メモリ４
４に記憶させ、一時的に記憶させたＹデータ、Ｕデー
タ、およびＶデータを、それぞれ水平方向に１／２およ
び垂直方向に１／２に間引きし、ＵＶ垂直１／２回路４
５に供給する。

【００２４】ＵＶ垂直１／２回路４５は、間引きフィル
タ４３から供給されたＹデータ、Ｕデータ、およびＶデ
ータを一時的に外部メモリ４６に記憶させ、一時的に記
憶させたＵデータおよびＶデータを、それぞれ垂直方向
に１／２に間引きし、Ｙデータ、Ｕデータ、およびＶデ
ータをフォーマット変換回路１４に出力する。

【００２５】従って、間引き部１３より出力される信号
は、３：０．５：０．５の信号となる。

【００２６】フォーマット変換回路１４は、間引き部１
３から供給されたＹデータ、Ｕデータ、およびＶデータ
を、後述する方式で並び替えて、ブロック構造として、
符号化回路１５に供給する。

【００２７】符号化回路１５は、フォーマット変換回路
１４から供給されたＹデータ、Ｕデータ、およびＶデー
タを一時的に外部メモリ１６に記憶させ、外部メモリ１
６にに記憶されたＹデータ、Ｕデータ、およびＶデータ
を、記憶と読み出しのアドレスを変えることでシャフリ
ングして、ＡＤＲＣ（Adaptive Dynamic Range Codin
g）方式で符号化し、シャフリングして、パケット化回
路１７に出力する。

【００２８】ＡＤＲＣ方式は、入力された画像のデータ
のダイナミックレンジ（ＤＲ）に適応した可変長の符号
を出力する可変長符号化方式である。画像のデータは、
複数の画素からなるブロック（後述するＡＤＲＣブロッ
ク）に分割され、各ブロックに含まれる画素値の最大値
および最小値の差であるダイナミックレンジが検出され
る。ブロックのダイナミックレンジを基に、各画素値を
元の量子化ビット数（例えば、８ビット）よりも少ない
ビット数で、再量子化する。ダイナミックレンジが小さ
いほど、少ないビット数で再量子化することができ、量
子化ひずみの増大を抑えつつ、画素の画素値の冗長度の
みを除去して、更にデータ量を少なくすることが可能で
ある。

【００２９】ＡＤＲＣ方式は、ダイナミックレンジの大
きさに関連して量子化ビット数を選択するものである。
ダイナミックレンジの大小関係を判断するために、動き
などに対応した閾値が使用される。再量子化のためのビ
ット数として、例えば、２ビット、３ビット、または４
ビットのいずれか１つを割り当てるとき、動きまたはダ
イナミックレンジ毎の量子化テーブルに記憶された閾値
Ｔ１およびＴ２（但し、Ｔ１＜Ｔ２）が使用される。受
信側でも、同じ量子化テーブルが使用される。

【００３０】ダイナミックレンジが（Ｔ１−１）以下で
あるブロックでは、画素値に対するコードに、２ビット
が割り当てられる。ダイナミックレンジがＴ１以上で
（Ｔ２−１）以下であるブロックでは、画素値に対する
コードに、３ビットが割り当てられる。ダイナミックレ
ンジがＴ２以上であるブロックでは、画素値に対するコ
ードに、４ビットが割り当てられる。画素値に対するコ
ードに割り当てられたビット数をｑとする。

【００３１】符号化は、２フレームを３０分割して作成
される、８８個のＡＤＲＣブロックを単位（この単位を
バッファと称する）として実行される。１つのバッファ
に対して生成されるコードが、ここでは、16,104ビット
以下になるように、閾値Ｔ１およびＴ２を記憶した量子
化テーブルは、１つのバッファに対して１つ選択され
る。選択された量子化テーブルは、ＴＩで示されるテー
ブルインデックスで指定される。１つのバッファに対し
て生成されるコードが、16,104ビット以下になるように
することで、符号化された画像のデータの情報を、8Mbp
sとすることができる。

【００３２】ダイナミックレンジが２のｑ乗より大きい
とき、画素値に対するコードＱは、［（Ｌ−ＭＩＮ＋
０．５）×２ｑ／ＤＲ］で算出される。［］は、小数点
以下の切り捨てを表す。Ｌは、画素値を表し、ＭＩＮ
は、ブロック内の画素の画素値の最小値を表す。ＤＲ
は、ブロックのダイナミックレンジを表す。ダイナミッ
クレンジが２のｑ乗以下のとき、画素値に対するコード
Ｑは、Ｌ−ＭＩＮで算出される。

【００３３】符号化回路１５は、符号化されたデータと
して、量子化テーブルを指定するテーブルインデックス
ＴＩ、ダイナミックレンジＤＲ、ブロック内の画素の画
素値の最小値ＭＩＮ、動きを示す動きフラグＭＦ、およ
び画素値に対応するコードＱを出力する。テーブルイン
デックスＴＩ、ダイナミックレンジＤＲ、ブロック内の
画素の画素値の最小値ＭＩＮ、および動きを示す動きフ
ラグＭＦの長さ（ビット数）は、８ビットで固定であ
る。一方、画素値に対するコードＱの長さは、変化す
る。

【００３４】パケット化回路１７は、符号化回路１５か
ら供給された、符号化データを、一時的に外部メモリ１
８に記憶させ、一時的に記憶された符号化データを、
１．６Ｋビット毎に分割し、ヘッダ等を付加してパケッ
ト化し、送信回路１９に供給する。送信回路１９は、パ
ケット化回路１７から供給されたパケットを所定の伝送
方式で変調して、伝送路を介して送信する。

【００３５】ＰＬＬ回路２０は、画像に同期した基準信
号を生成し、コントロール回路２１に基準信号を供給す
る。コントロール回路２１は、間引き部１３、フォーマ
ット変換回路１４、符号化回路１５、外部メモリ１６、
パケット化回路１７、外部メモリ１８、および送信回路
１９に、ＰＬＬ回路２０から供給された基準信号に基づ
く、コントロール信号を供給し、送信装置１全体の動作
を制御する。

【００３６】図４を参照して、送信装置１に入力された
画像信号が圧縮される過程を説明する。６０Ｈｚのフィ
ールド周波数を有する、インターレース方式のＹ信号
は、Ａ／Ｄ変換回路４２により、１フィールド当たり水
平方向に５２８画素および垂直方向に４８０画素のＹデ
ータに変換される。６０Ｈｚのフィールド周波数を有す
る、インターレース方式のＵ信号およびＶ信号は、水平
方向に１７６画素および垂直方向に４８０画素のＵデー
タおよびＶデータにそれぞれ変換される。Ａ／Ｄ変換回
路４２に入力される画像の信号の情報は166Mbpsに相当
し、Ａ／Ｄ変換回路４２から出力される画像のデータの
情報は104Mbpsとなり、６２％の情報量に圧縮される。

【００３７】６０Ｈｚのフィールド周波数を有する、イ
ンターレース方式の１フレーム当たり水平方向に５２８
画素および垂直方向に４８０画素を含むＹデータは、間
引きフィルタ４３により、３０Ｈｚのフレーム周波数を
有する、プログレッシブ方式の１フレーム当たり水平方
向に２６４画素および垂直方向に２４０画素を含むデー
タに圧縮される。６０Ｈｚのフィールド周波数を有す
る、インターレース方式の１フレーム当たり水平方向に
１７６画素および垂直方向に４８０画素を含むＵデータ
およびＶデータは、間引きフィルタ４３により、３０Ｈ
ｚのフレーム周波数を有する、プログレッシブ方式の１
フレーム当たり水平方向に８８画素および垂直方向に２
４０画素を含むデータにそれぞれ圧縮される。

【００３８】１フレーム当たり水平方向に８８画素およ
び垂直方向に２４０画素を含むＵデータおよびＶデータ
は、ＵＶ垂直１／２回路４５により、水平方向に８８画
素および垂直方向に１２０画素を含むデータにそれぞれ
圧縮される。ＵＶ垂直１／２回路４５から出力される画
像のデータの情報は、21Mbpsとなり、送信装置１に入力
される信号の情報と比較し、１３％の情報量に圧縮され
る。

【００３９】このように、間引き部１３で間引き処理を
行うことで、後段の各回路の構成を簡略化し、伝送路に
おけるビットレートを、実用的な充分小さい値に設定す
ることができる。

【００４０】３０Ｈｚのフレーム周波数を有する、プロ
グレッシブ方式の１フレーム当たりそれぞれ水平方向に
８８画素および垂直方向に１２０画素を含むＵデータお
よびＶデータは、フォーマット変換回路１４により、８
８画素×１２０画素のデータを２つ合わせたデータに変
換される。

【００４１】１フレーム当たり水平方向に２６４画素お
よび垂直方向に２４０画素を有するＹデータ並びに８８
画素×１２０画素×２のＵデータおよびＶデータが符号
化回路１５により符号化される。符号化された画像のデ
ータの情報は、8Mbpsとなり、送信装置１に入力される
アナログ信号の情報と比較し、５％の情報量に圧縮され
る。

【００４２】以上のように、送信装置１は、画像信号を
圧縮して符号化する。

【００４３】図５は、間引きフィルタ４３の構成を示す
ブロック図である。インターレース方式のＹデータは、
水平方向のラインに沿って、水平１／２回路６１に供給
される。水平１／２回路６１は、遅延回路（レジスタ）
７１−１乃至７１−Ｎ、乗算回路７２−１乃至７２−
Ｎ、および加算回路７３で構成されている。

【００４４】ハーフバンドフィルタである水平１／２回
路６１に順次入力されたＹデータは、遅延回路７１−１
乃至７１−Ｎにより、それぞれ水平方向の１画素分だけ
遅延され、順次後段に出力される。乗算回路７２−１乃
至７２−Ｎは、入力されたＹデータ（画素）に１／Ｎを
乗じて、加算回路７３に出力する。加算回路７３は、乗
算回路７２−１乃至７２−Ｎから供給されたデータを加
算し、垂直１／２回路６２に出力する。

【００４５】ハーフバンドフィルタである垂直１／２回
路６２は、ラッチ回路８１、フィールドＦＩＦＯ（Fast
In Fast Out)８２、加算回路８３、およびラッチ回路
８４から構成されている。水平１／２回路６１から出力
されたデータは、ラッチ回路８１に供給される。ラッチ
回路８１は、クロック信号が入力されたとき、入力され
たデータをラッチし、ラッチしたデータを出力する。

【００４６】水平１／２回路６１の動作を図６を参照し
て説明する。フレームの水平方向に順次入力された、Ｙ
データ（図６に白い丸印で示す画素）は、遅延回路７１
−１乃至７１−Ｎにより保持され、乗算回路７２−１乃
至７２−Ｎによりそれぞれ係数が乗算される。乗算回路
７２−１乃至７２−Ｎの出力は、加算回路７３で加算さ
れた後、ラッチ回路８１に出力される。ラッチ回路８１
には、図６の黒い４角形に対応するタイミングで、ラッ
チを指示するクロック信号が入力される。図６の例で
は、水平方向に、２画素のデータが転送される度に１つ
のクロックがラッチ回路８１に入力されるので、例え
ば、Ｎ＝２で、各係数の値が１／２の場合、隣接する２
個の画素の平均値が、図６の黒い４角形で示すタイミン
グでラッチ回路８１にラッチされる。このように、ラッ
チ回路８１がラッチする画素の数は、間引きフィルタ４
３に入力されたデータの画素の数の１／２となる。

【００４７】ラッチ回路８１によりラッチされた値は、
フィールドＦＩＦＯ８２および加算回路８３に供給され
る。フィールドＦＩＦＯ８２は、ラッチ回路８１から供
給された水平方向に１／２に間引かれた第１フィールド
の画素のデータを記憶して、１フィールド分遅延させ、
加算回路８３に出力する。加算回路８３は、ラッチ回路
８１およびフィールドＦＩＦＯ８２から供給されたデー
タを加算して、ラッチ回路８４に供給する。ラッチ回路
８４は、イネーブル信号が入力されたとき、入力された
データをラッチする。

【００４８】垂直１／２回路６２の動作を図７を参照し
て説明する。第１フィールドの任意の画素（図７に示す
第１フィールド上の黒い４角形の画素）のＹデータ、お
よび第１フィールドの画素と画面の水平方向に同一の位
置で、１つ下のラインの第２フィールドの画素（図７に
示す、第１フィールド上の黒い４角形の画素の右下に位
置する第２フィールド上の黒い４角形の画素）のデータ
が、加算回路８３により加算された後、ラッチ回路８４
に出力される。従って、ラッチ回路８４には、第１フィ
ールドと第２フィールドの画素の平均値（図７に白い４
角形で示す画素に相当する）がラッチされる。

【００４９】このように、ラッチ回路８４の出力は、ラ
ッチ回路８１から出力された画素のデータに対して、第
１フィールドおよび第２フィールドの間で、１／２に間
引きされ、次に、第３フィールドおよび第４フィールド
の間で、１／２に間引きされ、３０Ｈｚのフレーム周波
数を有する、プログレッシブ方式のＹデータとなる。

【００５０】ＵデータおよびＶデータも、同様に水平方
向と垂直方向に１／２に間引きされ、３０Ｈｚのフレー
ム周波数を有する、プログレッシブ方式のフォーマット
のデータとなる。

【００５１】以上のように、間引きフィルタ４３から出
力される画像のＹデータ、Ｕデータ、およびＶデータ
は、それぞれ間引きされた３０Ｈｚのフレーム周波数を
有する、プログレッシブ方式のフォーマットのデータと
なる。

【００５２】次に、ＵＶ垂直１／２回路４５について説
明する。図８は、ＵＶ垂直１／２回路４５の構成を示す
ブロック図である。ＵＶ垂直１／２回路４５には、間引
きフィルタ４３より、間引きされた３０Ｈｚのフレーム
周波数を有する、プログレッシブ方式のＵデータおよび
Ｖデータが入力される。入力されたデータは、ラインＦ
ＩＦＯ９１−１乃至９１−６により、１ライン分ずつ、
順次遅延され、後段に供給される。乗算回路９２−１
は、入力されたデータに係数を乗じて、加算回路９３に
出力する。乗算回路９２−２乃至９２−７は、それぞれ
ラインＦＩＦＯ９１−２乃至９１−６より入力されたデ
ータに、係数を乗算して加算回路９３に出力する。

【００５３】加算回路９３は、乗算回路９２−１乃至９
２−７から供給されたデータを加算して、ラッチ回路９
４に供給する。ラッチ回路９４は、クロック信号が入力
されたとき、入力されたデータをラッチする。

【００５４】ＵＶ垂直１／２回路４５の動作を図９を参
照して説明する。連続する７本のライン上の、画面の水
平方向に同一の位置の画素（図９に白い４角形で示す画
素）のデータが乗算回路９２−１乃至９２−７に入力さ
れる。乗算回路９２−１乃至９２−７は、入力されたデ
ータに、それぞれ係数を乗算する。加算回路９３は乗算
回路９２−１乃至９２−７の出力を加算して、出力す
る。ラッチ回路９４には、２ラインに１回のタイミング
（図９に黒い丸印で示すタイミング）で、ラッチ信号が
入力される。このように、ＵＶ垂直１／２回路４５は、
入力されたＵデータおよびＶデータのラインの本数を１
／２に間引いて、出力する。

【００５５】なお、ＵＶ垂直１／２回路４５は、Ｙデー
タを通過させる。

【００５６】次に、符号化回路１５について説明する。
図１０は、符号化回路１５の構成を示すブロック図であ
る。コントロール回路２１から供給されるコントロール
信号は、タイミング信号生成回路１０１に入力される。
タイミング信号生成回路１０１は、入力されたコントロ
ール信号を基に、タイミング信号を生成し、ブロックシ
ャフル回路１０２、ＡＤＲＣ符号化回路１０３、および
セグメント間シャフル回路１０４に供給する。

【００５７】フォーマット変換回路１４により、変換さ
れたＹデータ、Ｕデータ、およびＶデータは、ブロック
シャフル回路１０２に入力される。ブロックシャフル回
路１０２は、供給されたＹデータ、Ｕデータ、およびＶ
データを外部メモリ１６の所定の位置に一時的に記憶さ
せる。ブロックシャフル回路１０２は、外部メモリ１６
に記憶させたＹデータ、Ｕデータ、およびＶデータを、
後述するＡＤＲＣブロックの形式に並び換え、後述する
セグメントの範囲で、かつＡＤＲＣブロック単位でシャ
フルし、ＡＤＲＣ符号化回路１０３に供給する。

【００５８】ＡＤＲＣ符号化回路１０３は、ブロックシ
ャフル回路１０２から供給されたＹデータ、Ｕデータ、
およびＶデータを、ＡＤＲＣ方式に基づき符号化し、セ
グメント間シャフル回路１０４に供給する。セグメント
間シャフル回路１０４は、供給されたＡＤＲＣで符号化
されたデータを外部メモリ２２の所定の位置に、一時的
に記憶させる。

【００５９】セグメント間シャフル回路１０４は、外部
メモリ２２に記憶させたＡＤＲＣデータを、記憶と読み
出しのアドレスを変えることで、シャフルする。セグメ
ント間シャフル回路１０４におけるシャフルは、伝送路
におけるデータの欠落が発生しても、受信装置２が、ダ
イナミックレンジＤＲ、最小値ＭＩＮ、および動きフラ
グＭＦいずれかを受信できる可能性を高め、また、伝送
路におけるデータの欠落が発生しても、受信装置２が、
各コードＱを分けて抽出しやすくすることを目的とす
る。

【００６０】図１１を参照して、符号化回路１５および
パケット化回路１７の処理の単位を説明する。あるフレ
ーム０と次のフレーム１から、後述する方式により、そ
れぞれ画素を選択して、１３２０個の偶数セグメントの
ＡＤＲＣブロック（４×１６画素から成る）と１３２０
個の奇数セグメントのＡＤＲＣブロック（４×１６画素
から成る）が生成される。生成されたＡＤＲＣブロック
から、ブロックシャフル回路１０２により、８８個ずつ
のＡＤＲＣブロックが選択される。ＡＤＲＣブロック
は、選択された８８個を単位として、ＡＤＲＣ符号化回
路１０３により、ＡＤＲＣで、固定長のデータ（ＦＬ）
である、ダイナミックレンジＤＲ、最小値ＭＩＮ、動き
フラグＭＦ、およびテーブルインデックスＴＩ並びに可
変長のデータ（ＶＬ）であるコードＱに符号化される。

【００６１】ＡＤＲＣ符号化回路１０３から出力された
８８個のＡＤＲＣブロックに対応する符号化されたデー
タ（以下、バッファと称する）は、セグメント間シャフ
ル回路１０４により、５個ずつにまとめられる（以下、
セグメントと称する）。偶数セグメントに対応する３個
のセグメント（図中、セグメント０、セグメント２、お
よびセグメント４と示す）は、セグメント間シャフル回
路１０４により、セグメント間でシャフルされる。奇数
セグメントに対応する３個のセグメント（図中、セグメ
ント１、セグメント３、およびセグメント５と示す）
は、セグメント間シャフル回路１０４により、セグメン
ト間でシャフルされる。

【００６２】セグメント間でシャフルされたセグメント
は、セグメント０、セグメント１、セグメント２、セグ
メント３、セグメント４、およびセグメント５の順に並
べられる。

【００６３】パケット化回路１７は、セグメント０、セ
グメント１、セグメント２、セグメント３、セグメント
４、およびセグメント５の順に並べられたセグメントに
格納されている符号化されたデータを、８個のＡＤＲＣ
ブロックに対応するデータ（ダイナミックレンジＤＲ、
最小値ＭＩＮ、動きフラグＭＦ、テーブルインデックス
ＴＩ、およびコードＱ）毎にパケットに格納する。

【００６４】図１２乃至図１９を参照して、ブロックシ
ャフル回路１０２の動作を説明する。図１２は、ＡＤＲ
Ｃブロックを説明する図である。各フレームから水平８
画素×垂直８画素の隣り合う６４画素のブロックを選び
出し、ブロックの中で最も左で且つ最も上に位置する画
素（図中に０−１または１−１と示された画素）、およ
びこれを基準とし、その画素から水平に２画素だけ移動
した位置にある画素（図中に０−３または１−３と示さ
れた画素）、その画素から垂直に２画素だけ移動した位
置にある画素（図中に０−１７または１−１７と示され
た画素）、またはその画素から水平に１画素かつ垂直に
１画素だけ移動した位置にある画素（図中に０−１０ま
たは１−１０と示された画素）を偶数画素と称する。さ
らに、これらの画素を基準として、同様の選択を繰り返
し、選択された画素を、偶数画素とする。

【００６５】また、各フレームの残りの画素は、奇数画
素とする。

【００６６】図１２に示すように、偶数フレーム（フレ
ーム０）の８×８画素のブロックｉ２含まれる偶数画素
（４×８画素）と、奇数フレーム（フレーム１）の８×
８画素のブロックに含まれる偶数画素（４×８画素）を
集めたものが、偶数セグメントのＡＤＲＣブロックとさ
れる。同時に、偶数フレーム（フレーム０）の８×８画
素のブロックに含まれる奇数画素（４×８画素）と、奇
数フレーム（フレーム１）の８×８画素のブロックに含
まれる奇数画素（４×８画素）を集めたものが、奇数セ
グメントのＡＤＲＣブロックとされる。ＡＤＲＣブロッ
クは、２つのフレームの、もとのフレーム上で１つおき
の画素から構成される。偶数セグメントのＡＤＲＣブロ
ックの画素の、もとのフレーム上で隣に位置する画素
は、対応する奇数セグメントのＡＤＲＣブロックを構成
する。

【００６７】図１３乃至図１５は、フレーム内の画素と
ＡＤＲＣブロックとの関係を示す図である。図１３に示
すように、フレーム０の画素は、水平８画素×垂直８画
素の６４画素のブロック毎に分割される。同様に、図１
４に示すように、フレーム１（フレーム０の次のフレー
ム）の画素は、水平８画素×垂直８画素の６４画素のブ
ロック毎に分割される。フレーム０のブロックの中で最
も左で且つ最も上に位置する６４画素のブロック（図１
３においてＡ１と表示された６４画素のブロック）およ
び、フレーム１のブロックの中で最も左で且つ最も上に
位置する６４画素のブロック（図１４においてＡ１と表
示された６４画素のブロック）の偶数画素により、構成
された偶数セグメントのＡＤＲＣブロックは、図１５に
示すように、セグメント０として、最も左、且つ最も上
に配置される。

【００６８】図１３のＡ１と表示された６４画素のブロ
ック、および図１４のＡ１と表示された６４画素のブロ
ックの奇数画素により構成された奇数セグメントのＡＤ
ＲＣブロックは、図１５に示すように、セグメント３と
して、セグメント０の偶数セグメントのＡＤＲＣブロッ
クの図中右隣に配置される。

【００６９】図１３のＡ２と表示された６４画素のブロ
ック、および図１４のＡ２と表示された６４画素のブロ
ックの偶数画素より構成された偶数セグメントのＡＤＲ
Ｃブロックは、図１５に示すようにセグメント０とし
て、図１３のＡ１と表示された６４画素のブロックおよ
び図１４のＡ１と表示された６４画素のブロックの奇数
画素により構成された、セグメント３のＡＤＲＣブロッ
クの図中右隣に配置される。図１３のＡ２と表示された
６４画素のブロックおよび図１４のＡ２と表示された６
４画素のブロックの奇数画素により構成された奇数セグ
メントのＡＤＲＣブロックは、図１５に示すように、セ
グメント３として、図１３のＡ２と表示された６４画素
のブロックおよび図１４のＡ２と表示された６４画素の
ブロックの偶数画素により構成された、セグメント０の
ＡＤＲＣブロックの図中右隣に配置される。

【００７０】図１３のＢ１と表示された６４画素のブロ
ックおよび図１４のＢ１と表示された６４画素のブロッ
クの偶数画素により構成された偶数セグメントのＡＤＲ
Ｃブロックは、図１５に示すように、セグメント４とし
て、図１３のＡ１と表示された６４画素のブロックおよ
び図１４のＡ１と表示された６４画素のブロックの偶数
画素により構成された、セグメント０のＡＤＲＣブロッ
クの図中下側に配置される。図１３のＢ１と表示された
６４画素のブロックおよび図１４のＢ１と表示された６
４画素のブロックの奇数画素により構成された奇数セグ
メントのＡＤＲＣブロックは、図１５に示すように、セ
グメント１として、図１３のＡ１と表示された６４画素
のブロックおよび図１４のＡ１と表示された６４画素の
ブロックの奇数画素により構成された、セグメント３の
ＡＤＲＣブロックの図中下側（セグメント４のＡＤＲＣ
ブロックの右隣）に配置される。

【００７１】図１３のＢ２と表示された６４画素のブロ
ックおよび図１４のＢ２と表示された６４画素のブロッ
クの偶数画素により構成された偶数セグメントのＡＤＲ
Ｃブロックは、図１４に示すようにセグメント４とし
て、図１３のＢ１と表示された６４画素のブロックおよ
び図１４のＢ１と表示された６４画素のブロックの奇数
画素により構成された、セグメント１のＡＤＲＣブロッ
クの図中右隣に配置される。図１３のＢ２と表示された
６４画素のブロックおよび図１４のＢ２と表示された６
４画素のブロックの奇数画素により構成された奇数セグ
メントのＡＤＲＣブロックは、図１４に示すようにセグ
メント１として、図１３のＢ２と表示された６４画素の
ブロックおよび図１４のＢ２と表示された６４画素のブ
ロックの偶数画素により構成された偶数セグメントのＡ
ＤＲＣブロックの図中右隣に配置される。

【００７２】図１３のＣ１と表示された６４画素のブロ
ックおよび図１４のＣ１と表示された６４画素のブロッ
クの偶数画素により構成された偶数セグメントのＡＤＲ
Ｃブロックは、図１５に示すようにセグメント２とし
て、図１３のＢ１と表示された６４画素のブロックおよ
び図１４のＢ１と表示された６４画素のブロックの偶数
画素により構成された、セグメント４のＡＤＲＣブロッ
クの図中下側に配置される。図１３のＣ１と表示された
６４画素のブロックおよび図１４のＣ１と表示された６
４画素のブロックの奇数画素により構成された奇数セグ
メントのＡＤＲＣブロックは、図１５に示すようにセグ
メント５として、図１３のＢ１と表示された６４画素の
ブロックおよび図１４のＢ１と表示された６４画素のブ
ロックの奇数画素により構成された、セグメント１のＡ
ＤＲＣブロックの図中下側（セグメント２のＡＤＲＣブ
ロックの右隣）に配置される。

【００７３】図１３のＣ２と表示された６４画素のブロ
ックおよび図１４のＣ２と表示された６４画素のブロッ
クの偶数画素により構成された偶数セグメントのＡＤＲ
Ｃブロックは、図１５に示すようにセグメント２とし
て、図１３のＣ１と表示された６４画素のブロックおよ
び図１４のＣ１と表示された６４画素のブロックの奇数
画素により構成された、セグメント５のＡＤＲＣブロッ
クの図中右隣に配置される。図１３のＣ２と表示された
６４画素のブロックおよび図１４のＣ２と表示された６
４画素のブロックの奇数画素により構成された奇数セグ
メントのＡＤＲＣブロックは、図１５に示すようにセグ
メント５として、図１３のＣ２と表示された６４画素の
ブロックおよび図１４のＣ２と表示された６４画素のブ
ロックの偶数画素により構成された偶数セグメントのＡ
ＤＲＣブロックの図中の右隣に配置される。

【００７４】以上の手続きを、各フレームを構成する３
３×１０個の各ブロック（２６４×２４０画素）につい
て繰り返すことにより、２つのフレームのＹデータか
ら、図１６（Ａ）に示すように、水平方向に６６個、垂
直方向に３０個並べられたＡＤＲＣブロックの集合が生
成される。図１６（Ｂ）に示すように、Ｙデータから生
成されたＡＤＲＣブロックは、シャフルされて、セグメ
ントを構成する。

【００７５】８８×１２０画素のＵデータおよびＶデー
タについても同様の処理を行うことにより、図１７
（Ａ）に示すように、水平方向に２２個、垂直方向に１
５個並べられたＡＤＲＣブロックの集合が生成される。
Ｙデータの場合と同様に、図１７（Ｂ）に示すように、
ＵデータおよびＶデータから生成されたＡＤＲＣブロッ
クは、ブロックシャフルされて、セグメントを構成す
る。

【００７６】各ＡＤＲＣブロック内で、偶数フレームと
奇数フレームの画面上で同一位置にある画素同士（例え
ば、図１２中の０−１と示された画素と１−１と示され
た画素等）で画素値の差分の絶対値をとり、その差分の
絶対値のうち最大値が閾値Th1に満たない場合は、その
ＡＤＲＣブロックは静止画とみなされる。

【００７７】差分の絶対値のうち、最大の値が閾値Th2
（Th1<Th2）を越えた場合には、そのＡＤＲＣブロック
は動画とみなされる。

【００７８】静止画のＡＤＲＣブロックでは、偶数フレ
ームと奇数フレームの画面上で同一位置にある画素同士
の画素値の平均をとり、その３２個の平均値を新たにＡ
ＤＲＣブロックとして置き代え、そのＡＤＲＣブロック
に付される動きフラグＭＦを０とする。

【００７９】動画のＡＤＲＣブロックでは、偶数フレー
ムと奇数フレームから集めた６４画素をそのままＡＤＲ
Ｃブロックとして、そのＡＤＲＣブロックに付される動
きフラグＭＦを１とする。

【００８０】次に、セグメント毎に、ＡＤＲＣブロック
単位で行われるシャフルについて説明する。０の番号が
付されたＹデータのＡＤＲＣブロックから構成されるセ
グメントにおいて、そのＡＤＲＣブロックに通し番号を
付すると、図１８（Ａ）に示すように、ｙ０乃至ｙ３２
９の番号が、ＡＤＲＣブロックに付される。ＡＤＲＣブ
ロックをシャフルすると、ＹデータのＡＤＲＣブロック
が、図１８（Ｂ）に示されるように配置される。

【００８１】同様に、０の番号が付されたＵデータのＡ
ＤＲＣブロックから構成されるセグメントにおいて、そ
のＡＤＲＣブロックに通し番号を付すると、図１８
（Ｃ）に示すように、ｕ０乃至ｕ５４の番号が、ＡＤＲ
Ｃブロックに付される。ＵデータのＡＤＲＣブロック
は、図１８（Ｄ）に示されるように、通し番号の逆の順
に並び替えられる。

【００８２】０の番号が付されたＶデータのＡＤＲＣブ
ロックから構成されるセグメントにおいて、そのＡＤＲ
Ｃブロックに通し番号を付すると、図１８（Ｅ）に示す
ように、ｖ０乃至ｖ５４の番号が、ＡＤＲＣブロックに
付される。ＶデータのＡＤＲＣブロックは、図１８
（Ｆ）に示されるように、通し番号の逆の順に並び替え
られる。

【００８３】次に、図１９に示されるように、Ｙデータ
のＡＤＲＣブロック、ＵデータのＡＤＲＣブロック、お
よびＶデータのＡＤＲＣブロックが、シャフルされる。
３つのＹデータのＡＤＲＣブロックの後ろに、１つのＵ
データのＡＤＲＣブロックが配置され、その後ろに、ま
た、３つのＹデータのＡＤＲＣブロックが配置され、そ
の後ろに、１つのＶデータのＡＤＲＣブロックが配置さ
れる。この配置が繰り返される。例えば、セグメント０
には、ｙ０の通し番号が付されたＡＤＲＣブロック、ｙ
２２１の通し番号が付されたＡＤＲＣブロック、ｙ１１
２の通し番号が付されたＡＤＲＣブロック、ｕ５４の通
し番号が付されたＡＤＲＣブロック、ｙ３の通し番号が
付されたＡＤＲＣブロック、ｙ２２４の通し番号が付さ
れたＡＤＲＣブロック、ｙ１１５の通し番号が付された
ＡＤＲＣブロック、ｖ５４の通し番号が付されたＡＤＲ
Ｃブロック、およびｙ６の通し番号が付されたＡＤＲＣ
ブロックなどの順にＡＤＲＣブロックが配置される。

【００８４】セグメント１乃至セグメント５において
も、同様に、ＡＤＲＣブロックがシャフルされる。

【００８５】以上のように、画素のデータは、ブロック
シャフル回路１０２により、ＡＤＲＣブロック毎にシャ
フルされ、シャフルされたＡＤＲＣブロックを基に、Ａ
ＤＲＣ符号化回路１０３で符号化される。ＡＤＲＣブロ
ックが適切にシャフルされることにより、通信エラーに
より欠落した画素が分散され、再生される画像において
欠落した画素を認識しにくくすることができる。

【００８６】次に、図２０を参照して、ＡＤＲＣ符号化
回路１０３の構成を説明する。ブロックシャフル回路１
０２によりシャフルされた画像は、ＡＤＲＣブロックと
して、遅延回路１６１、動き特徴量算出回路１６２、Ｄ
Ｒ算出回路１６３、および遅延回路１６６に供給され
る。

【００８７】遅延回路１６１は、２フレームブロック
（４×１６画素から成るＡＤＲＣブロック）を動き特徴
量算出回路１６２の処理時間に対応する時間だけ遅延さ
せて、情報量制御回路１６４に出力する。動き特徴量算
出回路１６２は、ＡＤＲＣブロック毎に、フレーム間差
分の絶対値の最大値である動き特徴量を算出して、情報
量制御回路１６４に供給する。ＤＲ算出回路１６３は、
ＡＤＲＣブロック毎に、静止画とみなされた場合のダイ
ナミックレンジＤＲおよび動画とみなされた場合のダイ
ナミックレンジＤＲを算出して、情報量制御回路１６４
に供給する。

【００８８】情報量制御回路１６４は、遅延回路１６１
から供給された２フレームブロック、動き特徴量算出回
路１６２から供給された動き特徴量、ＤＲ算出回路１６
３から供給された静止画とみなされた場合のダイナミッ
クレンジＤＲおよび動画とみなされた場合のダイナミッ
クレンジＤＲ、並びに閾値テーブル１６５から供給され
た閾値Th1およびTh2並びに閾値T1およびT2のセットを基
に、閾値Th1およびTh2から成るＭＦ選択閾値を選択し
て、静動判定回路１６９に出力する。

【００８９】情報量制御回路１６４は、２フレームブロ
ック、動き特徴量、静止画とみなされた場合のダイナミ
ックレンジＤＲおよび動画とみなされた場合のダイナミ
ックレンジＤＲ、並びに閾値テーブル１６５から供給さ
れた閾値Th1およびTh2並びに閾値T1およびT2のセットを
基に、Ｑビット選択閾値を選択して、ＡＤＲＣエンコー
ダ１７１に出力する。

【００９０】例えば、動き特徴量が４で、静止画とみな
された場合のダイナミックレンジＤＲが１４で、動画と
みなされた場合のダイナミックレンジＤＲが１５である
場合、テーブルインデックスが０の閾値T1が６で、閾値
T2が１２で、閾値Th1が３で、閾値Th2が３で、テーブル
インデックスが１の閾値T1が１３で、閾値T2が４０で、
閾値Th1が５で、閾値Th2が５であるときについて説明す
る。

【００９１】情報量制御回路１６４は、テーブルインデ
ックスが０の閾値のセットに対して、動き特徴量が閾値
Th2より大きいので、動画と判定する。動画とみなされ
た場合のダイナミックレンジＤＲが閾値T2より大きいの
で、このＡＤＲＣブロックのｑは４となり、情報量制御
回路１６４は、コードＱが（１６＊４）＊４より２５６
ビットであることを求める。

【００９２】同様に、情報量制御回路１６４は、テーブ
ルインデックスが１の閾値のセットに対して、動き特徴
量が閾値Th1より小さいので、静止画と判定する。静止
画とみなされた場合のダイナミックレンジＤＲが閾値T1
より大きく、閾値T2より小さいので、このＡＤＲＣブロ
ックのｑは３となり、情報量制御回路１６４は、コード
Ｑが（８＊４）＊３より９６ビットであることを求め
る。

【００９３】このように、閾値のセットには、テーブル
インデックスが大きくなると、情報量が減少するように
それぞれの閾値が設定されている。情報量制御回路１６
４は、１つのバッファに対して生成されるコードＱが、
16,104ビット以下で、最も大きい情報量のテーブルイン
デックスをテーブルインデックスＴＩとして選択して、
遅延回路１７３に出力する。

【００９４】情報量制御回路１６４は、テーブルインデ
ックスに対応するコードＱのビット数を並列演算して
も、テーブルインデックスの大きい（または小さい）側
から逐次演算するようにしてもよい。

【００９５】図２１および図２２を参照して、情報量制
御回路１６４の構成の例を説明する。図２１は、情報量
制御回路１６４の前段部の構成を示す図であり、図２２
は、情報量制御回路１６４の後段部の構成を示す図であ
る。

【００９６】図２１に示すように、情報量制御回路１６
４の前段部には、ダイナミックレンジＤＲの閾値の数に
対応した数分の比較回路１８１−１および１８１−２
と、加算器１８２−１および１８２−２と、レジスタ１
８３−１および１８３−２とが設けられている。比較回
路１８１−１および１８１−２のそれぞれの一方の入力
端子に（０乃至２５５）までの数値を取りうるダイナミ
ックレンジＤＲが供給される。

【００９７】また、図２１において、閾値テーブル１６
５から、例えば、閾値Ｔ１および閾値Ｔ２が読み出さ
れ、比較回路１８１−１および１８１−２の他方の入力
端子のそれぞれに供給される。具体的には、比較回路１
８１−１の他方の入力端子に閾値Ｔ１が供給され、比較
回路１８１−２の他方の入力端子には閾値Ｔ２が供給さ
れる。

【００９８】比較回路１８１−１および１８１−２のそ
れぞれには、入力端子５からのダイナミックレンジＤＲ
が各閾値以上の場合に、「１」の出力を発生する。比較
回路１８１−１および１８１−２の比較出力がそれぞれ
に接続された加算器１８２−１または１８２−２のいず
れかの一方の入力端子に供給される。加算器１８２−１
または１８２−２の他方の入力端子には、レジスタ１８
３−１および１８３−２を介して自らの加算出力が供給
されるように構成されている。

【００９９】従って、加算器１８２−１によって（Ｔ１
≦ＤＲ≦２５５）の度数の積算値が算出され、得られた
データがレジスタ１８３−１に保持される。また、加算
器１８２−２によって（Ｔ２≦ＤＲ≦２５５）の度数の
積算値が算出され、得られたデータがレジスタ１８３−
２に保持される。

【０１００】レジスタ１８３−１および１８３−２のそ
れぞれに保持されている発生度数データのそれぞれが取
り出され、図２２に示すように、加算器１９１に供給さ
れる。更に、加算器１９１には、予め情報量制御回路１
６４に記憶されている度数データが供給される。加算器
１９１において、（Ｔ１≦ＤＲ≦２５５）の発生度数デ
ータと、（Ｔ２≦ＤＲ≦２５５）の発生度数データと、
予め記憶されている度数データが加算され、総量が算出
される。

【０１０１】（Ｔ１≦ＤＲ≦Ｔ２−１）の発生度数値を
（Ｓ３）とし、（Ｔ２≦ＤＲ≦２５５）の発生度数値を
（Ｓ４）とする。（Ｔ２≦ＤＲ≦２５５）の発生度数値
は、（Ｓ４＋Ｓ３＋Ｓ２）（ｑが４ビットであるコード
Ｑに対応する）となり、（Ｔ１≦ＤＲ≦２５５）の発生
度数値は、（Ｓ３＋Ｓ２）（ｑが３ビットであるコード
Ｑに対応する）となる。（Ｓ２）（ｑが２ビットである
コードＱに対応する）は、全てのＡＤＲＣブロックに対
応して発生するので、予め、情報量制御回路１６４に記
憶しておくことができる。これらを加算器１９１によっ
て加算すると、（Ｓ３＋２＊Ｓ３＋３＊Ｓ２）の出力が
得られる。この出力は、割り当てビットを乗算して全加
算した場合と等しい総量である。

【０１０２】加算器１９１において算出された総量がレ
ジスタ１９２を介して比較回路１９３の一方の入力端子
に供給される。比較回路１９３の他方の入力端子１２に
は、バッファ最大値が供給されており、総量がバッファ
最大値と比較される。比較回路１９３の比較出力を基
に、総量がバッファ最大値以下となるような閾値が決定
される。つまり、閾値テーブル１６５には、予め発生デ
ータの総量が単純増加もしくは単純減少するように複数
組の閾値が格納されており、総量が目標以内に収まるよ
うに閾値が選定される。

【０１０３】情報量制御回路１６４は、比較回路１９３
の比較出力を基に、ＭＦ選択閾値、Ｑビット選択閾値、
およびテーブルインデックスＴＩを選択して、出力す
る。

【０１０４】図２０に戻り、遅延回路１６６は、２フレ
ームブロック（４×１６画素から成るＡＤＲＣブロッ
ク）を遅延回路１６１および情報量制御回路１６４の処
理時間に対応する時間だけ遅延させて、静止ブロック生
成回路１６７、遅延回路１６８および静動判定回路１６
９に出力する。静止ブロック生成回路１６７は、２フレ
ームブロック（４×１６画素から成るＡＤＲＣブロッ
ク）から、偶数フレームと奇数フレームの画面上で同一
位置にある画素同士の画素値の平均をとり、その３２個
の平均値を新たにＡＤＲＣブロックとして置き代え、１
フレームブロック（４×８画素から成るＡＤＲＣブロッ
ク）として選択回路１７０に供給する。

【０１０５】遅延回路１６８は、２フレームブロック
（４×１６画素から成るＡＤＲＣブロック）を静止ブロ
ック生成回路１６７の処理時間に対応する時間だけ遅延
させて、選択回路１７０に供給する。

【０１０６】静動判定回路１６９は、２フレームブロッ
ク（４×１６画素から成るＡＤＲＣブロック）並びに閾
値Th1およびTh2から成るＭＦ選択閾値を基に、そのＡＤ
ＲＣブロックに付される動きフラグＭＦを生成して、選
択回路１７０および遅延回路１７２に供給する。

【０１０７】選択回路１７０は、動きフラグＭＦが１の
とき、すなわち、ＡＤＲＣブロックが動画に対応すると
き、遅延回路１６８から供給された２フレームブロック
をＡＤＲＣエンコーダ１７１に供給し、動きフラグＭＦ
が０のとき、すなわち、ＡＤＲＣブロックが静止画に対
応するとき、静止ブロック生成回路１６７から供給され
た１フレームブロックをＡＤＲＣエンコーダ１７１に供
給する。

【０１０８】ＡＤＲＣエンコーダ１７１は、情報量制御
回路１６４から供給されたＱビット選択閾値を基に、選
択回路１７０から供給された２フレームブロックまたは
１フレームブロックを符号化して、ダイナミックレンジ
ＤＲ、最小値ＭＩＮ、ｑ、およびコードＱを出力する。

【０１０９】遅延回路１７２は、選択回路１７０の処理
時間およびＡＤＲＣエンコーダ１７１の処理時間に対応
させて、静動判定回路１６９から供給された動きフラグ
ＭＦを遅延して、出力する。

【０１１０】遅延回路１７３は、遅延回路１６８の遅延
時間、選択回路１７０の処理時間、およびＡＤＲＣエン
コーダ１７１の処理時間に対応させて、情報量制御回路
１６４から供給されたテーブルインデックスＴＩを遅延
して、出力する。

【０１１１】このように、ＡＤＲＣ符号化回路１０３
は、ＡＤＲＣブロック毎に、ダイナミックレンジＤＲ、
画素値の最小値ＭＩＮ、動きフラグＭＦ、およびコード
Ｑを生成し、量子化テーブルのインデックスＴＩと共
に、セグメント間シャフル回路１０４に供給する。

【０１１２】図２３は、セグメント間シャフル回路１０
４のシャフルの仕方を説明する図である。図２３に示す
ように、シャフルの仕方にはシャフル０乃至２の３通り
存在し、シャフル０は、シャフルを行わないシャフルで
ある。シャフル１は、セグメント０（セグメント１）の
データをセグメント４（セグメント５）に、セグメント
２（セグメント３）のデータをセグメント０（セグメン
ト１）に、セグメント４（セグメント５）のデータをセ
グメント２（セグメント３）に、それぞれシャフル（入
れ替え）する。

【０１１３】同様に、シャフル２は、セグメント０（セ
グメント１）のデータをセグメント２（セグメント３）
に、セグメント２（セグメント３）のデータをセグメン
ト４（セグメント５）に、セグメント４（セグメント
５）のデータをセグメント０（セグメント１）に、それ
ぞれシャフルする。

【０１１４】図２４は、セグメント０、セグメント３、
およびセグメント５において行われるダイナミックレン
ジＤＲのシャフルについて説明する図である。１セグメ
ントは、５バッファから構成され、１バッファは８８個
のＡＤＲＣブロックを含むため、１セグメントには、４
４０個のＤＲが含まれる。各セグメント内に存在するＤ
Ｒに番号１乃至４４０を順次付し、図２４では、例え
ば、セグメント１の番号１のＤＲは、ＤＲ１−１という
ように記述してある。

【０１１５】各セグメントの番号１のＤＲに対しては、
シャフル０が用いられ（すなわち、入れ替えはされな
い）、番号２のＤＲに対しては、シャフル１が用いら
れ、番号３のＤＲに対しては、シャフル２が用いられ、
番号４のＤＲに対しては、シャフル０が用いられるとい
うように、シャフル０、シャフル１、シャフル２の順で
シャフルが行われる。

【０１１６】同様に、コードＱに対してもシャフルが行
われる。また、画素値の最小値であるＭＩＮに対して
は、図２５に示したように、シャフル１、シャフル２、
シャフル０の順で行われシャフルが行われる。さらに、
動きフラグであるＭＦに対しては、図２６に示すよう
に、シャフル２、シャフル０、シャフル１の順で行われ
る。

【０１１７】次に、量子化テーブルのインデックスＴＩ
のシャフルについて説明する。セグメント０に格納され
ているＴＩは、セグメント３にも格納され、セグメント
３に格納されているＴＩは、セグメント０にも格納され
る。すなわち、セグメント０とセグメント３は、自己の
ＴＩと対となっている相手のＴＩとの両方を格納する。
同様に、セグメント１とセグメント４、セグメント３と
セグメント５は、それぞれ自己のＴＩと対となっている
相手のＴＩとの両方を格納する。

【０１１８】このように、ダイナミックレンジＤＲ、画
素値の最小値ＭＩＮ、および動きフラグＭＦがシャフル
されることにより、通信エラーが発生して、いずれかの
データを含んだパケットが欠落しても、受信装置２は、
所定のＡＤＲＣブロックを復号するとき、受信すること
ができた他のデータを基に、欠落したデータをリカバリ
することができる。また、コードＱがシャフルされるこ
とにより、通信エラーが発生して、コードＱを含んだパ
ケットが欠落しても、欠落したコードＱに対応する画素
が分散され、受信装置２は、コードＱの切り出しがしや
すくなり、また、所定のＡＤＲＣブロックを復号すると
き、復号できた画素値を基に、欠落した画素値の創造が
容易になる。

【０１１９】このように、セグメントの間でデータをシ
ャフルすることにより、通信装置２は、データのリカバ
リ、および欠落画素の創造が容易になり、伝送路におい
てパケットが欠落しても、再生する画像の質を維持する
ことができる。

【０１２０】符号化回路１５のセグメント間シャフル回
路１０４から出力されたデータは、パケット化回路１７
に入力され、パケットにされる。図２７に、パケットの
構成を示す。図２７に示したパケット構成は、２０１バ
イトで構成され、その内、ＤＲがＡ×８Ｍビット、ＭＩ
ＮがＢ×８Ｍビット、ＭＦがＣ×８Ｍビット、ＴＩがＤ
×（８Ｍ／Ｄ）ビット、およびコードＱ（VL-Data）が
８×Ｎビットで構成されている。このサイズの単位のパ
ケットを複数用いてデータを格納する。

【０１２１】このように、ダイナミックレンジＤＲ、画
素値の最小値ＭＩＮ、動きフラグＭＦ、テーブルインデ
ックスＴＩ、およびコードＱが８の倍数となるように構
成することにより、上述したシャフリングを行うとき
に、各々のデータのビット数サイズによらず、統一のア
ーキテクチャで、かつ、バイト単位で扱うのに適する。
上述した説明、および後述する説明においては、図２７
に示したパケット構成を用いた場合である。

【０１２２】上述したようなシャフリングを行うセグメ
ント間シャフル回路１０４の構成を図２８に示す。ADRC
符号化回路１０３から出力されたデータは、セグメント
間シャフル回路１０４のデータ選択部２１１に入力され
る。データ選択部２１１は、FLデータの各要素毎に、３
個（ブロック）ずつパラレルに入力され、FLデータと交
互するタイミングでVLデータが入力される。データ選択
部２１１は、入力されたデータをシリアルデータに変換
し、所定のデータを入出力コントローラ２１３に出力す
る。入出力コントローラ２１３は、アドレス発生部２１
４が発生したアドレスに基づいて、入力されたデータを
記憶部２１５に記憶させる。記憶部２１５に記憶された
データは、出力データカウンタ部２１６から供給される
データに従って、アドレス発生部２１４が発生したアド
レスに基づいて、読み出され、パケット化回路１７（図
３）に出力される。

【０１２３】入力データカウンタ部２１２は、データ選
択部２１１に入力されたデータの種類の識別の為の情
報、記憶部２１５に記憶する際のアドレシングやシャフ
リングする方向などを示すカウンタ群から構成されてい
る。そのカウンタ群の一例を図２９に示す。カウンタ群
にはアドレシング用とシャフリング用とがある。アドレ
シング用のFLデータ用のカウンタとしては、１バッファ
内におけるFLデータのブロック数をカウントする（パケ
ット内のFLデータのアドレスを決定する）カウンタ（fl
blk）、１セグメント内におけるflデータのパケットの
数をカウントする（セグメント内のパケット番号を決定
する）カウンタ（flpkt）、および１バンク内におけるf
lデータのトータルのパケット数をカウントする（バン
ク内のパケットのアドレスを決定する）カウンタ（fltt
lpkt）から構成されている。

【０１２４】アドレシング用のVLデータ用のカウンタ群
としては、１バッファ内におけるVLデータのパケット数
をカウントする（バッファ内のパケット番号を決定す
る）カウンタ（vlpkt）、１バンク内のVLデータのトー
タルのパケット数をカウントする（バンク内のパケット
のアドレスを決定する）カウンタ（vlttlpkt）、１セグ
メント内のVLデータのバッファ数をカウントする（セグ
メント内のバッファ番号を決定する）カウンタ（vlbu
f）、および任意の順番のVLデータをパケット当たりのV
Lデータのバイト数Ｎで除算したときの余りをカウント
する（パケット内のVLデータの記憶部２１５（図２８）
の記憶位置を決定する）カウンタ（vlmodＮ）から構成
されている。

【０１２５】シャフリング用のカウンタは、FLデータ用
として、１バンク内におけるFLデータのセグメント数を
カウントする（FLデータのセグメント番号を決定する）
カウンタ（flseg）、１セグメント内におけるFLデータ
のシャフリング方向を決定するカウンタ（flshf）、VL
データ用として、１バンク内におけるVLデータのセグメ
ント数をカウントする（バンク内のセグメント番号を決
定する）カウンタ（vlseg）、１セグメント内におけるV
Lデータのシャフリング方向を決定するカウンタ（vlsh
f）とから構成されている。

【０１２６】同様に、出力データカウンタ部２１６は、
図３０に示すような、アドレシング用のカウンタ群から
構成されている。FLデータのアドレシング用のカウンタ
として、１パケットサイズのデータセルにおけるTIデー
タをカウントする（TIデータをバイト単位にデータに集
成するための）カウンタ（ticnt）、１パケットサイズ
のデータセルにおけるMFデータ数をカウントする（MFデ
ータをバイト単位のデータに集成するための）カウンタ
（mfcnt）、１パケットサイズのデータセルにおけるDR
データとMINデータの数をカウントする（パケット内のD
RデータとMINデータの番号を決定する）カウンタ（dmcn
t）、ビットサイズのTIデータやMFデータをバイトサイ
ズのデータとして扱うために挿入されるブランクの数を
カウントするカウンタ（tmcnt）、１パケット内におけ
るパケット内のVLデータの番号を決定するカウンタ（vl
cntＮ）、および１バッファ内におけるパケット数をカ
ウントする（バッファ内のパケット番号を決定する）カ
ウンタ（pktcnt）から構成されている。

【０１２７】セグメント間シャフリング回路１０４に入
力されたデータは、上述した入力データカウンタ部２１
２のカウンタ群に従って、アドレス発生部２１４が発生
したアドレスに基づいて、記憶部２１５に記憶される。
例えば、２フレーム単位の画像データのうちの最初のDR
データが入力された場合、そのDRデータのアドレス用の
カウンタ番号として、flblkによりブロック番号が０、f
lttlpktとflpktによりパケット番号が０と、それぞれ決
定され、アドレス発生部２１４に出力される。また、シ
ャフル用のカウンタ番号として、flsegによりセグメン
ト番号が０、flmodにより０と、それぞれ決定され、ア
ドレス発生部２１４に出力される。

【０１２８】アドレス発生部２１４は、入力されたカウ
ンタ番号のうち、flshfのカウンタ番号によりシャフル
０（図２３）と決定し、セグメント番号（flsegのカウ
ンタ番号）を０と決定することにより、入力されたDRデ
ータのシャフリング先（いまの場合、シャフル０なの
で、シャフルされず、シャフリング先としてはセグメン
ト０）を決定する。

【０１２９】次に、２フレーム単位の画像データのう
ち、Ｉ番目のVLデータが入力された場合、そのVLデータ
のアドレス用のカウンタ番号として、vlmodＮによりパ
ケット内のVLデータの番号がＩ／Ｎの剰余−１（番号は
０から付されるため）、vlttlpktによりトータルのパケ
ット数を表す値がＩ／Ｎの商−１、vlpktによりパケッ
ト番号が（Ｉ／Ｎ）／（バッファ内のパケット数）−
１、およびvlbufによりバッファ番号が、それぞれ決定
され、アドレス発生部２１４に出力される。また、シャ
フル用のカウンタ番号として、vlsegによりセグメント
番号と、vlshfよりシャフリング方向が、それぞれ決定
され、アドレス発生部２１４に出力される。

【０１３０】アドレス発生部２１４は、入力されたカウ
ンタ番号のうち、vlshfのカウンタ番号よりシャフル方
向とセグメント番号を決定することにより、シャフリン
グ先のセグメント番号を決定する。このようにして決定
されたシャフリング先のデータとアドレス用のカウンタ
値に基づいて、アドレスが決定される。

【０１３１】上述したように、アドレス発生部２１４が
発生するアドレスに従って、記憶部２１５に記憶された
データは、出力データカウンタ部２１６のカウンタ群に
従って、アドレス発生部２１４が発生するアドレスに基
づいて読み出される。その読み出しについて説明する。
読み出しのためのパルスが所定のタイミングでセグメン
ト間シャフル回路１０４に入力されると、TIデータとMF
データをバイト単位に集結する処理が行われる。その集
結処理が終了されると、パケット内のデータ出力順に従
って、いまの場合、図２７に示したパケット内のデータ
の配列に従って、記憶部２１５から読み出され、パケッ
ト化回路１７に出力される。

【０１３２】パケット出力毎の処理が１バッファ分（１
１パケット分）繰り返し行われ、順次、パケット化回路
１７に出力される。パケット化回路１７は、必要に応
じ、符号化回路１５から入力されたデータを外部メモリ
１８に一時的に記憶させ、必要に応じ読み出すことによ
り、パケットを構成する。

【０１３３】次に、送信装置１の画像の送信の処理を図
３１のフローチャートを参照して説明する。ステップＳ
１１において、間引き部１３のＡ／Ｄ変換回路４２は、
入力された６０Ｈｚのフィールド周波数を有するインタ
ーレース方式の画像信号を、所定のサンプリングレート
でサンプリングして、所定のデータレートのＹデータ、
Ｕデータ、およびＶデータとして出力する。ステップＳ
１２において、間引きフィルタ４３は、Ｙデータ、Ｕデ
ータ、およびＶデータをそれぞれ、水平方向と垂直方向
に１／２に間引き、３０Ｈｚのフレーム周波数を有する
プログレッシブ方式のデータに変換する。

【０１３４】ステップＳ１３において、ＵＶ垂直１／２
回路４５は、Ｕデータ、およびＶデータを、垂直方向に
１／２に間引く。ステップＳ１４において、フォーマッ
ト変換回路１４は、Ｙデータ、Ｕデータ、およびＶデー
タを符号化回路１５に供給できる形式に変換する。

【０１３５】ステップＳ１５において、符号化回路１５
は、フォーマット変換回路１４から供給されたＹデー
タ、Ｕデータ、およびＶデータをシャフルして、符号化
し、更にシャフルして、パケット化回路１７に出力す
る。ステップＳ１６において、パケット化回路１７は、
符号化回路１５から供給されたデータを、パケット化
し、送信回路１９に出力する。ステップＳ１９におい
て、送信回路１９は、パケット化回路１７から供給され
たパケットを所定の方式で送信し、処理は終了する。

【０１３６】以上のように、送信装置１は、入力された
画像の信号を圧縮して、パケットとして出力する。

【０１３７】次に、受信装置２について説明する。図３
２は、受信装置２の構成を示すブロック図である。受信
回路３０１が受信したパケットは、パケット解体回路３
０２に供給される。受信回路３０１は、受信したパケッ
トに欠落が生じたとき、欠落パケットのデータの各ビッ
ト単位で、欠落フラグをセットする。パケット解体回路
３０２は、供給されたパケットを一時的に外部メモリ３
０３に記憶させ、外部メモリ３０３に一時的に記憶され
たパケットを解体して、パケットに含まれるデータを取
り出し、欠落フラグと共に復号回路３０４に供給する。
コードＱに、８ビット単位で欠落フラグを付け、ダイナ
ミックレンジＤＲ、画素値の最小値ＭＩＮ、および動き
フラグＭＦ毎に欠落フラグを付けるようにしても良い。

【０１３８】復号回路３０４は、パケット解体回路３０
２から供給されたデータを一時的に外部メモリ３０５に
記憶させ、外部メモリ３０５に一時的に記憶されたＡＤ
ＲＣ方式で符号化されているデータを復号し、フォーマ
ット変換回路３０６に供給する。復号回路３０４は、復
号に必要なダイナミックレンジＤＲまたは最小値ＭＩＮ
などのデータが欠落している場合、欠落しているデータ
をリカバリして、復号し、復号に成功したとき、対応す
る欠落フラグをリセットする。

【０１３９】フォーマット変換回路３０６は、復号回路
３０４から供給されたデータを一時的に外部メモリ３０
７に記憶させ、外部メモリ３０７に一時的に記憶された
データに対し、フォーマット変換回路１４の処理とは逆
の処理を実行して、欠落画素創造回路３０８に供給す
る。

【０１４０】欠落画素創造回路３０８は、フォーマット
変換回路３０６から供給されたデータを基に、クラス分
類適応処理により、伝送中に欠落した画素のデータを、
欠落した画素の周辺の画素の画素値から作り出し、その
データをフォーマット変換回路３１０に供給する。イニ
シャライズ回路３０９は、受信装置２の起動時などにお
いて、欠落画素創造回路３０８に、係数セットなどを供
給する。

【０１４１】フォーマット変換回路３１０は、欠落画素
創造回路３０８から供給されたデータを一時的に外部メ
モリ３１１に記憶させ、外部メモリ３１１に一時的に記
憶されたデータを４倍密解像度創造回路３１２が処理で
きる、３０Ｈｚのフレーム周波数を有する、プログレッ
シブ方式の３：０．５：０．５の画像データに変換し、
変換したデータを４倍密解像度創造回路３１２に供給す
る。

【０１４２】４倍密解像度創造回路３１２は、フォーマ
ット変換回路３１０から供給された画像データを基に、
供給された画像の４倍の密度の画像データを創造し、補
間部３１４に供給する。イニシャライズ回路３１３は、
４倍密解像度創造回路３１２に、係数セットなどを供給
する。

【０１４３】補間部３１４は、フォーマット変換回路３
３１、外部メモリ３３２、ＵＶ垂直２倍回路３３３、外
部メモリ３３４、Ｄ／Ａ変換回路３３５、および後置フ
ィルタ３３６で構成されている。

【０１４４】フォーマット変換回路３３１は、４倍密解
像度創造回路３１２から供給されたデータを入力し、一
時的に外部メモリ３３２に記憶させ、外部メモリ３３２
に一時的に記憶されたデータをＵＶ垂直２倍回路３３３
が処理できる、３０Ｈｚのフレーム周波数を有する、プ
ログレッシブ方式の３：０．５：０．５の画像データに
変換し、変換されたデータをＵＶ垂直２倍回路３３３に
出力する。

【０１４５】ＵＶ垂直２倍回路３３３は、フォーマット
変換回路３３１から供給されたデータを一時的に外部メ
モリ３３４に記憶させ、外部メモリ３３４に一時的に記
憶されたデータのＵデータおよびＶデータを、それぞれ
垂直方向に２倍に補間し、Ｙデータ、Ｕデータ、および
ＶデータをＤ／Ａ変換回路３３５に供給する。

【０１４６】Ｄ／Ａ変換回路３３５は、ＵＶ垂直２倍回
路３３３から供給されたＹデータ、Ｕデータ、およびＶ
データを、アナログのＹ信号、Ｕ信号、およびＶ信号に
変換し、後置フィルタ３３６に出力する。後置フィルタ
３３６は、Ｄ／Ａ変換回路３３５から出力されたアナロ
グのＹ信号、Ｕ信号、およびＶ信号のうち、有効な成分
のみを通過させるフィルタ（いわゆる、ｓｉｎＸ／Ｘフ
ィルタ）である。後置フィルタ３３６を通過したＹ信
号、Ｕ信号、およびＶ信号は、ＮＴＳＣエンコーダ３１
５に供給され、あるいは、そのまま受信装置２の出力と
して出力される。

【０１４７】ＮＴＳＣエンコーダ３１５は、入力された
Ｙ信号、Ｕ信号、およびＶ信号を基に、コンポーネント
信号（Ｙ／Ｃ信号）およびコンポジットビデオ信号を生
成し、出力する。

【０１４８】ＰＬＬ回路３１６は、各回路の処理の基準
となる基準信号を生成し、コントロール回路３１７に供
給する。コントロール回路３１７は、パケット解体回路
３０２、復号回路３０４、フォーマット変換回路３０
６、欠落画素創造回路３０８、フォーマット変換回路３
１０、４倍密解像度創造回路３１２、補間部３１４、お
よびＮＴＳＣエンコーダ３１５に、生成したコントロー
ル信号を供給し、受信装置２全体の動作を制御する。

【０１４９】図３３を参照して、インターレース方式で
信号が出力される場合の受信装置２で受信された画像の
データが伸張される過程を説明する。復号回路３０４で
復号された画像のデータは、フォーマット変換回路３０
６で、３０Ｈｚのフレーム周波数を有する、プログレッ
シブ方式の１フレーム当たり水平方向に２６４画素およ
び垂直方向に２４０画素を有するＹデータ、並びに８８
画素×１２０画素×２のＵデータおよびＶデータに変換
される。

【０１５０】フォーマット変換回路３０６から出力され
た１フレームを構成するＹデータ、Ｕデータ、およびＶ
データは、欠落画素創造回路３０８で欠落画素が創造さ
れた後、４倍密解像度創造回路３１２により、６０Ｈｚ
のフィールド周波数を有する、インターレース方式の第
１フィールドおよび第２フィールドに変換される。この
とき、Ｙデータは、１つのフィールド当たり、水平方向
に５２８画素および垂直方向に２４０画素を含むデータ
となる。ＵデータおよびＶデータは、それぞれ１つのフ
ィールド当たり、水平方向に１７６画素および垂直方向
に１２０画素を含むデータとなる。

【０１５１】４倍密解像度創造回路３１２から出力され
たＹデータ、Ｕデータ、およびＶデータは、フォーマッ
ト変換回路３３１により、Ｙデータが、１つのフレーム
当たり、水平方向に５２８画素および垂直方向に４８０
画素を含むデータに変換され、ＵデータおよびＶデータ
は、それぞれ１つのフレーム当たり、水平方向に１７６
画素および垂直方向に２４０画素を含むデータに変換さ
れる。

【０１５２】更に、ＵデータおよびＶデータは、ＵＶ垂
直２倍回路３３３により、１つのフレーム当たり、水平
方向に１７６画素および垂直方向に４８０画素を含むデ
ータに変換される。Ｄ／Ａ変換回路３３５は、デジタル
アナログ変換を行い、ＹデータをアナログＹ信号に変換
し、ＵデータおよびＶデータをアナログＵ信号およびア
ナログＶ信号にそれぞれ変換する。

【０１５３】このように、補間部３１４で、間引き部１
３に対応する処理を行うことで、実用的な値にまで低減
されたビットレートで伝送されてきたデータから、充分
な画質を有する元の画像を再現することができる。

【０１５４】以上のように、受信装置２は、受信した画
像のデータを伸張して、インターレース方式のＹ信号、
Ｕ信号、およびＶ信号として出力する。受信装置２が出
力する画像の信号の情報は、163Mbpsに相当し、送信装
置１に入力された画像の信号の情報と比較すると、９８
％の情報量に相当する。

【０１５５】次に、復号回路３０４について説明する。
図３４は、復号回路３０４の構成を示すブロック図であ
る。コントロール回路３１７から供給されたコントロー
ル信号は、タイミング信号生成回路３５１に入力され
る。タイミング信号生成回路３５１は、コントロール信
号を基に、タイミング信号を生成し、セグメント間デシ
ャフル回路３５２、ｑビットＭＦリカバリ回路３５３、
ＤＲＭＩＮリカバリ回路３５４、ＡＤＲＣ復号回路３５
５、ブロックデシャフル回路３５６、およびリカバリエ
ラー判定回路３５７に供給する。

【０１５６】パケット解体回路３０２から供給されたデ
ータは、セグメント間デシャフル回路３５２に入力され
る。セグメント間デシャフル回路３５２は、図１０に示
す送信装置１のセグメント間シャフル回路１０４と逆の
動作を行い、シャフルされたデータを元の並びに戻す。
デシャフルされたデータに欠落がないとき、セグメント
間デシャフル回路３５２は、デシャフルされたデータを
ＡＤＲＣ復号回路３５５に供給する。デシャフルされた
データに欠落があるとき、セグメント間デシャフル回路
３５２は、デシャフルされたデータをｑビットＭＦリカ
バリ回路３５３、およびＤＲＭＩＮリカバリ回路３５４
に供給する。また、セグメント間に跨る複数のブロック
のデータにエラーがあるとき、セグメント間デシャフル
回路３５２は、連続エラー信号をブロックデシャフル回
路３５６に出力する。

【０１５７】ｑビットＭＦリカバリ回路３５３は、隣接
する画素の相関が圧縮されたコードＱに残っていること
を利用し、連続する３つのＡＤＲＣブロックの画素の画
素値の相関を基に、その相関が最大となる、ｑおよび動
きフラグＭＦの値の組み合わせを求め、ｑおよび動きフ
ラグＭＦの正しい値として、ＤＲＭＩＮリカバリ回路３
５４に出力する。ｑビットＭＦリカバリ回路３５３は、
動きフラグＭＦが正しいか否かを判定するためのｅｍｉ
ｎ１およびｅｍｉｎ２（隣接画素差分の最小値と２番目
に小さい値）をリカバリエラー判定回路３５７に送信す
る。

【０１５８】図３５は、ｑビットＭＦリカバリ回路３５
３の構成を示すブロック図である。セグメントデシャフ
ル回路３５２から供給されたデシャフルされたデータ
は、ｑビットＭＦ取り出し回路３７１に供給される。

【０１５９】ｑビットＭＦ取り出し回路３７１は、供給
されたデータから、ｑおよび動きフラグＭＦを取り出
し、３ブロック評価値算出回路３７２−１乃至３７２−
６のそれぞれに供給する。エラーでｑおよび動きフラグ
ＭＦが失われた場合、ｑビットＭＦ取り出し回路３７１
は、ｑおよび動きフラグＭＦとして可能性のある組み合
わせを、３ブロック評価値算出回路３７２−１乃至３７
２−６のそれぞれに供給する。

【０１６０】例えば、”２”が設定されたｑおよび”
０”が設定された動きフラグＭＦは、３ブロック評価値
算出回路３７２−１に供給され、”３”が設定されたｑ
および”０”が設定された動きフラグＭＦは、３ブロッ
ク評価値算出回路３７２−２に供給され、”４”が設定
されたｑおよび”０”が設定された動きフラグＭＦは、
３ブロック評価値算出回路３７２−３に供給される。ま
た、例えば、”２”が設定されたｑおよび”１”が設定
された動きフラグＭＦは、３ブロック評価値算出回路３
７２−４に供給され、”３”が設定されたｑおよび”
１”が設定された動きフラグＭＦは、３ブロック評価値
算出回路３７２−５に供給され、”４”が設定されたｑ
および”１”が設定された動きフラグＭＦは、３ブロッ
ク評価値算出回路３７２−６に供給される。

【０１６１】３ブロック評価値算出回路３７２−１乃至
３７２−６は、ｑおよび動きフラグＭＦを基に、切り出
されたコードＱより復号される画素値から、互いに隣接
する画素の画素値の差分を基にした評価値（LE:Linear
Error）を算出し、ｑおよび動きフラグＭＦと共に評価
値をセレクタ３７３に供給する。以下、３ブロック評価
値算出回路３７２−１乃至３７２−６を、個々に区別す
る必要がないときは、単に３ブロック評価値算出回路３
７２と称する。

【０１６２】評価値は、式（１）で算出される。評価値
は、小さいほど画素の相関が高い。

【数１】 Ｑ_i,jは、リカバリの対象となるＡＤＲＣブロックに含
まれる欠落していないコードＱを示す。Ｑ’_i,jは、Ｑ
_i,jが含まれるＡＤＲＣブロックを構成する画素を含む
図１３および図１４に示す６４画素のブロックの画素で
構成される他のＡＤＲＣブロックに含まれるコードＱを
示す。例えば、Ｑ_i,jが図１６の番号”０”の偶数セグ
メントのＡＤＲＣブロックに含まれるとき、Ｑ’
_i,jは、番号”３”の奇数セグメントのＡＤＲＣブロッ
クに含まれる。Ｑ_i,jが図１６の番号”４”の偶数セグ
メントのＡＤＲＣブロックに含まれるとき、Ｑ’
_i,jは、番号”１”の奇数セグメントのＡＤＲＣブロッ
クに含まれる。ｑ_i,jは、Ｑ_i,jを切り出すｑを示す。
ｑ’_i,jは、Ｑ’_i,jを切り出すｑを示す。Njは、ＡＤＲ
Ｃブロック内欠落していないコードＱの数を示す。ｊ
は、評価値が算出される３つのＡＤＲＣブロックを識別
する番号である。

【０１６３】オフセットjは、３つのＡＤＲＣブロック
の間のダイナミックレンジ、ｑの違いを吸収し、より正
確な評価値を算出するために用いられ、式（２）、式
（３）、および式（４）で算出される。 オフセットj=(Xj×2^4-qj-Yj×2^4-q'j)/128 （２）

【数２】

【数３】

【０１６４】セレクタ３７３は、３ブロック評価値算出
回路３７２−１乃至３７２−６のそれぞれから供給され
た評価値から、最小値を有する評価値、および最小値の
次に大きい値を有する評価値を選択し、それぞれｅｍｉ
ｎ１およびｅｍｉｎ２として、リカバリエラー判定回路
３５７に供給する。

【０１６５】セレクタ３７３は、３ブロック評価値算出
回路３７２−１乃至３７２−６のうち、最小値を有する
評価値を出力したものが出力するｑおよび動きフラグＭ
Ｆを選択して、ｑビットＭＦリカバリ回路３５３の出力
として、ＤＲＭＩＮリカバリ回路３５４に供給する。

【０１６６】ＤＲＭＩＮリカバリ回路３５４は、ｑビッ
トＭＦリカバリ回路３５３から供給されたｑの正しい値
および動きフラグＭＦの正しい値とセグメント間デシャ
フル回路３５２からの図１２で示した対応するＡＤＲＣ
ブロックとを基に、ＡＤＲＣブロック毎のダイナミック
レンジＤＲの正しい値およびＡＤＲＣブロック毎の画素
値の最小値ＭＩＮを求め、ＡＤＲＣ復号回路３５５に出
力する。

【０１６７】図３６乃至図３８を参照して、ＤＲＭＩＮ
リカバリ回路３５４のダイナミックレンジＤＲまたは画
素値の最小値ＭＩＮのリカバリの処理を説明する。画素
値Ｌは、ＡＤＲＣの方式により、コードＱから式（５）
の処理により復号される。 L=DR/(2^Q)*q+MIN （５）

【０１６８】図３６に示すように、ｑと画素値Ｌとの関
係は、傾きをＤＲ／（２^Q）とし、接片を画素値の最小
値ＭＩＮとする直線で表される。

【０１６９】ＡＤＲＣブロック内の（ｑ，Ｌ）の組よ
り、式（５）のＤＲ／（２^Q）および画素値の最小値Ｍ
ＩＮを統計的に求める。図３７に示す、（ｑ，Ｌ）の回
帰直線を、式（５）の直線に等しいとする。

【０１７０】このとき、ｂが既知であるならば、ａは、
式（６）で算出される。 a=(B-nb)/A （６）

【０１７１】また、ａが既知であるならば、ｂは、式
（７）で算出される。 b=(B-Aa)/n （７）

【０１７２】ここで、ｎは、（ｑ，Ｌ）の点の個数であ
り、Ａは、Σｘであり、Ｂは、Σｙである。

【０１７３】ダイナミックレンジＤＲは、式（８）で算
出される。 DR=(ΣL'-N*MIN)/(Σq)*2^Q =(((DR'/2^Q')*Y)+N*MIN'-N*MIN)/X*2^Q =(N*(MIN'-MIN)*2Q'+DR'*Y)*2^Q/(X*2^Q') （８） 図３８（Ａ）に示すように、ダイナミックレンジＤＲま
たは画素値の最小値ＭＩＮをリカバリしようとするブロ
ックが隣接する欠落のないのブロックの数を、ｎｉとし
たとき、Ｎは、Σｎｉである。図３８において、斜線が
示された四角は、ダイナミックレンジＤＲまたは画素値
の最小値ＭＩＮをリカバリしようとするブロックを示
す。図３８において、斜線のない四角は、欠落のないの
ブロックを示す。ダイナミックレンジＤＲまたは画素値
の最小値ＭＩＮをリカバリしようとするブロックのｑが
欠落している時、図３８（Ｂ）に示す様に、ｎｉは０で
ある。

【０１７４】ＤＲ’は、リカバリしようとするブロック
が隣接する、欠落のないのブロックのダイナミックレン
ジを示す。ＭＩＮ’は、リカバリしようとするブロック
が隣接する、欠落のないのブロックの画素値の最小値を
示す。Ｑ’は、リカバリしようとするブロックが隣接す
る、欠落のないのブロックのコードＱを示す。

【０１７５】Ｘは、式（９）で表される。

【数４】

【０１７６】Ｙは、式（１０）で示される。

【数５】

【０１７７】画素値の最小値ＭＩＮは、式（１１）で算
出される。 MIN=(ΣL'-Σq*(DR/2^Q)) =((DR'/2^Q')*Y+N*MIN'-(DR/2^Q)*X)/N =(N*MIN'*2^Q'+Q+DR'*Y*2^Q-DR*X*2^Q')/(N*2^Q'+Q) （１１）

【０１７８】ＡＤＲＣ復号回路３５５は、デシャフルさ
れたデータに欠落がないとき、セグメント間デシャフル
回路３５２から供給されたデータを基に、コードＱを復
号し、復号の結果得られたＹデータ、Ｕデータ、および
Ｖデータをブロックデシャフル回路３５６に供給する。

【０１７９】ＡＤＲＣ復号回路３５５は、ｑまたは動き
フラグＭＦに欠落があり、かつｑビットＭＦリカバリ回
路３５３がｑの正しい値および動きフラグＭＦの正しい
値を求めることができたとき、ＤＲＭＩＮリカバリ回路
３５４を介して供給されたｑの正しい値、動きフラグＭ
Ｆの正しい値、ダイナミックレンジＤＲ、およびブロッ
ク毎の画素値の最小値ＭＩＮを基に、ＤＲＭＩＮリカバ
リ回路３５４から供給されたコードＱを復号し、復号の
結果得られたＹデータ、Ｕデータ、およびＶデータを、
Ｙデータ、Ｕデータ、およびＶデータに対応する、”
０”を設定したエラーフラグと共に、ブロックデシャフ
ル回路３５６に供給する。

【０１８０】ＡＤＲＣ復号回路３５５は、ｑまたは動き
フラグＭＦに欠落があり、かつｑビットＭＦリカバリ回
路３５３がｑの正しい値および動きフラグＭＦの正しい
値を求めることができないとき、コードＱに対応するＹ
データ、Ｕデータ、およびＶデータのエラーフラグに”
１”を設定して、ブロックデシャフル回路３５６に供給
する。

【０１８１】ＡＤＲＣ復号回路３５５は、ダイナミック
レンジＤＲ、または画素値の最小値ＭＩＮに欠落があ
り、かつＤＲＭＩＮリカバリ回路３５４がダイナミック
レンジＤＲの正しい値および画素値の最小値ＭＩＮの正
しい値を求めることができたとき、ＤＲＭＩＮリカバリ
回路３５４を介して供給されたｑ、動きフラグＭＦ、ダ
イナミックレンジＤＲの正しい値、および画素値の最小
値ＭＩＮの正しい値を基に、ＤＲＭＩＮリカバリ回路３
５４から供給されたコードＱを復号し、復号の結果得ら
れたＹデータ、Ｕデータ、およびＶデータを、Ｙデー
タ、Ｕデータ、およびＶデータに対応する、”０”を設
定したエラーフラグと共に、ブロックデシャフル回路３
５６に供給する。

【０１８２】ＡＤＲＣ復号回路３５５は、ダイナミック
レンジＤＲ、または画素値の最小値ＭＩＮに欠落があ
り、かつかつＤＲＭＩＮリカバリ回路３５４がダイナミ
ックレンジＤＲの正しい値および画素値の最小値ＭＩＮ
の正しい値を求めることができないとき、コードＱに対
応するＹデータ、Ｕデータ、およびＶデータのエラーフ
ラグに”１”を設定して、ブロックデシャフル回路３５
６に供給する。

【０１８３】リカバリエラー判定回路３５７は、ｑビッ
トＭＦリカバリ回路３５３から供給されたｅｍｉｎ１お
よびｅｍｉｎ２を基に、リカバリエラー判定フラグＦｄ
をブロックデシャフル回路３５６に出力し、外部メモリ
３０５が記憶している前のフレームの対応する画素のＹ
データ、Ｕデータ、およびＶデータの更新を停止させ
る。

【０１８４】ブロックデシャフル回路３５６は、ＡＤＲ
Ｃ復号回路３５５から”０”を設定したエラーフラグと
共に、Ｙデータ、Ｕデータ、およびＶデータが供給され
たとき、エラーフラグ、並びにＹデータ、Ｕデータ、お
よびＶデータを記憶する。ブロックデシャフル回路３５
６は、ＡＤＲＣ復号回路３５５から”１”を設定したエ
ラーフラグと共に、Ｙデータ、Ｕデータ、およびＶデー
タが供給されたとき、エラーフラグを記憶し、Ｙデー
タ、Ｕデータ、およびＶデータを記憶しない。また、ブ
ロックデシャフル回路３５６は、リカバリエラー判定回
路３５７またはセグメント間デシャフル回路３５２から
連続エラー信号が供給された場合も、外部メモリ３０５
が記憶している前のフレームの対応する画素のＹデー
タ、Ｕデータ、およびＶデータの更新を停止させる。

【０１８５】ブロックデシャフル回路３５６は、Ｙデー
タ、Ｕデータ、およびＶデータを、図１０に示す送信装
置１のブロックシャフル回路１０２と逆の動作で、元の
並びに戻し、元の並びに変換されたＹデータ、Ｕデー
タ、およびＶデータを出力する。

【０１８６】以上のように、復号回路３０４は、復号に
必要なデータであるｑ、動きフラグＭＦ、ダイナミック
レンジＤＲ、または画素値の最小値ＭＩＮが失われて
も、ｑビットＭＦリカバリ回路３５３およびＤＲＭＩＮ
リカバリ回路３５４が失われたデータをリカバリするの
で、復号を実行することができる。

【０１８７】リカバリにエラーがあるときは、外部メモ
リ３０５に記憶されている画素値を上書きしないで、４
フレーム前の画素値を出力するので、動きが無いとき、
違和感のない画素値を出力できる。

【０１８８】次に、復号回路３０４の処理のタイミング
を図３９および図４０のタイミングチャートを参照して
説明する。図３９は、セグメント間デシャフル回路３５
２から出力されるデータに欠落がない場合の、復号回路
３０４の処理のタイミングの例を示す。セグメント間デ
シャフル回路３５２は、デシャフルの処理を行い、所定
の時間経過後（図３９の例では、入力開始から３６２ク
ロック後）、ＡＤＲＣ復号回路３５５にデシャフルされ
たデータを出力する。ＡＤＲＣ復号回路３５５は、セグ
メント間デシャフル回路３５２から供給されたデータを
復号して出力する。

【０１８９】図４０は、セグメント間デシャフル回路３
５２から出力されるデータに欠落がある場合の、復号回
路３０４の処理のタイミングの例を示す。セグメント間
デシャフル回路３５２は、デシャフルの処理を行い、デ
ータに欠落がない場合に、ＡＤＲＣ復号回路３５５にデ
ータを供給するタイミングより早く（図４０の例では、
入力開始から１２３クロック後）、ｑビットＭＦリカバ
リ回路３５３にデシャフルされたデータを出力する。ｑ
ビットＭＦリカバリ回路３５３は、所定のタイミング
で、ｑおよび動きフラグＭＦを、ＤＲＭＩＮリカバリ回
路３５４に供給する。

【０１９０】ＤＲＭＩＮリカバリ回路３５４は、データ
に欠落がない場合にセグメント間デシャフル回路３５２
がＡＤＲＣ復号回路３５５にデータを供給するタイミン
グと同じタイミングで、ダイナミックレンジおよび画素
の最小値を、ＡＤＲＣ復号回路３５５に供給する。

【０１９１】従って、復号回路３０４は、ｑ、動きフラ
グＭＦ、ダイナミックレンジＤＲ、および画素の最小値
ＭＩＮをリカバリしても、セグメント間デシャフル回路
３５２から出力されるデータに欠落がない場合と同じタ
イミングで、データを復号し、出力することができる。

【０１９２】以上のように、復号回路３０４は、復号に
必要な所定のデータが失われても、ｑビットＭＦリカバ
リ回路３５３およびＤＲＭＩＮリカバリ回路３５４が失
われたデータをリカバリするので、復号を実行すること
ができる。なお、復号回路３０４にエラー処理を行わな
いモード（ユーザセレクタブルなモード）を選択する信
号が入力されているとき、ｑビットＭＦリカバリ回路３
５３およびＤＲＭＩＮリカバリ回路３５４は、リカバリ
を実行しない。

【０１９３】図４１および図４２を参照して、ブロック
デシャフル回路３５６のデータの出力のタイミングにつ
いて説明する。

【０１９４】従来は、２フレームの画像を記憶するメモ
リを２個設けて、図４１（Ａ）に示すように、一方のメ
モリにデータを書き込んでいるとき、他のメモリからデ
ータを読み出して出力し、２フレームの画像について処
理が終了したとき、図４１（Ｂ）に示すように、他方の
メモリにデータを書き込んで、一方のメモリからデータ
を読み出して、出力していた。

【０１９５】これに対して、外部メモリ３０５に、それ
ぞれ２フレームの画像を記憶するバンクを２つ設けて
（図中のバンク１およびバンク２）、ブロックデシャフ
ル回路３５６は、図４２（Ａ）に示すように、３個のＡ
ＤＲＣに対応する画像データがＡＤＲＣ復号回路３５５
から供給されたとき、バンク１に書き込み、図４２
（Ｂ）に示すように、ＡＤＲＣ復号回路３５５から画像
データが供給されていないとき（例えば、図４０に示
す、入力開始から３６４クロックまでの間）、アドレス
を指定することにより、バンク２からブロックデシャフ
ルされたデータを読み出す。次の２フレームにおいて
は、ブロックデシャフル回路３５６は、３個のＡＤＲＣ
に対応する画像データがＡＤＲＣ復号回路３５５から供
給されたとき、バンク２に書き込み、ＡＤＲＣ復号回路
３５５から画像データが供給されていないとき、バンク
１からブロックデシャフルされたデータを読み出す。

【０１９６】このようにすることで、ブロックデシャフ
ル回路３５６に対し、１個の外部メモリ３０５で、画像
データをブロックデシャフルして、出力することができ
る。

【０１９７】図４３は、リカバリエラー判定回路３５７
の構成を示すブロック図である。ｑビットＭＦリカバリ
回路３５３から供給される最小値を有する評価値ｅｍｉ
ｎ１、および２番目に小さい値を有する評価値ｅｍｉｎ
２は、差分算出回路４３１に供給される。差分算出回路
４３１は、入力されたｅｍｉｎ１とｅｍｉｎ２との差を
算出し、遅延回路４３２に出力する。遅延回路４３２
は、差分算出回路４３１から供給されたデータを所定の
時間遅延し、加算器４３５および遅延回路４３３に出力
する。

【０１９８】遅延回路４３３は、遅延回路４３２から供
給されたデータを所定の時間遅延し、加算器４３５およ
び遅延回路４３４に出力する。

【０１９９】遅延回路４３４は、遅延回路４３３から供
給されたデータを所定の時間遅延し、加算器４３５およ
び判定回路４３７に出力する。

【０２００】加算器４３５は、遅延回路４３２からから
供給されたデータ、遅延回路４３３からから供給された
データ、および遅延回路４３４からから供給されたデー
タを加算して、判定回路４３６に供給する。

【０２０１】判定回路４３６は、加算器４３５から供給
されたデータが予め定めた閾値Ｔｅ１以下であるか否か
を判定し、加算器４３５から供給されたデータが閾値Ｔ
ｅ１以下であると判定された場合、”１”をＡＮＤ回路
４３８に出力し、加算器４３５から供給されたデータが
閾値Ｔｅ１を越えると判定された場合、”０”をＡＮＤ
回路４３８に出力する。

【０２０２】判定回路４３７は、遅延回路４３４から供
給されたデータが予め定めた閾値Ｔｅ２以下であるか否
かを判定し、遅延回路４３４から供給されたデータが閾
値Ｔｅ２以下であると判定された場合、”１”をＡＮＤ
回路４３８に出力し、遅延回路４３４から供給されたデ
ータが閾値Ｔｅ２を越えると判定された場合、”０”を
ＡＮＤ回路４３８に出力する。

【０２０３】ＡＮＤ回路４３８は、判定回路４３６から
供給されたデータが”１”、かつ、判定回路４３７から
供給されたデータが”１”のとき、”１”をホールド回
路４３９に出力する。ＡＮＤ回路４３８は、判定回路４
３６から供給されたデータが”０”、または、判定回路
４３７から供給されたデータが”０”のとき、”０”を
ホールド回路４３９に出力する。

【０２０４】ホールド回路４３９は、入力されたデータ
をリセット信号が入力されるまで保持し、遅延回路４４
０に出力する。遅延回路４４０は、ホールド回路４３９
から出力されたデータを所定の時間遅延し、ホールド回
路４３９に供給するとともに、リカバリ判定フラグＦｄ
としてブロックデシャフル回路３５６に出力する。

【０２０５】このように、リカバリエラー判定回路３５
７は、３個のＡＤＲＣブロックに対する、評価値ｅｍｉ
ｎ１と評価値ｅｍｉｎ２の差の積算値が閾値Ｔｅ１以下
であり、かつ、そのＡＤＲＣブロックに対する評価値ｅ
ｍｉｎ１と評価値ｅｍｉｎ２の差が閾値Ｔｅ２以下であ
るとき、すなわち、評価値ｅｍｉｎ１と評価値ｅｍｉｎ
２の差が少なく、リカバリされたｑまたは動きフラグＭ
Ｆが正しくない可能性が高いとき、リカバリ判定フラグ
Ｆｄに１をセットする。

【０２０６】次に、ＡＤＲＣ復号回路３５５で復号され
たデータが一時的にブロックデシャフル回路３５６に記
憶され、読み出される処理を説明する。セグメント間デ
シャフル回路３５２は、パケット解体回路３０２から供
給されたデータに欠落があるとき、欠落するデータに対
応するエラーフラグに”１”を設定し、データに欠落が
ないとき、データに対応するエラーフラグに”０”を設
定し、ＡＤＲＣブロック単位のコードＱおよびエラーフ
ラグをＡＤＲＣ復号回路３５５に出力する。ＡＤＲＣ復
号回路３５５は、コードＱを復号し、Ｙデータ、Ｕデー
タ、およびＶデータ、並びにエラーフラグをブロックデ
シャフル回路３５６に出力する。

【０２０７】ブロックデシャフル回路３５６は、対応す
るエラーフラグが”０”の場合、Ｙデータ、Ｕデータ、
およびＶデータ、並びにエラーフラグを外部メモリ３０
５に記憶し、対応するエラーフラグが”１”である場
合、エラーフラグを外部メモリ３０５に記憶し、Ｙデー
タ、Ｕデータ、およびＶデータを外部メモリ３０５に記
憶しない。

【０２０８】外部メモリ３０５は、２つのバンクを有
し、１つのバンクに２つのフレームのＹデータ、Ｕデー
タ、およびＶデータ、並びにエラーフラグを記憶する。
外部メモリ３０５のバンクは、２つのフレーム毎に切り
替えられる。従って、対応するエラーフラグが”１”で
ある場合、外部メモリ３０５は、４フレーム前のＹデー
タ、Ｕデータ、およびＶデータを記憶している。

【０２０９】図４４は、リカバリエラー判定回路３５７
が、”１”が設定されたリカバリ判定フラグＦｄを出力
した場合の、ブロックデシャフル回路３５６の処理を説
明する図である。ｑビットＭＦリカバリ回路３５３から
供給される最小値を有する評価値ｅｍｉｎ１、および２
番目に小さい値を有する評価値ｅｍｉｎ２の差が所定の
値以下であり、かつ、そのＡＤＲＣブロックを含めた連
続する３つのＡＤＲＣブロックのｅｍｉｎ１、およびｅ
ｍｉｎ２の差の和が所定の値以下であるとき、ｑビット
ＭＦリカバリ回路３５３は、ｑのリカバリに失敗したと
判定し、このため、データの切り出しも失敗したと判定
する。このとき、リカバリエラー判定回路３５７は、”
１”が設定されたリカバリ判定フラグＦｄを出力する。

【０２１０】リカバリエラー判定回路３５７が、”１”
が設定されたリカバリ判定フラグＦｄを出力したとき、
ブロックデシャフル回路３５６は、それ以降のバッファ
（８８個のＡＤＲＣブロック）からのデータの切り出し
に失敗したとみなし、それ以降に供給されるエラーフラ
グに”１”を設定し、そのエラーフラグを外部メモリ３
０５に記憶する。ユーザセレクタブルなエスケープモー
ドの場合には、データは外部メモリ３０５に記憶され
る。

【０２１１】図４５は、セグメント間デシャフル回路３
５３が、連続エラー信号を出力した場合の、ブロックデ
シャフル回路３５６の処理を説明する図である。セグメ
ント間デシャフル回路３５３は、対応する偶数ＡＤＲＣ
ブロックおよび奇数ＡＤＲＣブロックの両方の欠落を検
出したとき、連続エラー信号を出力する。ｑビットＭＦ
リカバリ回路３５３のｑおよび動きフラグＭＦのリカバ
リの処理は、隣接する画素の画素値の相関を利用してい
るので、対応する偶数ＡＤＲＣブロックおよび奇数ＡＤ
ＲＣブロックの両方が欠落しているとき、ｑビットＭＦ
リカバリ回路３５３は、リカバリの処理を実行すること
ができない。連続エラー信号が供給されたとき、ブロッ
クデシャフル回路３５６は、それ以降のバッファ（８８
個のＡＤＲＣブロック）からのデータの切り出しに失敗
したとみなし、それ以降に供給されるエラーフラグに”
１”を設定し、そのエラーフラグを外部メモリ３０５に
記憶し、それ以降に供給される復号されたデータを外部
メモリ３０５に記憶しない。

【０２１２】図４６は、ユーザセレクタブルなグレイモ
ードの場合のブロックデシャフル回路３５６の処理を説
明する図である。グレイモードの場合、ブロックデシャ
フル回路３５６は、対応するエラーフラグが”１”であ
るデータに、グレイ（Y,U,V全てを128にするのではな
く、対応するデータのみ128にする）を設定して出力す
る。

【０２１３】図４７および図４８は、ブロックデシャフ
ル回路３５６のユーザセレクタブルなリカバリオフ入力
（ユーザが図示せぬ所定のスイッチを操作したときに入
力される信号）に対応した処理を説明する図である。”
１”が設定されたリカバリオフ入力が供給された場合、
ブロックデシャフル回路３５６は、外部メモリ３０５
に、図４７に示すように、ｑビットＭＦリカバリ回路３
５３を経由しないで、ＡＤＲＣ復号回路３５５でＹデー
タ、Ｕデータ、およびＶデータが復号されたとき、復号
されたＹデータ、Ｕデータ、およびＶデータを記憶させ
る。図４８に示すように、ｑビットＭＦリカバリ回路３
５３でｑおよび動きフラグがリカバリされたとき、ブロ
ックデシャフル回路３５６は、外部メモリ３０５に、復
号されたＹデータ、Ｕデータ、およびＶデータをメモリ
に記憶させず、対応するすべてのエラーフラグを”１”
に設定する。リカバリオフ入力を変化させることで、ｑ
ビットＭＦリカバリ回路３５３等のリカバリの効果が簡
単に確認できる。

【０２１４】図４９は、ブロックデシャフル回路３５６
のエスケープ信号（ユーザが図示せぬ所定のスイッチを
操作したときに入力される信号）に対応した処理を説明
する図である。所定のエスケープ信号が供給された場
合、ブロックデシャフル回路３５６は、図４９に示すよ
うに、リカバリ判定フラグＦｄが”１”に設定されて
も、それ以降に供給されるエラーフラグに強制的に”
１”を設定しないでエラーフラグをメモリに記憶し、そ
れ以降に供給される復号されたＹデータ、Ｕデータ、お
よびＶデータをメモリに記憶する。エスケープ信号を変
化させることで、ブロックデシャフル回路３５６のコン
シールの処理の効果が簡単に確認できる。

【０２１５】図５０および図５１は、ブロックデシャフ
ル回路３５６の復号したデータを出力する処理を説明す
るフローチャートである。ステップＳ３１において、セ
グメント間デシャフル回路３５２は、受信回路３０１が
生成したエラーフラグを受信し、ＡＤＲＣ復号回路３５
５に供給する。ＡＤＲＣ復号回路３５５は、セグメント
間デシャフル回路３５２から供給されたエラーフラグを
ブロックデシャフル回路３５６に出力し、ブロックデシ
ャフル回路３５６は、そのエラーフラグを受信する。

【０２１６】ステップＳ３２において、ブロックデシャ
フル回路３５６は、ＡＤＲＣ復号回路３５５から供給さ
れた、バッファ（所定の８８個のＡＤＲＣブロック）に
対応する、最初のエラーフラグを選択する。ステップＳ
３３において、ブロックデシャフル回路３５６は、セグ
メント間デシャフル回路３５２から供給されている連続
エラー信号が”０”であるか否かを判定し、連続エラー
信号が”０”であると判定された場合、ステップＳ３４
に進み、リカバリエラー判定回路３５７から供給されて
いるリカバリ判定フラグＦｄが”０”であるか否かを判
定する。ステップＳ３４において、リカバリ判定フラグ
Ｆｄが”０”であると判定された場合、ステップＳ３５
に進み、ブロックデシャフル回路３５６は、外部メモリ
３０５にエラーフラグを記憶させる。

【０２１７】ステップＳ３３において、連続エラー信号
が”１”であると判定された場合、およびステップＳ３
４において、リカバリ判定フラグＦｄが”１”であると
判定された場合、データの切り出しに失敗したので、ス
テップＳ４７に進み、ブロックデシャフル回路３５６
は、エスケープ信号がオフであるか否かを判定し、エス
ケープ信号がオフであると判定された場合、ステップＳ
４８に進み、ステップＳ３２で選択されたエラーフラグ
に”１”を設定し、ステップＳ３５に進み、ブロックデ
シャフル回路３５６は、外部メモリ３０５にエラーフラ
グを記憶させる。

【０２１８】ステップＳ４７において、エスケープ信号
がオンであると判定された場合、エラーフラグの設定を
行わないので、手続きは、ステップＳ４８をスキップ
し、ステップＳ３５に進み、ブロックデシャフル回路３
５６は、外部メモリ３０５にエラーフラグを記憶させ
る。

【０２１９】ステップＳ３６において、ブロックデシャ
フル回路３５６は、バッファに対応する、すべてのエラ
ーフラグを処理したか否かを判定し、すべてのエラーフ
ラグを処理したと判定された場合、ステップＳ３７に進
み、ブロックデシャフル回路３５６は、ＡＤＲＣ復号回
路３５５から復号されたＹデータ、Ｕデータ、およびＶ
データを受信する。

【０２２０】ステップＳ３６において、バッファの全て
のエラーフラグをまだ処理していないと判定された場
合、ステップＳ４９に進み、ブロックデシャフル回路３
５６は、次のエラーフラグを選択し、ステップＳ３３に
戻り、エラーフラグの設定の処理を繰り返す。

【０２２１】ステップＳ３８において、ブロックデシャ
フル回路３５６は、ＡＤＲＣ復号回路３５５から供給さ
れた、バッファの最初の復号されたデータを選択する。

【０２２２】ステップＳ３９において、ブロックデシャ
フル回路３５６は、セグメント間デシャフル回路３５２
から供給されている連続エラー信号が”０”であるか否
かを判定し、連続エラー信号が”０”であると判定され
た場合、ステップＳ４０に進み、選択されている復号さ
れたデータに対応するエラーフラグが”０”であるか否
かを判定する。選択されている復号されたデータに対応
するエラーフラグが”０”であると判定された場合、ス
テップＳ４１に進み、ブロックデシャフル回路３５６
は、選択されている復号されたＹデータ、Ｕデータ、お
よびＶデータを外部メモリ３０５に記憶させる。手続き
は、ステップＳ４２に進む。

【０２２３】ステップＳ３９において、連続エラー信号
が”１”であると判定された場合、および、ステップＳ
４０において、選択されている復号されたデータに対応
するエラーフラグが”１”であると判定された場合、デ
ータは欠落しているので、ステップＳ４１をスキップし
て、ステップＳ４２に進む。

【０２２４】ステップＳ４２において、ブロックデシャ
フル回路３５６は、バッファの全ての復号されたデータ
を処理したか否かを判定し、バッファの全ての復号され
たデータを処理したと判定された場合、ステップＳ４３
に進む。

【０２２５】ステップＳ４２において、バッファ（８８
個のＡＤＲＣブロック）の全ての復号されたデータをま
だ処理していないと判定された場合、ステップＳ５０に
進み、ブロックデシャフル回路３５６は、次のデータを
選択し、ステップＳ３９に戻り、復号したデータを記憶
する処理を繰り返す。

【０２２６】ステップＳ４３において、ブロックデシャ
フル回路３５６は、外部メモリ３０５に記憶されている
最初のデータを選択する。ステップＳ４４において、ブ
ロックデシャフル回路３５６は、エラーフラグが”１”
で、かつ、グレイモードであるか否かを判定し、エラー
フラグが”０”、または、グレイモードでないと判定さ
れた場合、ステップＳ４５に進み、選択されているデー
タをフォーマット変換回路３０６に出力する。

【０２２７】ステップＳ４４において、エラーフラグ
が”１”で、かつ、グレイモードであると判定された場
合、ステップＳ５１に進み、ブロックデシャフル回路３
５６は、グレーデータをフォーマット変換回路３０６に
出力し、ステップＳ４６に進む。

【０２２８】ステップＳ４６において、ブロックデシャ
フル回路３５６は、外部メモリ３０５のバンクに記憶さ
れている全てのデータを処理したか否かを判定し、外部
メモリ３０５に記憶されている全てのデータを処理した
と判定された場合、処理は終了する。

【０２２９】ステップＳ４６において、外部メモリ３０
５に記憶されている全てのデータを処理していないと判
定された場合、ステップＳ５２に進み、ブロックデシャ
フル回路３５６は、外部メモリ３０５のバンクに記憶さ
れている次のデータを選択し、ステップＳ４４に戻り、
データを出力する処理を繰り返す。

【０２３０】このように、ブロックデシャフル回路３５
６は、コードＱが欠落していても、もっとも違和感の少
ないデータを出力することができる。

【０２３１】次に、図示せぬユーザセレクタブルなリカ
バリオフスイッチが”０”である場合のブロックデシャ
フル回路３５６のデータを出力する処理を図５２のフロ
ーチャートを参照して説明する。ステップＳ７１におい
て、セグメント間デシャフル回路３５２は、受信回路３
０１が生成したエラーフラグを受信し、ＡＤＲＣ復号回
路３５５に供給する。ＡＤＲＣ復号回路３５５は、セグ
メント間デシャフル回路３５２から供給されたエラーフ
ラグをブロックデシャフル回路３５６に出力し、ブロッ
クデシャフル回路３５６は、そのエラーフラグを受信す
る。

【０２３２】ステップＳ７２において、ブロックデシャ
フル回路３５６は、ｑおよび動きフラグ等がｑビットＭ
Ｆリカバリ回路３５３等において、リカバリされたか否
かを判定し、ｑおよび動きフラグＭＦ等がリカバリされ
ていないと判定された場合、ステップＳ７３に進み、外
部メモリ３０５にエラーフラグを記憶させる。

【０２３３】ステップＳ７２において、ｑおよび動きフ
ラグ等がリカバリされていると判定された場合、ステッ
プＳ７８に進み、ブロックデシャフル回路３５６は、受
信したエラーフラグを全て”１”に設定し、ステップＳ
７３に進む。

【０２３４】ステップＳ７４において、ブロックデシャ
フル回路３５６は、ＡＤＲＣ復号回路３５５から復号さ
れたＹデータ、Ｕデータ、およびＶデータを受信する。

【０２３５】ステップＳ７５において、ブロックデシャ
フル回路３５６は、ｑおよび動きフラグ等がｑビットＭ
Ｆリカバリ回路３５３等において、リカバリされたか否
かを判定し、ｑおよび動きフラグＭＦ等がリカバリされ
ていないと判定された場合、ステップＳ７６に進み、ス
テップＳ７４で受信したＹデータ、Ｕデータ、およびＶ
データを記憶する。

【０２３６】ステップＳ７５において、ｑ、動きフラグ
ＭＦ等がリカバリされていると判定された場合、ステッ
プＳ７６をスキップし、Ｙデータ、Ｕデータ、およびＶ
データを記憶させないで、ステップＳ７７に進む。

【０２３７】ステップＳ７７において、ブロックデシャ
フル回路３５６は、外部メモリ３０５に記憶させたＹデ
ータ、Ｕデータ、およびＶデータおよびエラーフラグを
フォーマット変換回路３０６に出力し、処理を終了す
る。

【０２３８】このように、リカバリオフ入力が”１”で
ある場合、ブロックデシャフル回路３５６は、リカバリ
されたデータを出力しない。

【０２３９】以上のように、復号回路３０４は、復号に
必要な所定のデータが失われても、ｑビットＭＦリカバ
リ回路３５３およびＤＲＭＩＮリカバリ回路３５４が失
われたデータをリカバリするので、復号を実行すること
ができる。また、復号回路３０４は、復号ができなくて
も、もっとも違和感の少ないデータを出力することがで
きる。また、リカバリオフ入力を”１”にすることで、
リカバリの効果を簡単に確認することができる。

【０２４０】次に、欠落画素創造回路３０８について説
明する。欠落画素創造回路３０８は、プログレッシブ方
式の画像を再生するとき、クラス分類適応処理により、
図５３（Ａ）に示すように、創造の対象となる画素の同
一のフレーム（フレームｔ）にある周辺の画素の画素
値、並びにこれらの画素と水平方向および垂直方向に同
一の位置の１つ前のフレーム（フレームｔ−１）にある
画素の画素値を基に、欠落した画素の画素値などを創造
する。また、欠落画素創造回路３０８は、クラス分類適
応処理により、図５３（Ｂ）に示すように、創造の対象
となる画素の同一のフィールド（フィールドｔ）にある
周辺の画素の画素値、これらの画素と水平方向および垂
直方向に同一の位置の１つ前のフィールド（フィールド
ｔ−１）、並びに創造の対象となる画素の周辺の画素と
水平方向および垂直方向に同一の位置の２つ前のフィー
ルド（フィールドｔ−２）にある画素の画素値を基に、
欠落した画素の画素値などを創造する。

【０２４１】図５４は、欠落画素創造回路３０８の構成
を示すブロック図である。欠落画素創造回路３０８に入
力されたデータである画素値および画素の欠落を示すエ
ラーフラグは、前処理回路５０１およびタップ構築回路
５０２−１に供給される。

【０２４２】前処理回路５０１は、入力された画素値お
よび画素の欠落を示すエラーフラグを基に、欠落してい
る画素の値を線形補間フィルタで生成し、欠落している
画素にその値を設定し、タップ構築回路５０２−２乃至
５０２−５に供給する。なお、画素値は、タップデータ
とも称する。

【０２４３】前処理回路５０１の処理を図５５のフロー
チャートを参照して説明する。ステップＳ１３１におい
て、前処理回路５０１は、エラーフラグを基に、対象と
なる画素が欠落しているか否かを判定し、対象となる画
素が欠落していないと判定された場合、ステップＳ１３
２に進み、対象となる画素の画素値を、対象となる画素
に設定し、処理は終了する。

【０２４４】ステップＳ１３１において、対象となる画
素が欠落していると判定された場合、ステップＳ１３３
に進み、前処理回路５０１は、エラーフラグを基に、対
象となる画素の水平に隣接している画素のいずれかが欠
落しているか否かを判定する。ステップＳ１３３におい
て、対象となる画素の水平に隣接している画素のいずれ
も欠落していないと判定された場合、ステップＳ１３４
に進み、前処理回路５０１は、対象となる画素の水平に
隣接している２つの画素の画素値の平均値を対象となる
画素の画素値に設定し、処理は終了する。

【０２４５】ステップＳ１３３において、対象となる画
素の水平に隣接している画素のいずれかが欠落している
と判定された場合、ステップＳ１３５に進み、前処理回
路５０１は、対象となる画素の水平に隣接している画素
のいずれも欠落しているか否かを判定する。ステップＳ
１３５において、対象となる画素の水平に隣接している
画素のいずれかが欠落していないと判定された場合、ス
テップＳ１３６に進み、前処理回路５０１は、対象とな
る画素の水平に隣接している、欠落していない画素の画
素値を対象となる画素の画素値に設定し、処理は終了す
る。

【０２４６】ステップＳ１３５において、対象となる画
素の水平に隣接している画素のいずれも欠落していると
判定された場合、ステップＳ１３７に進み、前処理回路
５０１は、エラーフラグを基に、対象となる画素の垂直
に隣接している画素のいずれかが欠落しているか否かを
判定する。ステップＳ１３７において、対象となる画素
の垂直に隣接している画素のいずれも欠落していないと
判定された場合、ステップＳ１３８に進み、前処理回路
５０１は、対象となる画素の垂直に隣接している２つの
画素の画素値の平均値を対象となる画素の画素値に設定
し、処理は終了する。

【０２４７】ステップＳ１３７において、対象となる画
素の垂直に隣接している画素のいずれかが欠落している
と判定された場合、ステップＳ１３９に進み、前処理回
路５０１は、エラーフラグを基に、対象となる画素に隣
接している全ての画素が欠落しているか否かを判定す
る。ステップＳ１３９において、対象となる画素に隣接
しているいずれかの画素が欠落していないと判定された
場合、ステップＳ１４０に進み、前処理回路５０１は、
対象となる画素に隣接している、欠落していない画素の
画素値を対象となる画素の画素値に設定し、処理は終了
する。

【０２４８】ステップＳ１３９において、対象となる画
素に隣接している全ての画素が欠落していると判定され
た場合、ステップＳ１４１に進み、前処理回路５０１
は、対象となる画素と同じ位置の過去のフレームの画素
の画素値を、対象となる画素の画素値に設定し、処理は
終了する。

【０２４９】以上のように、前処理回路５０１は、対象
となる画素の画素値を周辺の画素の画素値から線形に補
間する。前処理回路５０１による補間処理により、これ
に続く処理で使用できるタップの範囲を広げることがで
きる。

【０２５０】タップ構築回路５０２−１乃至５０２−５
は、それぞれ、タップデータ等を、所定のタイミング
で、動きクラス生成回路５０３、ＤＲクラス生成回路５
０４、空間クラス生成回路５０５、および欠落クラス生
成回路５０６に供給する。

【０２５１】動きクラス生成回路５０３は、イニシャラ
イズ回路３０９から供給されたパラメータ、並びにタッ
プ構築回路５０２−１から供給されたエラーフラグおよ
び選択されたタップを基に、動きクラスコードおよび静
動フラグを生成し、タップ構築回路５０２−２乃至２０
５−５およびクラス合成回路５０７に出力する。動きク
ラスコードは、動きの量を示す２ビットの情報を有し、
静動フラグは、動きの有り無しを１ビットで示す。

【０２５２】図５６（Ａ）は、動きクラス生成回路５０
３による時間アクティビティの算出に使用される、創造
の対象となる画素を中心とした３×３の画素の例を示す
図である。図５６（Ａ）において、”エラー”は、欠落
した画素を示す。図５６（Ｂ）は、図５６（Ａ）に示さ
れた画素に対応する、１つ前のフレームの３×３の画素
の例を示す図である。図５６（Ａ）および図５６（Ｂ）
に示されるＬ１乃至Ｌ３は、それぞれラインを示し、ラ
インの同一の番号は、垂直方向に同一の位置であること
を示す。図５６（Ａ）および図５６（Ｂ）に示されるＨ
１乃至Ｈ３は、それぞれ画素の水平方向の位置を示し、
その同一の番号は、水平方向に同一の位置であることを
示す。

【０２５３】図５６（Ａ）および図５６（Ｂ）に示され
る場合において、時間アクティビティは、式（１２）で
算出される。 時間アクティビティ＝｜（ｑ２）−（ｐ２）｜＋｜（ｑ３）−（ｐ３）｜＋ ｜（ｑ４）−（ｐ４）｜＋｜（ｑ６）−（ｐ６）｜＋ ｜（ｑ７）−（ｐ７）｜＋｜（ｑ９）−（ｐ９）｜ （１２） 式（１２）において、（）は、画素の画素値を表し、｜
｜は、絶対値を求める関数を表す。

【０２５４】動きクラス生成回路５０３は、創造の対象
となる画素を中心とした３×３の画素の最大値と最小値
との差に１を加算した空間アクティビティを算出する。

【０２５５】図５７は、動きクラス生成回路５０３によ
る空間アクティビティの算出に使用される、創造の対象
となる欠落した画素を中心とした３×３の画素の例を示
す図である。このとき、空間アクティビティは、式（１
３）で算出される。空間アクティビティ＝Ｍａｘ（ｑ
ｉ）−Ｍｉｎ（ｑｉ）＋１ （１３）式（１３）に
おいて、Ｍａｘ（ｑｉ）は、ｑ１乃至ｑ９の画素値の最
大値を示す。Ｍｉｎ（ｑｉ）は、ｑ１乃至ｑ９の画素値
の最小値を示す。

【０２５６】動きクラス生成回路５０３は、空間アクテ
ィビティを基に、それぞれ異なる値を有する閾値を選択
する。動きクラス生成回路５０３は、動き判定の閾値、
および時間アクティビティを基に、動きクラスコードを
設定する。

【０２５７】図５８は、動き判定の閾値を説明する図で
ある。動き判定の閾値は、空間アクティビティの値によ
って、異なる値が使用される。空間アクティビティが大
きくなれば、大きな値の閾値が使用される。これは、空
間アクティビティが大きい場合、動きが少なくとも、時
間アクティビティが、大きな値となることを考慮したも
のである。

【０２５８】なお、スタンダードデンシティのデータに
対する処理においては、空間アクティビティとは無関係
に固定された閾値を使用して動きクラスコードが設定さ
れる。

【０２５９】次に、動きクラス生成回路５０３の動きク
ラスコードを設定する処理を、図５９のフローチャート
を参照して説明する。ステップＳ１５１において、動き
クラス生成回路５０３は、時間アクティビティが、閾値
１以下であるか否かを判定し、時間アクティビティが閾
値１以下であると判定された場合、ステップＳ１５２に
進み、動きクラスコードを０に設定し、処理は終了す
る。

【０２６０】ステップＳ１５１において、時間アクティ
ビティが閾値１を越えると判定された場合、ステップＳ
１５３に進み、動きクラス生成回路５０３は、時間アク
ティビティが、閾値２以下であるか否かを判定し、時間
アクティビティが閾値２以下であると判定された場合、
ステップＳ１５４に進み、動きクラスコードを１に設定
し、処理は終了する。

【０２６１】ステップＳ１５３において、時間アクティ
ビティが閾値２を越えると判定された場合、ステップＳ
１５５に進み、動きクラス生成回路５０３は、時間アク
ティビティが閾値３以下であるか否かを判定し、時間ア
クティビティが閾値３以下であると判定された場合、ス
テップＳ１５６に進み、動きクラスコードを２に設定
し、処理は終了する。

【０２６２】ステップＳ１５５において、時間アクティ
ビティが閾値３を越えると判定された場合、ステップＳ
１５７に進み、動きクラス生成回路５０３は、動きクラ
スコードを３に設定し、処理は終了する。

【０２６３】以上のように、動きクラス生成回路５０３
は、閾値および時間アクティビティを基に、動きクラス
コードを設定する。

【０２６４】動きクラス生成回路５０３は、複数の画素
の動きクラスコードを基に、再度、動きフラグを設定す
る。例えば、図６０に示すように、創造の対象となる画
素の周辺の画素の動きクラスコードを基に、動きクラス
生成回路５０３は、対象となる画素の動きクラスコード
を設定する。

【０２６５】動きクラス生成回路５０３の動きクラスコ
ードを設定する処理を図６１のフローチャートを参照し
て説明する。ステップＳ１７１において、動きクラス生
成回路５０３は、７つの画素の動きクラスコードのう
ち、３の値が設定されている動きクラスコードの数が、
閾値３より大きいか否かを判定し、３の値が設定されて
いる動きクラスコードの数が、閾値３より大きいと判定
された場合、ステップＳ１７２に進み、動きクラスコー
ドに３を設定し、処理は終了する。

【０２６６】ステップＳ１７１において、３の値が設定
されている動きクラスコードの数が、閾値３以下である
と判定された場合、ステップＳ１７３に進み、動きクラ
ス生成回路５０３は、３の値が設定されている動きクラ
スコードの数と２の値が設定されている動きクラスコー
ドの数を加えた値が、閾値２より大きいか否かを判定
し、３の値が設定されている動きクラスコードの数と２
の値が設定されている動きクラスコードの数を加えた値
が、閾値２より大きいと判定された場合、ステップＳ１
７４に進み、動きクラスコードに２を設定し、処理は終
了する。

【０２６７】ステップＳ１７３において、３の値が設定
されている動きクラスコードの数と２の値が設定されて
いる動きクラスコードの数を加えた値が、閾値２以下で
あると判定された場合、ステップＳ１７５に進み、動き
クラス生成回路５０３は、３の値が設定されている動き
クラスコードの数、２の値が設定されている動きクラス
コードの数、および１の値が設定されている動きクラス
コードの数を加えた値が、閾値１より大きいか否かを判
定し、３の値が設定されている動きクラスコードの数、
２の値が設定されている動きクラスコードの数、および
１の値が設定されている動きクラスコードの数を加えた
値が、閾値１より大きいと判定された場合、ステップＳ
１７６に進み、動きクラスコードに１を設定し、処理は
終了する。

【０２６８】ステップＳ１７５において、３の値が設定
されている動きクラスコードの数、２の値が設定されて
いる動きクラスコードの数、および１の値が設定されて
いる動きクラスコードの数を加えた値が、閾値１以下で
あると判定された場合、ステップＳ１７７に進み、動き
クラス生成回路５０３は、動きクラスコードに０を設定
し、処理は終了する。

【０２６９】このように、動きクラス生成回路５０３
は、複数の画素の動きクラスコード、並びに予め記憶し
ている閾値を基に、最終的な、動きクラスコードを設定
する。

【０２７０】以上のように、動きクラス生成回路５０３
は、複数の画素の画素値から動きクラスコードを設定
し、出力する。動きクラス生成回路５０３は、動きクラ
スコードを基に、静動フラグを設定し、出力する。例え
ば、動きクラスコードが０または１のとき、静動フラグ
は、０に設定され、動きクラスコードが２または３のと
き、静動フラグは、１に設定される。

【０２７１】タップ構築回路５０２−２は、動きクラス
生成回路５０３から供給された動きクラスコードおよび
静動フラグ、並びに欠落画素の位置を基に、全てのクラ
ス構造を網羅した予測タップを選択して、可変タップ選
択回路５０８に供給する。

【０２７２】タップ構築回路５０２−３は、動きクラス
生成回路５０３から供給された動きクラスコードおよび
静動フラグを基に、タップおよびクラスタップを選択し
て、エラーフラグとともに、ＤＲクラス生成回路５０４
に供給する。ＤＲクラス生成回路５０４は、タップ構築
回路５０２−３から供給されたタップ、クラスタップ、
エラーフラグを基に、ＤＲクラスコードを生成して、ク
ラス合成回路５０７に出力する。

【０２７３】タップ構築回路５０２−４は、動きクラス
生成回路５０３から供給された動きクラスコードおよび
静動フラグを基に、タップおよびクラスタップを選択し
て、エラーフラグとともに、空間クラス生成回路５０５
に供給する。空間クラス生成回路５０５は、タップ構築
回路５０２−４から供給されたタップ、クラスタップ、
エラーフラグを基に、空間クラスコードを生成して、ク
ラス合成回路５０７に出力する。

【０２７４】タップ構築回路５０２−５は、動きクラス
生成回路５０３から供給された動きクラスコードおよび
静動フラグを基に、タップを選択して、エラーフラグと
ともに、欠落クラス生成回路５０６に供給する。欠落ク
ラス生成回路５０６は、タップ構築回路５０２−５から
供給されたタップ、エラーフラグを基に、欠落クラスコ
ードを生成して、クラス合成回路５０７に出力する。

【０２７５】クラス合成回路５０７は、動きクラスコー
ド、静動フラグ、ＤＲクラスコード、空間クラスコー
ド、および欠落クラスコードを基に、クラスコードを統
合し、最終的なクラスコードを形成して、係数保持クラ
スコード選択回路５０９に出力する。

【０２７６】係数保持クラスコード選択回路５０９は、
イニシャライズ回路３０９から供給された係数セット、
および予測構造、並びにクラス合成回路５０７から供給
されたクラスコードを基に、可変タップ選択回路５０８
に、可変タップを選択させるとともに、予測係数列を推
定予測演算回路５１０に出力する。

【０２７７】図６２乃至図６５を基に、可変タップ選択
回路５０８が選択する予測タップデータ列を説明する。

【０２７８】図６２は、動きクラスコードが０のとき、
タップ構築回路５０２−２が可変タップ選択回路５０８
に出力する予測タップ可変選択範囲と、可変タップ選択
回路５０８が選択する予測タップデータ列の例を示す図
である。図６２において、実線で囲んだタップは、タッ
プ構築回路５０２−２が出力する予測タップ可変選択範
囲を示し、点線で囲んだタップは、可変タップ選択回路
５０８が選択する予測タップデータ列を示す。可変タッ
プ選択回路５０８が選択する予測タップデータ列は、タ
ップ構築回路５０２−２が出力する予測タップ可変選択
範囲に含まれるタップから構成される。

【０２７９】例えば、動きクラスコードが０のとき、タ
ップ構築回路５０２−２は、隣接するタップを選択す
る。例えば、動きクラスコードが０のとき、可変タップ
選択回路５０８は、隣接するタップを選択する。

【０２８０】図６３は、動きクラスコードが１のとき、
タップ構築回路５０２−２が出力する予測タップ可変選
択範囲と、可変タップ選択回路５０８が選択する予測タ
ップデータ列を示す図である。図６３において、実線で
囲んだタップは、タップ構築回路５０２−２が出力する
予測タップ可変選択範囲を示し、点線で囲んだタップ
は、可変タップ選択回路５０８が選択する予測タップデ
ータ列を示す。可変タップ選択回路５０８が選択する予
測タップデータ列は、タップ構築回路５０２−２が出力
する予測タップ可変選択範囲に含まれるタップから構成
される。

【０２８１】例えば、動きクラスコードが１のとき、タ
ップ構築回路５０２−２は、隣接するタップと、その隣
接するタップとは隣接しないタップを選択する。例え
ば、動きクラスコードが０のとき、可変タップ選択回路
５０８は、隣接する５個のタップと、その隣接する５個
のタップとは離れた隣接する５個のタップを選択する。

【０２８２】図６４は、欠落タップが存在して、動きク
ラスコードが０のとき、タップ構築回路５０２−２が出
力する予測タップ可変選択範囲と、可変タップ選択回路
５０８が選択する予測タップデータ列を示す図である。
図中の黒丸は、欠落タップを示す。図６４において、実
線で囲んだタップは、タップ構築回路５０２−２が出力
する予測タップ可変選択範囲を示し、点線で囲んだタッ
プは、可変タップ選択回路５０８が選択する予測タップ
データ列を示す。可変タップ選択回路５０８が選択する
予測タップデータ列は、タップ構築回路５０２−２が出
力する予測タップ可変選択範囲に含まれるタップから構
成される。

【０２８３】例えば、欠落タップが存在して、動きクラ
スコードが０のとき、タップ構築回路５０２−２は、隣
接するタップを選択する。例えば、欠落タップが存在し
て、動きクラスコードが０のとき、可変タップ選択回路
５０８は、欠落タップが存在しないときと同じ数の、隣
接するタップ（例えば、欠落タップの隣のタップまたは
欠落タップと同じ並びのタップ）を選択する。

【０２８４】図６５は、欠落タップが存在して、動きク
ラスコードが１のとき、タップ構築回路５０２−２が出
力する予測タップ可変選択範囲と、可変タップ選択回路
５０８が選択する予測タップデータ列を示す図である。
図中の黒丸は、欠落タップを示す。図６４において、実
線で囲んだタップは、タップ構築回路５０２−２が出力
する予測タップ可変選択範囲を示し、点線で囲んだタッ
プは、可変タップ選択回路５０８が選択する予測タップ
データ列を示す。可変タップ選択回路５０８が選択する
予測タップデータ列は、タップ構築回路５０２−２が出
力する予測タップ可変選択範囲に含まれるタップから構
成される。

【０２８５】例えば、欠落タップが存在して、動きクラ
スコードが１のとき、タップ構築回路５０２−２は、隣
接するタップと、その隣接するタップとは隣接しないタ
ップを選択する。例えば、欠落タップが存在して、動き
クラスコードが０のとき、可変タップ選択回路５０８
は、欠落タップが存在しないときと同じ数の、隣接する
タップ（例えば、欠落タップの隣のタップまたは欠落タ
ップと同じ並びのタップ）と、その隣接するタップとは
離れた、欠落タップが存在しないときと同じ数の、隣接
するタップを選択する。

【０２８６】推定予測演算回路５１０は、イニシャライ
ズ回路３０９から設定された出力モードを基に、可変タ
ップ選択回路５０８から供給された予測タップデータ
列、および係数保持クラスコード選択回路５０９から供
給された予測係数列を基に、線形推定式を用いて、欠落
した画素の画素値を算出する。

【０２８７】このように、欠落画素創造回路３０８は、
ダイナミックレンジ、動き、欠落、および画素値の変化
などによるクラス分類により、欠落した画素の周辺の画
素値を基に、欠落した画素値を算出する。

【０２８８】また、推定予測演算回路５１０は、入力さ
れた画像の画質をアップさせる（階調の増加（Ｙデー
タ、Ｕデータ、およびＶデータのビット数の増加）、ノ
イズの除去、量子化歪みの除去（時間方向の歪みの除去
を含む）、４倍密度の解像度の創造など）ことができ
る。

【０２８９】次に、４倍密解像度創造回路３１２につい
て説明する。４倍密解像度創造回路３１２は、インター
レース方式の画像を出力するとき、図６６（Ａ）および
図６６（Ｂ）に示すように、クラス分類適応処理を利用
し、２つのフィールドの所定の数の画素の画素値を基
に、入力された２つのフィールドの間に２つの画素を創
造する。

【０２９０】４倍密解像度創造回路３１２は、プログレ
ッシブ方式の画像を出力するとき、図６６（Ｃ）および
図６６（Ｄ）に示すように、クラス分類適応処理を利用
し、図６６に示すように、２つのフレームの所定の数の
画素の画素値を基に、入力された２つのフレームの間に
２つの画素を創造する。

【０２９１】図６７は、４倍密解像度創造回路３１２の
構成を示すブロック図である。フォーマット変換回路３
１０から供給されるＹデータ、Ｕデータ、およびＶデー
タは、タップ選択回路６０１、タップ選択回路６０２、
およびタップ選択回路６０３に供給される。タップ選択
回路６０１は、レジスタ６０９に格納されているタップ
の位置情報に従って、密度を４倍にするために創造する
画素の画素値を算出するのに使用する画素を選択する。
タップ選択回路６０１により選択された画素は、推定予
測演算回路６０７に供給される。

【０２９２】タップ選択回路６０２は、レジスタ６１０
に格納されているタップの位置情報に従って、創造する
画素の近傍の画素の画素値のうち、空間クラス分類に使
用する画素を選択する。タップ選択回路６０２により選
択された画素は、空間クラス検出回路６０４に供給され
る。空間クラス検出回路６０４は、空間クラスを検出す
る。検出された空間クラスは、クラス合成回路６０６に
供給される。

【０２９３】タップ選択回路６０３は、レジスタ６１１
に格納されているタップの位置情報に従って、創造する
画素の近傍の画素に基づいて動きに対応するクラス分類
に使用する画素を選択するものである。タップ選択回路
６０３により選択された画素は、動きクラス検出回路６
０５に供給される。動きクラス検出回路６０５は、動き
クラスを検出する。検出された動きクラスは、クラス合
成回路６０６およびレジスタ６１０に供給される。レジ
スタ６１０のタップの位置情報は、動きクラス検出回路
６０５から供給された動きクラスによって切り換えられ
る。

【０２９４】クラス合成回路６０６は、空間クラスおよ
び動きクラスを統合し、最終的なクラスコードを形成す
る。

【０２９５】このクラスコードが係数メモリ６１２に対
して、アドレスとして供給され、係数メモリ６１２から
クラスコードに対応する係数セットが読み出される。係
数セットは、推定予測演算回路６０７に供給される。推
定予測演算回路６０７は、タップ選択回路６０１から供
給された画素の画素値、および係数メモリ６１２から供
給された係数セットを基に、線形推定式を用いて、創造
する画素の画素値を算出する。推定予測演算回路６０７
からの出力は、ラインデータＬ１およびラインデータＬ
２として、線順次変換回路６１３に供給される。

【０２９６】係数セットは、教師信号としての、１つの
フィールド当たり、水平方向に５２８画素および垂直方
向に２４０画素を含むＹデータ、それぞれ１つのフィー
ルド当たり、水平方向に１７６画素および垂直方向に１
２０画素を含むＵデータおよびＶデータを用いて、クラ
ス毎の係数セットが予め生成されて、イニシャライズ回
路３１３に記憶されている。

【０２９７】線順次変換回路６１３は、ラインメモリを
有し、推定予測演算回路６０７から出力されるラインデ
ータＬ１およびラインデータＬ２をレジスタ６０８に格
納されている出力タイミングのデータに基づき、線順次
で出力する。線順次変換回路６１３から、供給された画
像の４倍の密度の画像のデータが出力される。

【０２９８】レジスタ６０８、レジスタ６０９、レジス
タ６１０、レジスタ６１１、および係数メモリ６１２
は、イニシャライズ回路３１３に初期化信号が供給され
たとき、イニシャライズ回路３１３から供給された係数
セット等を格納する。

【０２９９】図６８は、４倍密解像度創造回路３１２が
インターレース方式で４倍密解像度の画素を生成、出力
する場合における、４倍密解像度創造回路３１２に入力
される画素（図中、大きい円で示す）の位置、および４
倍密解像度創造回路３１２が出力する画素（図中、小さ
い円で示す）の位置を示す図である。４倍密解像度創造
回路３１２に入力されるフレームは、３０Ｈｚの周波数
を有し、４倍密解像度創造回路３１２が出力するフィー
ルドは、６０Ｈｚの周波数を有する。出力される第１の
フィールドの画素は、入力された画素から、垂直方向に
出力される画面のラインの１ライン分だけ上にずれて出
力され、１ライン当たりの画素の数は、２倍になってい
る。出力される第２のフィールドの画素は、入力された
画素から、垂直方向に出力される画面のラインの１ライ
ン分だけ下にずれて出力され、１ライン当たりの画素の
数は、２倍になっている。

【０３００】図６９は、４倍密解像度創造回路３１２が
プログレッシブ方式で４倍密解像度の画素を生成して、
出力するときの、４倍密解像度創造回路３１２に入力さ
れる画素（図中、大きい円で示す）の位置、および４倍
密解像度創造回路３１２が出力する画素（図中、小さい
円で示す）の位置を示す図である。４倍密解像度創造回
路３１２に入力されるフレームは、３０Ｈｚの周波数を
有し、４倍密解像度創造回路３１２が出力するフレーム
は、６０Ｈｚの周波数を有する。出力されるフレームの
画素は、入力された画素と同じライン上に出力され、１
ライン当たりの画素の数は、２倍になっている。

【０３０１】以上のように、４倍密解像度創造回路３１
２は、入力された画像を基に、２倍のフレーム周波数ま
た２倍のフィールド周波数で、１ライン当たり２倍の画
素の数を有する画像を創造して出力する。

【０３０２】次に、ＵＶ垂直２倍回路３３３について説
明する。図７０は、ＵＶ垂直２倍回路３３３の構成を示
すブロック図である。ＵＶ垂直２倍回路３３３には、４
倍密解像度創造回路３１２により、画素の数が増やされ
たＵデータおよびＶデータが入力される。入力されたデ
ータは、ラインＦＩＦＯ７０１−１乃至７０１−６によ
り、１ライン分ずつ遅延され、順次後段に出力される。

【０３０３】乗算回路７０２−１は、入力されたデータ
に係数を乗じて、加算回路７０３に出力する。

【０３０４】乗算回路７０２−２乃至７０２−７は、そ
れぞれラインＦＩＦＯ７０１−１乃至７０１−６より、
入力されたデータに係数を乗じて、加算回路７０３に出
力する。

【０３０５】加算回路７０３は、乗算回路７０２−１乃
至７０２−７から供給されたデータを加算し、ラッチ回
路７０４に供給する。ラッチ回路７０４は、クロック信
号が入力されたとき、入力されたデータをラッチする。

【０３０６】ＵＶ垂直２倍回路３３３の動作を図７１を
参照して説明する。ラインＦＩＦＯ７０１−１乃至７０
１−６は、入力されたラインに連続する６本のライン上
の、画面の水平方向に同一の位置の画素（図７１に丸印
で示す画素）のデータを出力する。乗算回路７０２−１
乃至７０２−７は、入力されたデータに、それぞれ係数
を乗じて、加算回路７０３に出力する。加算回路７０３
は、出力されたデータを加算し、ラッチ回路７０４に出
力する。ラッチ回路７０４には、ラインの本数が２倍と
なるタイミング（図７１に黒い３角形で示すタイミン
グ）で、クロック信号が入力される。従って、ＵＶ垂直
２倍回路３３３は、入力されたＵデータおよびＶデータ
のラインの本数を２倍に補間して、出力する。

【０３０７】次に、受信装置２の受信の処理を図７２の
フローチャートを参照して説明する。ステップＳ２０１
において、パケット解体回路３０２は、受信回路３０１
が受信したパケットを解体し、復号回路３０４に供給す
る。ステップＳ２０２において、復号回路３０４は、パ
ケット解体回路３０２から入力されたデータを、ＡＤＲ
Ｃ方式で復号する。伝送中にデータが欠落したとき、復
号回路３０４の復号において、ｑ、動きフラグＭＦ、ダ
イナミックレンジＤＲ、または画素値の最小値ＭＩＮが
リカバリされ、Ｙデータ、Ｕデータ、およびＶデータが
復号される。

【０３０８】ステップＳ２０３において、フォーマット
変換回路３０６は、復号回路３０４から供給されたＹデ
ータ、Ｕデータ、およびＶデータを、欠落画素創造回路
３０８が処理できる所定のフォーマットに変換する。ス
テップＳ２０４において、欠落画素創造回路３０８は、
欠落した画素のうち、復号回路３０４で復号できなかっ
た画素を、クラス適応処理により、創造する。

【０３０９】ステップＳ２０５において、フォーマット
変換回路３１０は、欠落画素創造回路３０８から供給さ
れたＹデータ、Ｕデータ、およびＶデータを、４倍密解
像度創造回路３１２が処理できる所定のフォーマットに
変換する。ステップＳ２０６において、４倍密解像度創
造回路３１２は、入力されたＹデータ、Ｕデータ、およ
びＶデータを基に、クラス適応処理により画素を創造
し、画素の密度を４倍にして、補間部３１４に出力す
る。

【０３１０】ステップＳ２０７において、フォーマット
変換回路３３１は、４倍密解像度創造回路３１２から供
給されたＹデータ、Ｕデータ、およびＶデータを、所定
の補間の処理ができるように、データ形式を変更する。
ステップＳ２０８において、ＵＶ垂直２倍回路３３３
は、ＵデータおよびＶデータを垂直方向に画素を補間し
て、ライン数が２倍になるようにする。ステップＳ２０
９において、Ｄ／Ａ変換回路３３５は、所定のクロック
レートでデジタルアナログ変換し、アナログＹ信号、ア
ナログＵ信号、およびアナログＶ信号を出力し、処理は
終了する。

【０３１１】以上のように、受信装置２は、伝送路でデ
ータが欠落しても、復号することができ、また、欠落し
た画素を創造して、欠落した画素の影響をほとんど受け
ずに伸張し、画像の信号を出力することができる。

【０３１２】なお、画像伝送システムは、画像を送受信
するとして説明したが、画像に限らず、音声などのデー
タを伝送するようにしてもよい。

【０３１３】上述した一連の処理は、ハードウェアによ
り実行させることもできるが、ソフトウェアにより実行
させることもできる。一連の処理をソフトウェアにより
実行させる場合には、そのソフトウェアを構成するプロ
グラムが、専用のハードウェアに組み込まれているコン
ピュータ、または、各種のプログラムをインストールす
ることで、各種の機能を実行することが可能な、例えば
汎用のパーソナルコンピュータなどに、記録媒体からイ
ンストールされる。

【０３１４】図７３は、記録媒体およびコンピュータの
例を説明する図である。CPU（Central Processing Uni
t）８１１は、各種アプリケーションプログラムや、OS
（Operating System)を実際に実行する。ROM（Read-onl
y Memory）８１２は、一般的には、CPU８１１が使用す
るプログラムや演算用のパラメータのうちの基本的に固
定のデータを格納する。RAM（Random-Access Memory）
８１３は、CPU８１１の実行において使用するプログラ
ムや、その実行において適宜変化するパラメータを格納
する。これらはCPUバスなどから構成されるホストバス
８１４により相互に接続されている。

【０３１５】ホストバス８１４は、ブリッジ８１５を介
して、PCI(Peripheral Component Interconnect/Interf
ace)バスなどの外部バス８１６に接続されている。

【０３１６】キーボード８１８は、CPU８１１に各種の
指令を入力するとき、使用者により操作される。マウス
８１９は、ディスプレイ８２０の画面上のポイントの指
示や選択を行うとき、使用者により操作される。ディス
プレイ８２０は、液晶表示装置またはCRT（Cathode Ray
Tube）などから成り、各種情報をテキストやイメージ
で表示する。HDD（Hard Disk Drive）８２１は、ハード
ディスクを駆動し、それらにCPU８１１によって実行す
るプログラムや情報を記録または再生させる。

【０３１７】ドライブ８２２は、装着されている磁気デ
ィスク８４１、光ディスク８４２、光磁気ディスク８４
３、または半導体メモリ８４４に記録されているデータ
またはプログラムを読み出して、そのデータまたはプロ
グラムを、インターフェース８１７、外部バス８１６、
ブリッジ８１５、およびホストバス８１４を介して接続
されているRAM８１３に供給する。

【０３１８】これらのキーボード８１８乃至ドライブ８
２２は、インターフェース８１７に接続されており、イ
ンターフェース８１７は、外部バス８１６、ブリッジ８
１５、およびホストバス８１４を介してCPU８１１に接
続されている。

【０３１９】記録媒体は、図７３に示すように、コンピ
ュータとは別に、ユーザにプログラムを提供するために
配布される、プログラムが記録されている磁気ディスク
８４１（フロッピディスクを含む）、光ディスク８４２
（CD-ROM(Compact Disc-ReadOnly Memory)、ＤＶＤ(Dig
ital Versatile Disc)を含む）、光磁気ディスク８４３
（ＭＤ(Mini-Disc)を含む）、若しくは半導体メモリ８
４４などよりなるパッケージメディアにより構成される
だけでなく、コンピュータに予め組み込まれた状態でユ
ーザに提供される、プログラムが記録されているROM８
１２や、HDD８２１などで構成される。

【０３２０】なお、本明細書において、記録媒体に格納
されるプログラムを記述するステップは、記載された順
序に沿って時系列的に行われる処理はもちろん、必ずし
も時系列的に処理されなくとも、並列的あるいは個別に
実行される処理をも含むものである。

【０３２１】また、本明細書において、システムとは、
複数の装置により構成される装置全体を表すものであ
る。

【０３２２】

【発明の効果】以上の如く請求項１に記載の情報処理装
置と請求項３に記載の情報処理方法によれば、ビット単
位のデータがバイト単位のデータとして扱うために集成
し、集成されたデータを他のバイト単位のデータ間に挿
入し、パケットを生成し、生成されたパケットを伝送す
る際、伝送レートに合ったデータ量になるように、パケ
ットが所定数多重化して伝送するようにしたので、乗算
のためのハードウェアの規模を小さくし、係数テーブル
を記憶するメモリ量を小さくすることができる。

【図面の簡単な説明】

【図１】従来のパケットの構造を説明する図である。

【図２】画像を送信する画像伝送システムを説明する図
である。

【図３】本発明に係る送信装置１の一実施の形態の構成
を示すブロック図である。

【図４】送信装置１に入力された画像信号が圧縮される
過程を説明する図である。

【図５】間引きフィルタ４３の構成を示すブロック図で
ある。

【図６】ラッチ回路８１の出力を説明する図である。

【図７】ラッチ回路８４の出力を説明する図である。

【図８】ＵＶ垂直１／２回路４５の構成を示すブロック
図である。

【図９】ラッチ回路９４の出力を説明する図である。

【図１０】符号化回路１５の構成を示すブロック図であ
る。

【図１１】処理の単位を説明する図である。

【図１２】ＡＤＲＣブロックを説明する図である。

【図１３】フレーム内の画素とＡＤＲＣブロックの関係
を示す図である。

【図１４】フレーム内の画素とＡＤＲＣブロックの関係
を示す図である。

【図１５】フレーム内の画素とＡＤＲＣブロックの関係
を示す図である。

【図１６】ＹデータのＡＤＲＣブロックおよびセグメン
トを説明する図である。

【図１７】ＵデータまたはＶデータのＡＤＲＣブロック
およびセグメントを説明する図である。

【図１８】ＡＤＲＣブロック単位で行われるシャフルを
説明する図である。

【図１９】セグメントを説明する図である。

【図２０】ＡＤＲＣ符号化回路１０３の構成を説明する
図である。

【図２１】情報量制御回路１６４の構成を説明する図で
ある。

【図２２】情報量制御回路１６４の構成を説明する図で
ある。

【図２３】セグメント間シャフル回路１０４のシャフル
の仕方を説明する図である。

【図２４】セグメント間シャフル回路１０４のシャフル
の仕方を説明する図である。

【図２５】セグメント間シャフル回路１０４のシャフル
の仕方を説明する図である。

【図２６】セグメント間シャフル回路１０４のシャフル
の仕方を説明する図である。

【図２７】パケットの構成を示す図である。

【図２８】セグメント間シャフル回路１０４の構成を示
すブロック図である。

【図２９】入力データカウンタ部２１２のカウンタ群に
ついて説明する図である。

【図３０】出力データカウンタ部２１６のカウンタ群に
ついて説明する図である。

【図３１】送信装置１の画像の送信の処理を説明する図
である。

【図３２】受信装置２の構成を示すブロック図である。

【図３３】画像が伸張される過程を説明する図である。

【図３４】復号回路３０４のブロック図である。

【図３５】ｑビットＭＦリカバリ回路３５３の構成を示
すブロック図である。

【図３６】ダイナミックレンジＤＲまたは画素値の最小
値ＭＩＮのリカバリの処理を説明する図である。

【図３７】ダイナミックレンジＤＲまたは画素値の最小
値ＭＩＮのリカバリの処理を説明する図である。

【図３８】ダイナミックレンジＤＲまたは画素値の最小
値ＭＩＮのリカバリの処理を説明する図である。

【図３９】セグメント間デシャフル回路３５２から出力
されるデータに欠落がない場合の、復号回路３０４の処
理のタイミングの例を示す図である。

【図４０】セグメント間デシャフル回路３５２から出力
されるデータに欠落がある場合の、復号回路３０４の処
理のタイミングの例を示す図である。

【図４１】従来のデータの記憶の方法を示す図である。

【図４２】ブロックデシャフル回路３５６のデータの出
力のタイミングを説明する図である。

【図４３】リカバリエラー判定回路３５７の構成を示す
ブロック図である。

【図４４】リカバリエラー判定回路３５７が、”１”が
設定されたリカバリ判定フラグＦｄを出力するときの、
ブロックデシャフル回路３５６の処理を説明する図であ
る。

【図４５】セグメント間デシャフル回路３５３が、連続
エラー信号を出力するときの、ブロックデシャフル回路
３５６の処理を説明する図である。

【図４６】グレイモードにおけるブロックデシャフル回
路３５６の処理を説明する図である。

【図４７】ブロックデシャフル回路３５６のリカバリオ
フ入力に対応した処理を説明する図である

【図４８】ブロックデシャフル回路３５６のリカバリオ
フ入力に対応した処理を説明する図である

【図４９】ブロックデシャフル回路３５６のエスケープ
信号に対応した処理を説明する図である。

【図５０】ブロックデシャフル回路３５６の復号したデ
ータを出力する処理を説明するフローチャートである。

【図５１】ブロックデシャフル回路３５６の復号したデ
ータを出力する処理を説明するフローチャートである。

【図５２】リカバリオフ入力が”１”であるときのブロ
ックデシャフル回路３５６のデータを出力する処理を説
明するフローチャートである。

【図５３】欠落画素創造回路３０８の処理に使用される
画素を説明する図である。

【図５４】欠落画素創造回路３０８の構成を示すブロッ
ク図である。

【図５５】前処理回路５０１の処理を説明するフローチ
ャートである。

【図５６】時間アクティビティの算出に使用される画素
の例を示す図である。

【図５７】空間アクティビティの算出に使用される画素
の例を示す図である。

【図５８】動き判定の閾値を説明する図である。

【図５９】静動判定回路５２１の動きクラスコードを設
定する処理を説明するフローチャートである。

【図６０】動きクラスコードの多数決判定に使用される
画素の例を示す図である。

【図６１】動きクラス生成回路５０３の動きクラスコー
ドを設定する処理を説明するフローチャートである。

【図６２】可変タップ選択回路５０８が選択する予測タ
ップデータ列を説明する図である。

【図６３】可変タップ選択回路５０８が選択する予測タ
ップデータ列を説明する図である。

【図６４】可変タップ選択回路５０８が選択する予測タ
ップデータ列を説明する図である。

【図６５】可変タップ選択回路５０８が選択する予測タ
ップデータ列を説明する図である。

【図６６】４倍密解像度創造回路３１２の処理に使用さ
れる画素の位置を説明する図である。

【図６７】４倍密解像度創造回路３１２の構成を示すブ
ロック図である。

【図６８】４倍密解像度創造回路３１２がインターレー
ス方式で出力する場合の４倍密解像度創造回路３１２に
入力される画素の位置および４倍密解像度創造回路３１
２が出力する画素の位置を示す図である。

【図６９】４倍密解像度創造回路３１２がプログレッシ
ブ方式で出力する場合の４倍密解像度創造回路３１２に
入力される画素の位置および４倍密解像度創造回路３１
２が出力する画素の位置を示す図である。

【図７０】ＵＶ垂直２倍回路３３３の構成を示すブロッ
ク図である。

【図７１】ラッチ回路７０４の出力を説明する図であ
る。

【図７２】受信装置２の受信の処理を説明するフローチ
ャートである。

【図７３】記録媒体およびコンピュータの例を説明する
図である。

【符号の説明】

１ 送信装置， ２ 受信装置， １３ 間引き部，
１５ 符号化回路，１７ パケット化回路， ４２ Ａ
／Ｄ変換回路， ４３ 間引きフィルタ，４５ ＵＶ垂
直１／２回路， １０２ ブロックシャフル回路， １
０３ ＡＤＲＣ符号化回路， １０４ セグメント間シ
ャフル回路， １６４ 情報量制御回路， １７１ Ａ
ＤＲＣエンコーダ， １０４ セグメント間シャフル回
路，１１１ データ選択部， ２１２ 入力データカウ
ンタ部、 ２１３ 入出力コントローラ， ２１４ ア
ドレス発生部， ２１５ 記憶部， ２１６ 出力デー
タカウンタ部， ３０２ パケット解体回路， ３０４
復号回路， ３０５ 外部メモリ， ３０８ 欠落画
素創造回路， ３１２ ４倍密解像度創造回路， ３３
３ ＵＶ垂直２倍回路， ３３５ Ｄ／Ａ変換回路，
３５２ セグメント間デシャフル回路， ３５３ ｑビ
ットＭＦリカバリ回路， ３５４ ＤＲＭＩＮリカバリ
回路， ３５５ ＡＤＲＣ復号回路， ３５６ ブロッ
クデシャフル回路， ３５７ リカバリエラー判定回
路， ５０１ 前処理回路， ５０２−１乃至５０２−
５ タップ構築回路， ５０３ 動きクラス生成回路，
５０４ ＤＲクラス生成回路， ５０５ 空間クラス生
成回路， ５０６ 欠落クラス生成回路， ５０７ ク
ラス合成回路， ５０８ 可変タップ選択回路，５０９
係数保持クラスコード選択回路， ５１０ 推定予測
演算回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 勉 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 和田 成司 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 大塚 秀樹 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 高橋 康昭 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 永野 隆浩 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 太田 浩二 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5C057 AA03 AA06 BA02 BB01 BB03 EA02 EA05 EA06 EA07 EB14 EH01 EH10 EJ02 EL01 EM00 EN03 GB02 GC01 GF01 GF05 GG01 GG06 GG07 GH06 GJ01 GJ03 GK02 5C059 KK09 KK22 LA01 LA02 LA07 LB05 LC09 MA28 PP01 PP04 PP16 RB16 RC09 RF09 RF21 SS01 UA02 UA36

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データをシャフリングして出力する情報
   処理装置において、 ビット単位のデータをバイト単位のデータとして扱うた
   めに集成する集成手段と、 前記集成手段により集成されたデータを他のバイト単位
   のデータ間に挿入し、パケットを生成する生成手段と、 前記生成手段により生成されたパケットを伝送する際、
   伝送レートに合ったデータ量になるように、前記パケッ
   トを所定数多重化して伝送する伝送手段とを含むことを
   特徴とする情報処理装置。
2. 【請求項２】 前記データは、ダイナミックレンジ、画
   素値の最小値、動きフラグ、量子化テーブルのインデッ
   クス、または、コードＱであることを特徴とする請求項
   １に記載の情報処理装置。
3. 【請求項３】 データをシャフリングして出力する情報
   処理方法において、 ビット単位のデータをバイト単位のデータとして扱うた
   めに集成する集成ステップと、 前記集成ステップで集成されたデータを他のバイト単位
   のデータ間に挿入し、パケットを生成する生成ステップ
   と、 前記生成ステップで生成されたパケットを伝送する際、
   伝送レートに合ったデータ量になるように、前記パケッ
   トを所定数多重化して伝送する伝送ステップとを含むこ
   とを特徴とする情報処理方法。