JPH088684B2 - 高能率符号の復号装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルテレビジョン信号の例えばフ
ィールド内の処理による高能率符号の復号装置、特に、
付加コードの伝送エラーの影響を低減するために付加コ
ードのエラー修整を行うようにした復号装置に関する。

〔従来の技術〕

フィールド内の処理によるテレビジョン信号の符号化
方法として、伝送帯域を狭くする目的でもって、１画素
当たりの平均ビット数又はサンプリング周波数を小さく
するいくつかの方法が知られている。

サンプリング周波数を下げる符号化方法としては、サ
ブサンプリングにより画像データを1/2に間引き、サブ
サンプリング点と、補間の時に使用するサブサンプリン
グ点の位置関係を示す（即ち補間点の上下又は左右の何
れのサブサンプリング点のデータを使用するかを示す）
フラッグとを伝送するものが提案されている。

１画素当たりの平均ビット数を少なくする符号化方法
のひとつとして、DPCM（differential PCM）が知られて
いる。DPCMは、テレビジョン信号の隣接画素同士の相関
が高く、近接する画素同士の差が小さいことに着目し、
この差分信号を量子化して伝送するものである。

１画素当たりの平均ビット数を少なくする符号化方法
の他のものとして、１フィールドの画面を微小なブロッ
クに細分化して、圧縮された符号化コード及びブロック
内のデータのレベル分布の平均値と標準偏差を伝送する
ものがある。

サブサンプリングを用いてサンプリング周波数を低減
しようとする符号化方法は、サンプリング周波数が1/2
になるために、折り返し歪が発生するおそれがあった。

DPCMは、符号化誤りが以後の符号化に伝播する問題点
があった。

ブロック単位で符号化を行う方法は、ブロック同士の
境界においてブロック歪が生じる欠点があった。

そこで、本願出願人は、上述の従来の技術が有する折
り返し歪の発生、誤りの伝播、ブロック歪の発生等の問
題点が生じない高能率符号化装置を提案している。

この高能率符号化装置は、１フィールド内の所定のブ
ロックに含まれる複数の画素に関して、ダイナミックレ
ンジ（最大レベルと最小レベルの差）と最小レベルとを
求め、ダイナミックレンジに応じて圧縮された量子化ビ
ット数により画素を符号化するものである。

テレビジョン信号は、水平方向及び垂直方向に相関を
有しているので、定常部では、同一のブロックに含まれ
る画素データのレベルの変化幅は、小さい。従って、ブ
ロック内の画素データが共有する最小レベルを除去した
後のデータDTIのダイナミックレンジを元の量子化ビッ
ト数より少ない量子化ビット数により量子化しても、量
子化歪は、殆ど生じない。量子化ビット数を少なくする
ことにより、データの伝送帯域幅を元のものより狭くす
ることができる。

〔発明が解決しようとする問題点〕

上述の高能率符号化装置は、ブロック毎に定義される
付加コードが伝送エラーにより誤りデータとなると、ブ
ロック歪が発生する問題点が生じる。従って、付加コー
ドに関して、伝送エラーの影響を減らすために、エラー
訂正符号の符号化の処理が施されている。しかし、エラ
ー訂正符号の訂正能力を超える誤りが生じた時には、や
はり、ブロック歪が発生する。

従って、この発明の目的は、付加コードに伝送エラー
が生じた時に、付加コードを元のコードと近い値に修整
できる高能率符号の復号装置を提供することにある。

〔問題点を解決するための手段〕

この発明は、ディジタルテレビジョン信号の少なくと
も１フィールド内の複数の画素で構成されたブロック内
に含まれる複数の画素データの最小値MIN、複数の画素
データの最大値MAX、ブロックのダイナミックレンジDR
のうち少なくとも２個の付加コードと、 ダイナミックレンジDRを規定する値を基準とした相対
的なレベル関係を持つように、複数の画素データが修正
された修正入力データを所定のビット数で符号化して得
られた符号化コード信号DTとを伝送する高能率符号の復
号装置において、 復号の対象とする注目ブロックB0の近傍の複数のブロ
ックB1〜B8の付加コードMIN、DRを取り出す取り出し手
段と、 近傍の複数のブロックB1〜B8の付加コードMIN、DRを
平均して得られた補間用の予測付加コードを発生する発
生手段と、 受信された注目ブロックの付加コードに誤りがある場
合に、受信された注目ブロックの付加コードMIN、DRに
代えて予測付加コードを選択して出力する選択手段と からなることを特徴とする高能率符号の復号装置であ
る。

〔作用〕

注目ブロックB0の上下及び左右に位置する８個のブロ
ックB1〜B8の付加コードの例えば平均値により、予測付
加コードを形成する。テレビジョン信号は、同一フィー
ルドの所定の領域では、相関を有しているので、予測付
加コードは、注目ブロックの付加コードと近い値とな
る。従って、受信された付加コードが誤りである場合に
は、この誤った付加コードを予測付加コードに置き換え
ることにより、伝送エラーの影響を低減できる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説
明する。第１図は、この発明が適用される高能率符号の
エンコーダの一例を全体として示すものである。

１で示す入力端子に例えば１サンプルが８ビットに量
子化されたNTSC方式のディジタルテレビジョン信号が入
力される。このディジタルテレビジョン信号がライン遅
延回路２及び３の縦続接続と、５個のサンプル遅延回路
11〜15の縦続接続とに供給される。

ライン遅延回路２及び３の接続点に５個のサンプル遅
延回路21〜25の縦続接続が接続される。ライン遅延回路
３の出力端子に５個のサンプル遅延回路31〜35の縦続接
続が接続される。１ライン周期の遅延量を有するライン
遅延回路２及び３と、入力ディジタルテレビジョン信号
のサンプリング周期と等しい遅延量を有するサンプル遅
延回路11〜15、21〜25、31〜35とによって、各遅延回路
の出力端子から１ブロックの画素データを同時に得るこ
とができる。

第２図において、10は、１ブロックを示すもので、実
線は、現在のフィールドの連続するｎ番目、（ｎ＋１）
番目、（ｎ＋２）番目の各ラインを示し、破線は、他の
フィールドのラインを示す。現在のフィールドの３本の
ラインの夫々に含まれる６個の画素によって、（３ライ
ン×６画素）の１ブロックが構成される。入力端子１に
（ｎ＋２）番目のラインの画素データが供給される時
に、ライン遅延回路２の出力に（ｎ＋１）番目のライン
の画素データが生じ、ライン遅延回路３の出力にｎ番目
のラインの画素データが生じる。各ラインの６個の画素
データは、サンプル遅延回路の縦続接続の入力端子、出
力端子及び各段間に夫々取り出される。

サンプル遅延回路11〜15の縦続接続により取り出され
た同一ラインの６個の画素データが２個ずつ選択回路1
6,17,18に供給される。サンプル遅延回路21〜25の縦続
接続により取り出された同一ラインの６個の画素データ
が２個ずつ選択回路26,27,28に供給される。サンプル遅
延回路31〜35の縦続接続により取り出された同一ライン
の６個の画素データが２個ずつ選択回路36,37,38に供給
される。これらの選択回路は、入力される２つの画素デ
ータのレベルを比較し、一方の出力端子に大きいレベル
の方の画素データを出力し、他方の出力端子に小さいレ
ベルの方の画素データを出力するように構成さたディジ
タルのレベル比較回路である。

選択回路16及び17の一方の出力端子が選択回路41の入
力端子に接続され、選択回路16及び17の他方の出力端子
が選択回路51の入力端子に接続される。選択回路18及び
26の一方の出力端子が選択回路42の入力端子に接続さ
れ、選択回路18及び26の他方の出力端子が選択回路52の
入力端子に接続される。選択回路27及び28の一方の出力
端子が選択回路43の入力端子に接続され、選択回路27及
び28の他方の出力端子が選択回路53の入力端子に接続さ
れる。選択回路36及び37の一方の出力端子が選択回路44
の入力端子に接続され、選択回路36及び37の他方の出力
端子が選択回路54の入力端子に接続される。

選択回路41〜44は、入力される２つの画素データのレ
ベルを比較し、より大きいレベルの画素データのみを選
択的に出力するように構成されたディジタルのレベル比
較回路である。選択回路51〜54は、入力される２つの画
素データのレベルを比較し、より小さいレベルの画素デ
ータのみを選択的に出力するように構成されたディジタ
ルのレベル比較回路である。

選択回路41及び選択回路42の出力が選択回路45に供給
される。選択回路43及び選択回路44の出力が選択回路46
に供給される。選択回路45及び選択回路46の出力が選択
回路47に供給される。選択回路47の出力及び選択回路38
の大きいレベルの方の出力が選択回路48に供給される。
選択回路45,46,47,48は、選択回路41〜44と同様に、よ
り大きいレベルの画素データを選択的に出力するもので
ある。従って、選択回路48の出力端子には、ブロック10
内の18個の画素データのうちで最大レベルMAXの画素デ
ータが生じる。

選択回路51及び選択回路52の出力が選択回路55に供給
される。選択回路53及び選択回路54の出力が選択回路56
に供給される。選択回路55及び選択回路56の出力が選択
回路57に供給される。選択回路57の出力及び選択回路38
の小さいレベルの方の出力が選択回路58に供給される。
選択回路55,56,57,58は、選択回路51〜54と同様に、よ
り小さいレベルの画素データを選択的に出力するもので
ある。従って、選択回路58の出力端子には、ブロック10
内の18個の画素データのうちで最小レベルMINの画素デ
ータが生じる。

選択回路48の出力及び選択回路58の出力が減算回路49
に供給される。減算回路49により（最大レベルMAX−最
小レベルMIN）の演算がなされ、出力端子６に８ビット
のダイナミックレンジDRが得られる。最小レベルMIN
は、出力端子７に取り出されると共に、減算回路50に供
給される。

減算回路50には、サンプル遅延回路35の出力に生じた
画素データPDが遅延回路４を介して供給される。この遅
延回路４は、最大レベルMAX及び最小レベルMINを上述の
ように検出するために生じる遅れと等しい遅延量を有し
ている。減算回路50の出力に最小レベルが除去された８
ビットの画素データDTIが得られる。

ダイナミックレンジDR及び最小レベル除去後の画素デ
ータDTIがエンコーダブロック５に供給される。エンコ
ーダブロック５は、ダイナミックレンジDRを元の量子化
ビット数より少ない量子化ビット数（この例では、４ビ
ット）で、均等に分割し、最小レベル除去後の画素デー
タDTIが分割された領域のどの領域に含まれるかを判定
し、その領域を特定する４ビットの符号化コードDTを出
力端子８に発生するものである。エンコーダブロック５
の具体的構成については、後述する。

以上のように、第１図に示すエンコーダの出力端子６
及び７には、付加データとしてのダイナミックレンジDR
及び最小レベルMINが得られ、出力端子８には、４ビッ
トに圧縮された符号化コードが得られる。

元のディジタルテレビジョン信号の１ブロックは、
（３×６×８ビット＝144ビット）である。この一実施
例は、１ブロックが（３×６×４ビット＋16ビット＝88
ビット）となり、伝送するビット数を約半分に低減する
ことができる。図示せずも、符号化コードDT及び付加デ
ータDR,MINは、エラー訂正符号の符号化の処理をされ、
シリアルデータとして送信（或いは記録媒体に記録）さ
れる。

送信データの形態のいくつかの例を第３図に示す。第
３図Ａは、最小レベルMIN、ダイナミックレンジDR及び
符号化コードからなるデータ部分の夫々の独立のエラー
訂正符号の符号化を施して、各エラー訂正符号のパリテ
ィを付加して伝送するものである。第３図Ｂは、最小レ
ベルMIN及びダイナミックレンジDRの夫々に独立のエラ
ー訂正符号の符号化を施して、各エラー訂正符号のパリ
ティを付加したものである。第３図Ｃは、最小レベルMI
N及びダイナミックレンジDRの両者に共通のエラー訂正
符号の符号化を施して、そのパリティを付加したもので
ある。

この一実施例は、第３図Ａ又は第３図Ｂに示すよう
に、ダイナミックレンジDR及び最小レベルMINの夫々に
関してエラー訂正符号を施したものである。

エンコーダの出力端子８に得られる符号化コードDT
は、入力テレビジョン信号と同一の順序である。従っ
て、各ブロックの付加データMIN,DRは、ラインに関して
３ライン毎に発生し、サンプリング方向に関して６サン
プル毎に発生する。符号化コードDTの所定量毎に伝送デ
ータを区切ると、付加データを含まない区間が伝送デー
タ中に生じる。そこで、エンコーダの出力にバッファメ
モリを接続して、１ブロックの付加データDR,MIN及び符
号化コードDTを伝送の単位としても良い。この場合に
は、第３図における符号化コードDTからなるデータ部分
の長さは、（４ビット×18）の長さである。

符号化コードDTの量子化ビット数は、冗長度を抑圧す
るには、少ない程良い。しかし、量子化歪を増大させな
いためには、余り量子化ビット数を少なくしてはならな
い。テレビジョン信号は、１ブロック内の各画素は、相
関を有しているので、定常部分では、ダイナミックレン
ジDRがあまり大きくはならず、最大値としては、128位
を考えれば充分である。

第４図に示すように、量子化ビット数が８ビットの場
合のテレビジョン信号のレベルは、（０〜255）の256通
りあり得る。しかし、物体の輪郭等の非定常部を除く定
常部では、１ブロックの画素のレベルの分布は、第４図
に示すように、かなり狭いレベルの範囲に集中してい
る。従って、この一実施例のように、符号化コードのビ
ット数を４ビットとすれば、量子化歪が大きくなること
を防止できる。

即ち、ダイナミックレンジDRは、最悪の場合に128位
となる。この場合でも、量子化ビット数が４ビットの時
には、分割のレベルの単位が８となり、量子化歪が４と
なる。この程度の量子化歪は、視覚上は識別できない。
一般的には、定常部ではダイナミックレンジが16以下で
劣化なしに完全に復元することができる。一方、非定常
部では、変化幅が大きくなるが、この発明では、ダイナ
ミックレンジDRが適応的に定まるので、過渡部での応答
の低下が発生しない。

第５図は、上述のエンコーダブロック５の一例の構成
を示す。但し、説明を簡単とするため、量子化ビット数
を４ビットでなく、２ビットとし、ダイナミックレンジ
を４分割している。

第５図において、61は、ダイナミックレンジDRの供給
される入力端子を示し、62は、最小レベル除去後のデー
タDTIの供給される入力端子を示す。ダイナミックレン
ジDRは、割算器63（２ビットシフトするビットシフト回
路により構成される。）により1/4のレベルとされる。

この割算器63の出力が乗算器64及び65に供給される。
乗算器64により３倍とされた出力がレベル比較器66の一
方の入力端子に供給される。乗算器65により２倍とされ
た出力がレベル比較器67の一方の入力端子に供給され
る。割算器63の出力がレベル比較器68の一方の入力端子
に供給される。これらのレベル比較器66,67,68の夫々の
他方の入力端子には、最小レベル除去後のデータDTIが
供給される。

レベル比較器66,67,68の夫々の出力をC1,C2,C3とする
と、データDTIのレベルに応じてこれらの出力C1,C2,C3
は、次のように変化する。

（１） （3/4）DR≦DTI≦DRの時 C1＝‘1',C2＝‘1',C3＝‘1' （２） （2/4）DR≦DTI＜（3/4）DRの時 C1＝‘0',C2＝‘1',C3＝‘1' （３） （1/4）DR≦DTI＜（2/4）DRの時 C1＝‘0',C2＝‘0',C3＝‘1' （４） ０≦DTI＜（1/4）DRの時 C1＝‘0',C2＝‘0',C3＝‘0' 上記のレベル比較器66,67,68の出力C1,C2,C3がプライ
オリティエンコーダ69に供給される。プライオリティエ
ンコーダ69により、出力端子８に２ビットの符号化コー
ドDTが得られる。プライオリティエンコーダ69は、上記
の（１）の場合に、（11）の符号化コードを発生し、上
記の（２）の場合に、（10）の符号化コードを発生し、
上記の（３）の場合に、（01）の符号化コードを発生
し、上記の（４）の場合に、（00）の符号化コードを発
生する。

１ブロック内の最小レベルを含む画素データPDは、第
６図に示すように、最小レベルMINから最大レベルMAX迄
のダイナミックレンジDR内に属している。割算器63は、
このダイナミックレンジDRを４分割する。最小レンジの
除去後のデータDTIが分割されたレベル範囲の何れに属
するかが比較器66,67,68により判定され、そのレベル範
囲と対応する２ビットの符号化コードに変換される。

第７図は、エンコーダブロック５の他の構成例を示
す。入力端子61からのダイナミックレンジDRが割算器71
により、1/4のレベルとされる。この割算器71の出力信
号がディジタルの割算器70に分母入力として供給され
る。入力端子62からの最小レベル除去後のデータDTIが
割算器70に分子入力として供給される。この割算器70の
出力に２ビットの符号化コードが取り出される。割算器
70は、小数点以下の端数を切り捨てた値と対応する２ビ
ットの出力を符号化コードとして発生する。

更に、図示せずも、エンコーダブロック５は、最小レ
ベル除去後のディジタルDTI及びダイナミックレンジDR
の計16ビットがアドレスとして供給されるROMにより構
成しても良い。

この例では、第６図から明らかなように、ダイナミッ
クレンジを量子化ビット数により等分割し、各領域の中
央値L0,L1,L2,L3を復号時の値として利用している。こ
の符号化方法は、量子化歪を小さくできる。

一方、最小レベルMIN及び最大レベルMAXの夫々のレベ
ルを有する画素データが１ブロック内に必ず存在してい
る。従って、誤差が０の符号化コードを多くするには、
第８図に示すように、ダイナミックレンジDRを（2^m−
１）（但し、ｍは、量子化ビット数）に分割し、最小レ
ベルMINを代表レベルL10とし、最大レベルMAXを代表レ
ベルL3としても良い。

第９図は、受信（又は再生）側の構成を示す。入力端
子81からの受信データは、データ分離回路82に供給され
る。データ分離回路82により、符号化コードと付加コー
ドとが分離される。付加コード即ち最小レベルMIN及び
ダイナミックレンジDRは、エラー訂正符号のエラー訂正
回路83に供給され、伝送エラーの訂正がなされる。エラ
ー訂正回路83には、エラー修整回路84が接続されてい
る。エラー修整回路84では、後述するように、エラー訂
正回路83からのエラーフラッグに基づいて訂正できなか
った付加コードの修整（補間）が行われる。

エラー修整回路84から出力される付加コードと遅延回
路87によりタイミングが合わされた符号化コードDTとが
デコーダ85に供給される。デコーダ85により符号化コー
ドDTの復号がなされ、デコーダ86の出力端子86に元の画
素データPDが取り出される。デコーダ86は、各８ビット
の付加コードDR,MINと４ビットの符号化コードDTとから
８ビットの画素データPDを復号するものである。

デコーダ85は、第10図に示す構成とされる。第10図に
おいて、88で示す入力端子からのダイナミックレンジDR
がバッファメモリ91に貯えられる。89で示す入力端子か
らの最小レベルMINがバッファメモリ92に貯えられる。
これらのバッファメモリ91及び92には、端子90からのブ
ロック識別信号が供給され、ブロック毎に付加コードが
貯えられる。

端子87からの符号化コードDT及びバッファメモリ91か
ら読み出されたダイナミックレンジDRがデコーダブロッ
ク93に供給される。デコーダブロック93により、最小レ
ベル除去後のデータDT1が復号される。このデータDTIと
バッファメモリ92から読み出された最小レベルMINとが
加算器94により加算され、加算器94の出力端子86に画素
データPDが取り出される。デコーダブロック93は、符号
化コードDTと対応する代表値を復元するものである。

第11図は、デコーダブロック93の一例の構成を示す。
但し、第11図及び後述の第12図に夫々示すデコーダブロ
ックは、説明の簡単のため、符号化コードの量子化ビッ
ト数を２ビットとしている。第11図ののデコーダブロッ
クは、第５図に示すエンコーダブロックと対応する構成
のものである。

入力端子101からのダイナミックレンジDRが割算器103
（２ビットのビットシフタにより構成される。）により
1/4とされ、乗算器104及び105に供給される。乗算器104
は、割算器103の出力を３倍とし、乗算器105は、割算器
103の出力を２倍とする。これらの乗算器104及び105の
出力と割算器103の出力と８ビット全て‘0'のコードと
がセレクタ107に供給される。セレクタ107は、入力端子
102からの符号化コードDTに応じて４個の入力の何れか
を選択して出力する。

符号化コードDTが（00）の時、零のコードをセレクタ
107が選択する。符号化コードDTが（01）の時、割算器1
03の出力（1/4DR）をセレクタ107が選択する。符号化コ
ードDTが（10）の時、乗算器105の出力（2/4DR）をセレ
クタ107が選択する。符号化コードDTが（11）の時、乗
算器104の出力（3/4DR）をセレクタ107が選択する。こ
のセレクタ107の出力が加算器109に供給される。加算器
109には、割算器103の出力を割算器108により1/2とした
データが供給される。従って、加算器109の出力端子111
に最小レベル除去後のデータDTIが得られる。

第12図は、デコーダブロック85の他の例を示す。この
第12図に示す他の例は、第７図に示すエンコーダブロッ
クと対応する構成のものである。

第12図において、113は、割算器112からの（1/4DR）
の値と入力端子102からの符号化コードDTとを乗算する
ディジタルの乗算器である。この乗算器113の乗算出力
と割算器114からの（1/2DR）のデータとが加算器117に
供給される。この加算器117の出力端子118に最小レベル
除去後のデータDTIが取り出される。

上述のこの一実施例におけるエンコーダは、１ブロッ
ク内の全ての画素データを同時に発生させる構成であ
る。しかし、ブロック内の画素データをシーケンシャル
に発生させるようにしても良い。

尚、以上の説明では、符号化コードDTとダイナミック
レンジDRと最小レベルMINとの３者を送信している。し
かし、付加コードとして最小レベルMIN及び最大レベルM
AXを伝送しても良く、又はダイナミックレンジDR及び最
大レベルMAXを伝送しても良い。

上述の受信側に設けられたエラー修整回路84に対して
この発明が適用される。第13図は、エラー修整回路84の
一例を示す。

第13図において、121は、エラー訂正回路83により誤
り訂正がされた付加コードの入力端子である。このデー
タがゲート回路123に供給される。また、122で示す入力
端子には、エラー訂正回路83から受信されたダイナミッ
クレンジDRの誤りの有無を示すエラーフラッグが供給さ
れる。ゲート回路123には、制御回路124からのタイミン
グ信号が供給され、ゲート回路123の出力にダイナミッ
クレンジDRのみが分離される。制御回路124には、端子1
25及び126の夫々からラインクロック及びサンプリング
クロックが供給され、ダイナミックレンジDRを分離する
ためのタイミング信号が形成される。

ゲート回路123の出力信号がライン遅延回路127及び12
8の縦続接続に供給されると共に、ブロック遅延回路129
及び130の縦続接続に供給される。ライン遅延回路127及
び128の段間に、ブロック遅延回路131及び132の縦続接
続が接続されている。ライン遅延回路128の出力端子
に、ブロック遅延回路133及び134の縦続接続が接続され
ている。ブロック遅延回路129〜134は、夫々１ブロック
の遅延量を有している。

ブロック遅延回路131の出力に発生するダイナミック
レンジDRが注目ブロックB0（第14図参照）のものとな
る。注目ブロックB0の斜め右下のブロックB1のダイナミ
ックレンジがゲート123の出力に発生する。注目ブロッ
クの下のブロックB2のダイナミックレンジがブロック遅
延回路129の出力に発生する。注目ブロックB0の斜め左
下のブロックB3のダイナミックレンジがブロック遅延回
路130の出力に発生する。

同様に、注目ブロックB0の右側のブロックB4のダイナ
ミックレンジがライン遅延回路127の出力に発生し、そ
の左側のブロックB5のダイナミックレンジがブロック遅
延回路132の出力に発生する。注目ブロックB0の斜め右
上のブロックB6のダイナミックレンジがライン遅延回路
128の出力に発生し、注目ブロックB0の上側のブロックB
7のダイナミックレンジがブロック遅延回路133の出力に
発生し、注目ブロックの斜め左上のブロックB8のダイナ
ミックレンジがブロック遅延回路134の出力に発生す
る。

上述の注目ブロックB0の近傍のブロックB1〜B8のダイ
ナミックレンジが加算器135,136,137,138,139,140,141
により、合計される。この合計値が加算器141から発生
し、割算器142（ビットシフト回路で実現される。）に
供給される。割算器142は、合計値を1/8として予測ダイ
ナミックレンジコードを発生する。この予測ダイナミッ
クレンジコードがセレクタ143の一方の入力端子に供給
される。セレクタ143の他方の入力端子には、ブロック
遅延回路131からの注目ブロックB0のダイナミックレン
ジが供給される。

セレクタ143は、入力端子122からのエラーフラッグ信
号により制御される。エラーフラッグ信号が例えばロー
レベルの時は、注目ブロックのダイナミックレンジが正
しいことを意味する。一方、エラーフラッグ信号が例え
ばハイレベルの時は、注目ブロックのダイナミックレン
ジが誤りであることを意味する。エラーフラッグ信号が
ローレベルの時に、セレクタ143がブロック遅延回路131
からの注目ブロックのダイナミックレンジを選択する。
一方、エラーフラッグ信号がハイレベルの時に、セレク
タ143は、割算器142からの予測ダイナミックレンジコー
ドを選択する。セレクタ143の出力端子144に取り出され
たダイナミックレンジ情報は、前述のデコーダに供給さ
れる。

また受信された最小レベルに関するエラー修整がなさ
れる。この最小レベルに関するエラー修整の構成は、ダ
イナミックレンジDRに関するエラー修整と全く同一の構
成でなされる。

即ち、端子155及び156に供給されるラインクロック及
びサンプリングクロックから制御回路154で形成された
タイミング信号がゲート回路153に供給されることによ
り、ゲート回路153の出力に最小レベルが分離される。
このエラー訂正符号の復号の処理を受けた最小レベルが
ライン遅延回路157及び158とブロック遅延回路159〜164
とに供給される。これらの遅延回路により、注目ブロッ
クB0とその近傍のブロックB1〜B8との夫々についての最
小レベルが同時に取り出される。加算器165〜171及び割
算器172により、予測最小レベルコードが形成される。
入力端子152からのエラーフラッグ信号によりセレクタ1
73が制御される。セレクタ173により、誤った最小レベ
ルが予測最小レベルコードに置き換えられる。セレクタ
173の出力端子174に取り出された最小レベルがデコーダ
に供給される。

この発明は、ブロックが１次元の場合にも適用するこ
とができる。第16図に示すように、同一ラインの連続す
る例えば16画素を１ブロックとするようにしても良い。
第15図を参照して１次元ブロックの場合のエンコーダに
ついて説明する。

第15図において、201は、ディジタルテレビジョン信
号が８ビットパラレルで入力される入力端子を示す。入
力ディジタルテレビジョン信号は、遅延回路203を介し
て減算回路204に供給される。

202は、入力ディジタルテレビジョン信号と同期する
サンプリングクロックが供給される入力端子を示す。こ
のサンプリングクロックがカウンタ209、レジスタ210及
び211にクロックパルスとして供給される。カウンタ209
は、16進のカウンタであり、その出力に16個の画素デー
タ毎にブロッククロックが発生する。このブロッククロ
ックがレジスタ210及び211に初期設定のためのパルスと
して供給される。また、ラッチ215及び216にラッチパル
スとして供給される。

レジスタ210及び211は、８ビットのパラレルデータが
入力及び出力できるものである。一方のレジスタ210の
出力データが選択回路212の一方の入力端子に供給さ
れ、他方のレジスタ211の出力データが選択回路213の一
方の入力端子に供給される。これらの選択回路212及び2
13の他方の入力端子には、入力ディジタルテレビジョン
信号が供給されている。

選択回路212は、２個の入力データの内の大きいレベ
ルのものを選択して出力するディジタルのレベル比較回
路の構成である。選択回路213は、２個の入力データの
内の小さいレベルのものを選択して出力するディジタル
のレベル比較回路の構成である。選択回路212の出力デ
ータが減算回路214の一方の入力端子に供給されると共
に、レジスタ210の入力端子に供給される。選択回路213
の出力データが減算回路214の他方の入力端子に供給さ
れると共に、レジスタ211の入力端子に供給される。

この一実施例では、１ブロックが第16図に示すよう
に、同一ラインの連続する16個の画素データにより構成
されている。各ブロックの最初にカウンタ209からのブ
ロッククロックが発生して、レジスタ210及び211の初期
設定がなされる。レジスタ210には、初期値として全て
‘0'のビットのコードがロードされ、レジスタ211に
は、初期値として全て‘1'のビットのコードがロードさ
れる。

１ブロックの先頭の画素データが選択回路212及び213
により選択されてレジスタ210及び211に貯えられる。次
の画素データとレジスタ210及び211に貯えられている画
素データとが比較され、両者の内でよりレベルの大きい
方のデータが選択回路212から出力され、両者の内でよ
りレベルの小さい方のデータが選択回路213から出力さ
れる。以下、１ブロック内で順次レベルの比較が行わ
れ、16個の画素データの中の最大レベルのものが選択回
路212の出力端子に取り出され、16個の画素データの中
の最小レベルのものが選択回路213の出力端子に取り出
される。

減算回路214では、（最大レベル−最小レベル）の演
算がなされ、減算回路214の出力端子にそのブロックの
ダイナミックレンジが検出される。減算回路214から出
力されるダイナミックレンジDRがラッチ215に貯えら
れ、選択回路213から出力される最小レベルMINがラッチ
216に貯えられる。ラッチ215に貯えられたダイナミック
レンジDRが出力端子206に取り出されると共に、エンコ
ーダブロック205に供給される。一方、ラッチ216に貯え
られた最小レベルMINが出力端子207に取り出されると共
に、減算回路204の他方の入力端子に供給される。

減算回路204には、遅延回路203によりタイミングが合
わされた画素データPDが供給されている。従って、減算
回路204の出力端子には、最小レベルMINが除去されたデ
ータDTIが発生する。このデータDTIがエンコーダブロッ
ク205に供給される。エンコーダブロック205は、前述の
ように、ダイナミックレンジDRを元の量子化ビット数よ
り少ない量子化ビット数例えば４ビットにより等しく16
個のレベル範囲に分割し、最小レベル除去後のデータDT
Iがどのレベル範囲に属するかを判定する。このように
特定されたレベル範囲と対応する４ビットの符号化コー
ドDTがエンコーダブロック205の出力端子208に取り出さ
れる。

この発明は、各ブロックのダイナミックレンジに応じ
て、最小レベル除去後のデータDTIの所定の４ビットを
選択する簡略化された高能率符号の復号装置に適用する
ことができる。更に、この発明は、量子化ビット数を各
ブロックのダイナミックレンジに応じて可変する可変長
符号化方式の高能率符号の復号にも適用できる。

〔発明の効果〕

この発明に依れば、ダイナミックレンジ情報が誤って
も、テレビジョン画像の２次元の相関を利用して、注目
ブロックの周囲のブロックのダイナミックレンジの例え
ば平均値で置換することにより、殆ど画質の劣化が生じ
ない利点がある。細かな絵柄を表すパターン情報は、各
画素毎の量子化コードとして送られているため、補間に
より画像のなまり等の問題は、生じない。また、この発
明に依れば、最小レベルが誤っても、テレビジョン画像
の２次元の相関を利用して、注目ブロックの周囲のブロ
ックの最小レベルの例えば平均値で置換することによ
り、ブロック歪の発生を防止することができる。平均値
により置換するので、輝度が増大又は減少している場所
で置換が行われても、階段状の歪は、生じない。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図は符
号化の処理の単位であるブロックの説明に用いる略線
図、第３図は伝送データの構成の複数の例の説明に用い
る略線図、第４図は１ブロック内の画素データのレベル
分布の説明に用いる略線図、第５図はエンコーダブロッ
クの一例のブロック図、第６図はエンコーダブロックの
説明に用いる略線図、第７図はエンコーダブロックの他
の例のブロック図、第８図はエンコーダブロックの他の
符号化方法の説明のための略線図、第９図は受信側の構
成を示すブロック図、第10図はデコーダのブロック図、
第11図はデコーダブロックの一例のブロック図、第12図
はデコーダブロックの他の例のブロック図、第13図はこ
の発明が適用されたエラー修整回路の一実施例のブロッ
ク図、第14図はこの発明の一実施例の説明に用いる略線
図、第15図はこの発明を適用できる高能率符号化装置の
他の例のブロック図、第16図は高能率符号化装置の他の
例の説明のための略線図ある。 1:ディジタルテレビジョン信号の入力端子、2,3:ライン
遅延回路、5:エンコーダブロック、6:ダイナミックレン
ジDRの出力端子、7:最小レベルMINの出力端子、8:符号
化コードDTの出力端子、10:ブロック、11〜15,21〜25,3
1〜35:サンプル遅延回路、81:受信データの入力端子、8
3:エラー訂正回路、84:エラー修整回路、85:デコーダ、
93:デコーダブロック、127,128,157,158:ライン遅延回
路、129〜134,159〜164:ブロック遅延回路、142,172:割
算器、143,173:セレクタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタルテレビジョン信号の少なくとも
   １フィールド内の複数の画素で構成されたブロック内に
   含まれる複数の画素データの最小値、上記複数の画素デ
   ータの最大値、上記ブロックのダイナミックレンジのう
   ち少なくとも２個の付加コードと、 上記ダイナミックレンジを規定する値を基準とした相対
   的なレベル関係を持つように、上記複数の画素データが
   修正された修正入力データを所定のビット数で符号化し
   て得られた符号化コード信号とを伝送する高能率符号の
   復号装置において、 復号の対象とする注目ブロックの近傍の複数のブロック
   の上記付加コードを取り出す取り出し手段と、 上記近傍の複数のブロックの上記付加コードを平均して
   得られた補間用の予測付加コードを発生する発生手段
   と、 受信された注目ブロックの付加コードに誤りがある場合
   に、上記受信された注目ブロックの付加コードに代えて
   上記予測付加コードを選択して出力する選択手段と からなることを特徴とする高能率符号の復号装置。