JPH01226274A - 画像圧縮処理のための方法及びシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、エラーを許容する圧縮アルゴリズムを用いて
デジタル化カラー画像信号の圧縮を行なうだめの、シス
テム並びに方法に関する。

（従来の技術） 画像圧縮は、画像を後刻複製するために必要なデータ量
を、画質を殆どまたは全く劣化させることなく減少させ
るために用いられるものである。

このデータ減少の必要性は、画像の高速の伝送が必要と
されることによって、また、個々の画像を記憶しておく
ために必要な記憶容量の減縮が要求されることによって
、ますます重大なものとされている。

カラー画像の記録ないし伝送のプロセスの間に、圧縮さ
れたデジタル化信号のエラーが発生することがある。商
業的に生き残れるシステムであるためには、それらのエ
ラーを許容することによって、再生画像の画質を劣化さ
せることなく圧縮及びデコンプレッション（圧縮からの
復元）の機能を果たす能力を備えていなければならない
。

従来の諸々のシステムは概して、カラー画像をその赤色
成分、緑色成分、及び青色成分に分離し、また、それら
の成分なＹ、Ｉ、及びＱで表わされる３つのカラー成分
に変換するという方法により、動作している。これらの
カラー成分の各々は、この後、個々に処理される。これ
らのカラー成分を処理するための１つの技法であって本
発明に特に関連しているものに、「ブロック・ｌ・ラン
ケーションー１−ディング（ｂｌｏｃｋ　ｔｒｕｎｃａ
ｔｉｏｎｃｏｄｉｎｇ　）　ｊと呼ばれている技法があ
る。画像フレームを複数のブロックに分割して各ブロッ
ク内の画素に対しである種の処理を加えることによって
、画像がブロック・コーディング（ｂｌｏｃｋｃｏｄｉ
ｎｇ　）されるというものである。ブロック・コーディ
ングは最初はモノクローム画像に対して適用された。例
えば、代表例である米国特許第３４０３２２６号並びに
同第４２０５３４１号、それにＥ、　Ｊ、　Ｄ［！ＩＰ
及び０．　Ｒ，Ｍｉｔｃｈｅｌｌによる「プロ・ンク・
トランケーション・コーディンクヲ用いた画像圧縮」と
いう題名の刊行物（ａ　ｐｕｂｌｉ−ｃａｔｉｏｎ　ｂ
ｙ　Ｅ、　Ｊ、　Ｄｅｌｐ　ａｎｄ　Ｏ，Ｒ，Ｍｉｔｃ
ｈｅｌｌｅｎｔｉｔｌｅｄ″Ｉｍａｇｅ　Ｃｏｍｐｒｅ
ｓｓｉｏｎ　Ｕｓｉｎｇ　ＢｌｏｃｋＴｒｕｎｃａｔｉ
ｏｎ　　Ｃｏｄｉｎｇ、”　　ＩＥＥＥ　　Ｔｒａｎｓ
ａＣｔｉｏｎｓ　　ｏｎＣｏｍｍｕｎｉｃａｔｉｏｎｓ
、　Ｖｏｌ、　ＧＯＭ−２７，Ｎｏ、　９．　ｐｐ。

＋３３５−１３４２．　Ｓｅｐｔｅｍｂｅｒ　１９７９
）を参照されたい。

ブロック・コーディングは続いてカラー画像に対して適
用された。例えば、発明の名称を「画像のコーディング
及び／またはデコーディング装置」（Ｐｉｃｔｕｒｅ　
Ｃｏｄｉｎｇ　ａｎｄｌｏｒ　ＤｅｃｏｄｉｎｇＥｑｕ
ｉｐｍｅｎｔ）とした、　Ｅ、　Ｍｉｔｓｕｙａ等によ
る米国特許第４３１９２６７号を参照されたい。

この米国特許第４３１９２６７号においては、カラー画
像が、画像カラー成分Ｙ、Ｉ、及びＱの３つのカラー平
面に分離されており、それらのカラー成分が画素のブロ
ックのエンコーディングを行なっている。

このエンコーディングは各々のブロックに対して、当該
ブロック内の複数の画素についての典型的なひとつのグ
レー・レベル成分を表わすグレーｅレベル・コードと、
それに解像度コードとを、伺与するものである。この米
国特許は更に、カラー成分なエンコーディングするため
に、異なったブロック寸法を採用することを教示してい
る。この米国特許に示されている具体例では、画像フレ
ームを表示するＹカラー成分を小寸法のブロックに分割
しており、また、■カラー成分とＱカラー成分とは、そ
れより大きな寸法のブロックに分割されている。異なっ
たカラー平面に対して異なったブロック寸法を用いるこ
との利点として記載されているのは、再生画像の画質に
実質的な劣化を生じることなくコーディング効率が向上
されるということである。同特許のこの具体例において
は、Ｙカラー平面について求められた解像度コードが、
■カラー平面及びＱカラー平面のコーディングにおいて
も等しく用いられている。この方式の利点として記載さ
れているのは、画像再生に必要な符号化されたデータの
量が、各々のカラー平面の解像度コードを伝送ないし記
録しなければならない場合に必要な、符号化されたデー
タの量と比較して、減少されているということである。

（発明が解決しようとする課題） 画像の伝送速度ないし記録速度が最重要とされている場
合には、信号の圧縮量をできる限り増大しなければなら
ず、結果的に再生画像の画質の劣化が生じる。更には、
高速伝送ないし高速記録に附随してエラーが発生する可
能性があり、そのようなエラーが各画像フレームにおい
て蓄積し、それによって再生画像の更なる劣化が生じる
おそれもある。

本発明は、高速のカラー画像圧縮の要求とチャネルのエ
ラーに対する大幅な許容度との間に最適の折り合いを付
けることを指向している。

（課題を達成するための手段） 本発明はデジタル化カラー画像信号をリアルタイムで圧
縮するためのシステム及び方法であり、同システムはエ
ラーを許容する圧縮アルゴリズムを用いている。

１．６ 本発明のシステムは、発生された走査画像の３つのデジ
タル化画像平面Ｙ、Ｉ、及びＱに対して作用するもので
あるが、走査画像がその他のカラー空間内にあっても良
い。

このシステムは、走査画像のカラー成分をブロック形式
のフォーマットにするだめの、メモリ・バッフアラ用い
ている。

続いてこのシステムは、」二記の３つの画像平面を複数
の４×４ブロックに分割し、またそれと同時に、Ｙブロ
ックとニブロックの各々の内部においては、更に画像平
面が４つの２×２ブロックに再分割される。■画像平面
の各２×２ブロック内の隣接する４つの画素の平均値を
算出することによってＩ　ａｖｇ、信号が求められ、ま
た、Ｑ画像平面の４×４ブロック内の１６個のすべての
画素信号の値の平均値を算出することによってＱ　ａｖ
ｇ、信号が求められる。

次に、信号Ｙと信号Ｉ　ａｖｇ、とに対してブロック慟
トランケーションを施され、このプロ・ンク・トランケ
ーションは、各々の信号毎にビットマツプを作成し、更
に、対応するブロックの各信号成分毎に２−レベルの信
号を発生することによって、行なわれる。

次に、４組の２−レベルのＹ信号と１組の２−レベルの
■信号とが量子化されて７ビツトの値で表わされる。更
にはＱａｖｇ、信号も量子化され、これは６ビツトの値
で表わされる。

ブロック・トランケーションを施された信号は、続いて
、適当なコーディング／デコーディング装置を用いるこ
とによって、通信チャネルまたは磁気ヘッドを介して伝
送ないし記録することができる。

通信チャネルの受信端においては、あるいは記録の再生
の際には、デコンブレッション（圧縮からの復元）装置
が圧縮の過程を逆方向に実行して一連のＹ信号、工信号
、及びＱ信号を発生し、それらの信号が走査画像である
オリジナル画像を複製する。信号チャネルのいかなるエ
ラーも画像の極めて小さいブロックの内部にとどめられ
、このエラーを許容するという特徴は、画像が記録され
る諸々の用途において重要なものである。

従って、本発明のひとつの主要な目的は、改良されたエ
ラー許容カラー画像圧縮システムを提供することにある
。

本発明の更なる目的は、デジタル・カラー画像信号を圧
縮するだめのアルゴリズムを実施するための、システム
を提供することにある。

本発明の更に別の目的は、デジタル・カラー画像信号の
リアルタイムでの圧縮を可能とする、システム並びにア
ルゴリズムを提供することにある。

本発明の以上の目的並びにその他の目的は、以下の説明
と図面とについて考察することによって、より明白とな
ろう。尚、図面は本出願の一部を成すものであり、類似
の引用符号は類似の要素を指し示すようにしである。

（実施例） 第１図に関し、カラー画像１０は３つのカラー平面（カ
ラー空間）１２．１４、及び１６に分離され、それらの
カラー平面は夫々、カラー成分Ｙ、カラー成分工、及び
カラー成分Ｑについてのものである。これらの成分は、
ナショナル・テレビ゛ジョン拳システム・コミ・ンティ
ー（ＮａｔｉｏｎａｌＴｅｌｅｖｉｓｉｏｎ　Ｓｙｓｔ
ｅｍ　Ｃｏｍｍ１ｔｔｅｅ　：　Ｎ　Ｔ　Ｓ　Ｃ）によ
り、Ｙカラー信号成分、■カラー信号成分、及びＱカラ
ー信号成分と名付けられている信号成分に対応するもの
である。これらの成分は、カラー画像等のソースを、同
時に赤色（Ｒ）、緑色（Ｇ）、及び青色ＣＢ）について
ライン走査することによって得られる。

信号Ｙは、画像の輝度と呼ばれているものであり、通常
、下式のように定義される。

Ｙ＝　　０．２９９Ｒ＋　０．５８７Ｇ＋　０．１１４
Ｂ信号■と信号Ｑとは各々色差を表わしており、画像輝
度信号Ｙと組み合わされるものである。これらのＩ信号
とＱ信号とは、下式の如く、１次カラー信号の線形関数
である。

Ｉ　＝　　０．６Ｒ−０，２８Ｇ−０，３２ＢＱ　＝　
　０．２Ｒ−０，５２Ｇ　＋　０．３１Ｂ第２Ａ図〜第
２Ｃ図に関し、圧縮アルゴリズムは夫々カラー平面１２
と１４とを形成しているＹ信号と工信号とに対して作用
するものであり、この作用は、複数のＹ信号を４つの２
×２プロ、りの内部に割振って配置すると共に、■信号
を、第２Ｂ図に示すように、その各要素が４つの隣接し
た画素の平均値から成るようにしつつ、ひとつの２×２
ブロックの内部に割振って配置することによって実施さ
れる。

Ｑカラー仏じは、第２Ｃ図の４×４プロ１．りの内部の
すべての画素の平均値を求めることによって得られる。

後に説明するように、圧縮は、ＹブロックとＩブロック
の双方については画素の値を表わすための、２つの値と
ビットマンプとを用いて、またＱブロックについては、
１つの平均値を用いて、行なわれる。

Ｙ、Ｉ、及びＱのカラー平面信号（カラー空間信号）を
画像１０から発生させるためのシステムが第３図に図示
されている。このシステムは画像センサ２０を含み、こ
の画像センサはＣＣＤアレイでも良く、アナログ信号を
、この画像センサに入用する画像の関数として発生する
。画像センサ２０からのアナログ信号は、シーケンシャ
ルに送出されてアナログ−デジタル（Ａ／Ｄ）コンバー
タ２２によってデジタル化される。デジタル信号プロセ
ッサ２４が、このデジタル化された信号をＡ／Ｄコンバ
ータ２２から受け取り、輪郭強調、ガンマ補正、信号の
色補間、等の種々の機能を実行した上で、処理後の、デ
ジタル化されている赤色、緑色、及び青色の信号Ｒ，Ｇ
、及びＢを、フォーマット変換器２６へ出力する。この
フォーマット変換器はそれらの信号を、先に明記した関
係式に従って、Ｙ信号、工信号、及びＱ信号に変換する
。これらの信号はこのフォーマット変換器から送出され
るときには、シリアルな８ビツトのフォーマットとされ
ている。

以−１−に説明したシステムは、カラー画像を、Ｙデジ
タル信号、■デジタル信号、及びＱデジタル信号から成
るパラレルな信号列に変換するための、当該分野におい
ては周知のタイプのシステムである。

次に第４図に関し、同図にはこのシステムの残りの部分
のブロック・ダイアグラムが図示されており、フォーマ
ット変換器２６からのシリアル８ビツト信号Ｙ、Ｉ、及
びＱは、入力バッファ１００へ供給されて、ブロック形
式のフォーマ・ントで一時的に記憶される。この入力バ
ッファは第５図に詳細に図示されており、メモリ・バン
クＡとメモリ舎バンクＢとから成っている。これらの各
々のメモリ・バンクは４ラインの走査画像データを記憶
する能力を持ち、また、その各々のメモリ位置は、各８
ビツトづつのＹ信号、■信号、及びＱ信号を収容できる
ように、少なくとも２４ビツトの深さとなっている。

スイッチ１１０は２４接点の深さのスイッチであり、メ
モリ・バンクＡの入力部とメモリ・バンクＢの入力部と
の間の切り換え動作を、システム・クロック信号の関数
として実行している。これに呼応するように、スイッチ
１２０が、メモリ舎バンクＢの出力部とメモリ・バンク
Ａの出力部との間の切り替え動作性なっている。

メモリ・バンクのボックスの内部に記入されている数字
は、画像１０のライン走査の中の画素の位置に対応して
いる。例を挙げれば、走査された第１番目の画素には数
字の「１」が付けられ、この画素に関するデジタル化信
号Ｙ、工、及びＱは２４ビツトの信号に相当する信号で
あるが、これがメモリ・バンクＡの２４個のメモリ・セ
ル内に記憶される。同様にして、第２番目の画素、即ち
数字の「２」が付けられる画素が、すぐ隣りのメモリ・
セルに記憶される。このブロック形成のプロセスは、Ｙ
信号、■信号、及びＱ信号を表わす２４本のデジタル・
ビットの並列ストリームによって表わされた１６個の画
素が、メモリ・バンクＡの内部に１つのブロックとして
記憶されるまで続けられる。最初の４ラインの走査デー
タを形成する入力画像データのストリームが、メモリ・
バンクＡの内部にブロック形式のフォーマットで記憶完
了されたならば、スイッチ１１０がメモリ・バンクＢの
入力部の方へ切り換えられて、シリアルなビット拳スト
リームをブロック形式に変換するこのブロッキング番プ
ロセスが、次の４ラインの走査データを処理するために
反復して実行される。メモリ・バンクＢが、それら次の
４ラインのシリアルΦビットで充填されている間に、メ
モリ・バンクＡはスイッチ１２０を介して読み出されて
おり、このスイッチ１２０はこのときにはメモリ・バン
クＡの出力部の方へと切り換えられている。スイッチ１
２０は、Ｙ信号、■信号、及びＱ信号を形成している２
４個のビットを読み出すための、２４接点の深さのスイ
ッチである。ビットを図示されているブロックの順番に
従ってメモリ位置へとアドレスするためには、メモリ・
アドレスを特定の順番で発生させなければならない。

ここで第６図に関し、同図には、アドレス発生器８０が
１２ビツトのカウンタ８２を備え、このカウンタ８２が
メモリ・バンクＡ及びＢのアドレス部８４のアドレス入
力端子Ａ０〜Ａ１１に接続されているところが、図示さ
れている。

アドレスを所望の順番で発生させるためには２個のカウ
ンタが用いられ、それらは水平方向カウンタとライン・
カウンタとである。水平方向カウンタの大きさは画像セ
ンサの水平方向の画素の数に応じて定まる。ライン会カ
ウンタは、本発明のこの好適実施例においては、ひとつ
のメモリ・バンクによってバッファすることのできる走
査ラインの本数である「４」をカウントする能力を有す
る、２ビツトのりプル・カウンタである。

１２ビツトのカウンタ８２は、これら２つのカウンタと
して機能しており、クロック・パルスを通常の方法でカ
ランｌ−して、現在カウント値を表わす２進数の出力を
、Ａ０〜Ａ１１の記号が付されたその出力端子から出力
する。カウンタ８２のこれらの出力端子を、図示のよう
にハードウェアの配線により、メモリ・バンクのアドレ
ス入力端子Ａ０〜Ａ１１に接続することによって、所望
の順番が得られる。

第６図との関連において再度第５図について説明すると
、注意して頂きたいことは、アドレスは連続する画素の
各々ごとに、その最下位桁が変化しており、この最下位
桁はカウンタの第０ビンｌ’に対応しているということ
である。即ぢ、走査の順番が何番目であるかという走査
の順番の中の位１′＆を、プロ・ンク・フォーマットの
中の画素の位置と比較対照させるときには、それらの位
置は、最ド位桁のアドレス・ビットが変化する際に、互
いに関連づけられるのである。２つの連続した画素を１
組としたときの２つの組は「４」の距離だけ翔れており
、この「４」の距離はカウンタの第２ピントに対応する
。また、回し１本のラインの上において、連続した４個
の画素を１組としたときの２つの組は「１６」の距離だ
け離れており、この「１６」の距離はカウンタの第４ピ
ツＩ・に対応する。同杆にして、同し１つのバ・ソファ
の中の最初の２本のラインと続く２本のラインとの間の
開きは「８」であり、これはカウンタの第３ビットに対
応し、また、連続している２本のラインの間の開きは「
２」であって、これはカウンタの第１ビア＋・に対応す
る。既に述へたように、図示の実施例においてはライン
・カウンタと水平方向カウンタとは互いに連続しており
、１個のカウンタを形成している。

再び第４図に関し、ブロック化されたＹ信号、■信号、
及びＱ信号は、入力バッファ１００から画像圧縮器１３
０へ供給され、この画像圧縮器１３０は、夫々がＹ信号
、■信号、及びＱ信号のための、３本の並列な信号処理
経路１４０．１５０、及び１６０を備えている。これら
の信号経路の動作の説明は、第７図、第８図、及び第９
図に示されている装置の説明に対応させて、行なうこと
にする。

画像圧縮器１３０からの信号は、それらの信号をチャネ
ル１７５を介して伝送する必要があるときには、エンコ
ータ１７０へ送出される。どのようなタイプのエンコー
ダを選択すべきかは、選択されているチャネルのタイプ
に応じて定まる。同様にして、チャネル１７５の受信端
には、エンコードされた信号をデコードするだめのデコ
ーダ１８０が備えられる。エンコータ１．７０、デコー
ダ１８０、及びチャネル１７５の構成並びに動作は当業
者には周知のものであるため、それらの要素については
これ以」−の詳細な説明はしないことにする。

デコンプレンション回路１９０が、デコーダ１８０から
信号を受け取って、再生したＹ信号、■信号、及びＱ信
号をその出力部に発生する。このデコンプレンション回
路１９０の動作並ヒに構成を、第１１図に関連させて以
下に説明する。

処理経路１４０の入力部に現われているＹ信号を処理す
るための諸ステップは、以下のとおりである。

ステップ１： スレショルド値である平均値を算出する。

Ｙａｖｇ、１１＝　３／１ｉ（Ｙ　１１＋　Ｙ　１２＋
　Ｙ２１＋　Ｙ２２）同様の式によ−）　テＹ　ａｖｇ
、＋２、Ｙａｖｇ、２１、及びＹ　ａｖｇ、２２も算出
されるが、ただしそれらの算出はパイプライン方式の処
理によって行なわれる。即ち、第２番目のステージが実
行されているときにはＹａｖｇ、１２の算出も行なわれ
ており、その他についても同様である。

ステップ２： Ｙ信号のためのピッ）・マツプを作成する。

もしＹｉｊ≧Ｙａｖｇ、であれば、 ｂｉｔｍａｐ　（Ｙ　ｉｊ）　−１とし、さもなくば、
ｂｉｔｍａｐ　（Ｙ　ｉｊ）　−〇とする・ステップ３
： 各々のサブブロック毎に、２つのレベルを発生させる。

ＹＨｉ−（ｂｉｔｍａｐ＝　１であるＹｉｊの平均値）
ＹＬｏ＝　（ｂｉｔｍａｐ＝　０であるＹｉｊの平均値
）ステップ４： Ｙの値を各々７ビツトに量子化する。

Ｙの４×４ブロック１つあたりのビット数＝７２ヒツト
、である。

以上の全体のプロセスは、３つのステージから成るパイ
プライン方式のプロセスとＳれている。

各ステージは５つのクロック・サイクルから成る。第２
番目のステージはステンブ２とステップ３とから成る。

処理経路１５０の入力部に現われている■信号を処理す
るための諸ステップは、以下のとおりである。

ステップ１： 各々のサブブロックの平均値を算出する。

Ｉ　ａｖｇ、１１＝　３７４（Ｉ　１１＋　Ｉ　１２＋
Ｉ　２１＋　Ｉ　２２）これはＩ　ａｖｇ、１２、Ｉ　
ａｖｇ、２１．及びＩ　ａｖｇ、２２についても反復実
行される。

ステップ２： ４つのＩ　ａｖｇ、ｉｊ　（ｉ、ｊ　＝　１．２　）の
平均値を発生させる。

Ｉ　ａｖｇ、ａｌｌ　＝　３／４（Ｉ　ａｖｇ、１１＋
　Ｉ　ａｖｇ、１２＋　Ｉ　ａｖｇ、２１＋　Ｉ　ａｖ
ｇ、２２）ステップ３： ■信号のためのビットマツプを作成する。

もしＩａｖｇ、ｉｊ≧Ｉ　ａｖｇ、ａｌｌであれば、Ｂ
ｉｔｍａｐ　（Ｉ　ｉｊ）　＝　１とし、さもなくば、
Ｂｉｔｍａｐ　（Ｉ　ｉｊ）　−〇とする。

ステップ４ニ ブロックの全体に対し、２つのレベルを発生させる。

Ｉ　Ｈｉ＝　（Ｂｉｔｍａｐ＝　１であるＩａｖｇ、ｉ
ｊの平均値） Ｉ　Ｌｏ＝　（Ｂｉｔｍａｐ＝　０であるＩ　ａｖｇ、
ｉｊの平均値） ステップ５： ■の値を各々７ビツトに量子化する。

■の４Ｘ４ブロック１つあたりのビット数＝１８ビット
、である。

処理経路１６０の入力部に現われているＱ信号を処理す
るための諸ステップは、以下のとおりである。

ステップ１ニ ブロックの平均値を算出する。

ｊ＝１ ステップ２： このＱの値を６ビツトに量子化する。

次に第７図に関し、同図にはＹチャネルのためのパイプ
ライン方式としたアーキテクチャ−４０が図示されてお
り、Ｙ人カデータがアキュムレータ３２と４−ステージ
のシフト壷レジスタ３４とへ供給されている。アキュム
レータ３２はＹ信号の第１番目の２×２ブロックの４つ
の画素の合計値を算出する。本発明のこの好適実施例に
おいては、アキュムレータ３２は１０ビツトの巾を持っ
ている。アキュムレータ３２からの出力は「４」で割る
除算を行なう除算回路３６へ供給されている。レジスタ
ＲＥＧ、１が、この合算と除算とによって得られたＹ　
ａｖｇ、信号を受け取る。このＹａｖｇ、信号は４回の
クロック・サイクルのうちに発生されたものである。レ
ジスタＲＥＧ；１は更に、５回目のクロック・サイクル
に合わせて、その出力端子から、合計したＹ　ａｖｇ、
信号を比較回路３８へ向けて送出する。２×２ブロック
のこれらの４個の画素の値は更に、各クロック・サイク
ル毎に１つづつ４−ステージのシフト壷レジスタ３４へ
も入力されている。従って、このシフト・レジスタ３４
の出力は、４回のクロック期間の分だけ以前に受け取っ
た２進数の値である。シフト・レジスタ３４からの出力
ビツト信号はレジスタＲＥＧ、２へ送出され、このレジ
スタＲＥＧ、２は受け取った信号を５回目のクロック令
パルスの発生に合わせて、比較器３８の入力端子へ送出
する。比較回路３８は一方の入力にはレジスタＲＥＧ、
　１からのＹａｖｇ、信号を受け取っており、また、レ
ジスタＲＥＧ、２からはＹ入力信号を受け取っている。

そしてレジスタＲＥＧ、２内の信号の値が、レジスタＲ
ＥＧ、１内の信号のスレショルド値より大きいかそれと
等しい場合には、１個のビットからなる比較結果出力と
して「１」を送出する。それ以外の場合にはいずれも、
この比較回路３８の出力は「０」である。４個の入力信
号のすべてについて比較を行なえるようにするために、
レジスタＲＥＧ、１はこのスレショルド値をクロック・
サイクル４回分に相当する期間の間、保持し続ける。比
較回路３８の出力は、本明細書において先に説明したス
テップ２に記載されているところの、Ｙ信号のビットマ
ツプに等しい。レジスタＲＥＧ、２から出力される出力
ビットは、更にデマルチプレクサ４０の入力部へも送出
される。

この１：２のデマルチプレクサ４０は、入力端子Ｓで受
け取っている比較回路３８の出力部からのビットマツプ
信号によって制御されている。比較回路３８の出力が「
Ｏ」ビットである場合には、デマルチプレクサ４０はレ
ジスタＲＥＧ、２の出力をアキュムレータ４２の一方の
入力端子に接続しており、また、比較回路３８の出力が
「１」ピッ１、である場合には、レジスタＲＥＧ、２の
出力はアキュムレータ４４の一方の入力端子に接続され
ている。これらのアキュムレータ４２と４４とは１０ビ
ツトのアキュムレータであり、夫々が、平均スレショル
ド値以下のＹ信号の合計を算出するためと、平均スレシ
ョルド値以上またはそれと等しいＹ信号の合計を算出す
るためとに、用いられている。合計された出力信号はレ
ジスタＲＥＧ、３とレジスタＲＥＧ、４　とへ送出され
る。これらのレジスタは更に、ＲＯＭ４８の入力部とＲ
ＯＭ５０の入力部とへ個別に接続されている。

比較回路３８から送られてくる、その値がスレショルド
値より大きいかそれと等しい画素の個数が、即ち、ビッ
トマツプが「１」に等しい画素の個数が、２ビツトのカ
ウンタ５４を用いてカウントされている。アキュムレー
タ４２と４４とは、クロック・サイクル４回の間にわた
って合計値を積算した後、リセットされる。ＲＯＭ４８
とＲＯＭ５０の各々を用いて、別々の合計値についての
除算及び量子化が並行して実行される。除算はルックア
ンプ拳テーブルからデータを読み出すことによって行な
われ、また、量子化は最下位桁ピントのトランケーショ
ンである。その他のトランケーション法を採用すること
も可能であり、また、ルックアップ・テーブルの内部に
おいて除算と組み合わせておくことも可能である。この
動作については、第１０図についての説明と共に後に詳
細に説明する。カウンタ５４から出力される出力ヒツト
はレジスタＲＥＧ、５へ供給されており、更にそこから
、アキュムレータ４２及び４４による加算熱ｆ！１１の
終了時にＲＯＭ４８及びＲＯＭ５０をイネーブルするた
めに、それらのＲＯＭ４８及びＲＯＭ５０のイネ−ブリ
ング入力端子Ｓへと供給されている。カウンタ５４から
出力される２ビツトは４つの状態を取り得るものであり
、それらの状態は上記ＲＯＭがそれに従って動作すべき
機能を選択する。夫々のＲＯＭの出力は、信号ＹＬｏと
信号Ｙ旧とである。

これまでに説明してきた構成は、Ｙ入力信号を処理する
だめのリアル・タイムの動作を行なう。

比較回路３８より下方の回路により加算のプロセスが実
行されている間に、この比較回路３８より上方の回路は
、次の２×２ブロックのためのスレショルド値Ｙａｖｇ
、の算出を開始している。

次に第８図に関し、同図にはＩチャネルのためのパイプ
ライン方式のアーキテクチャ１５０が図示されており、
■入力信号が１０ピツｈ　Ｉｌｌのアキュムレータ６０
へ供給されており、このアキュムレータ６０は、リセッ
トされるまでの４回のクロック会サイクルの間の■入力
であるところの、受け取ったビットの積算を行なう。ア
キュムレータ６０は積算した合計値を、「４」で割る除
算を行なう除算回路６２へ供給する。この除算回路６２
の出力は、平均化されたＩ信号であり、この出力はレジ
スタ６４へ供３合される。レジスタ６４はこの平均化さ
れた■信号を１回のクロック期間の間保持し、その後、
その出力をアキュムレータ６５と４−ステージのシフｌ
−−レジスタ６８とへ供給する。この構造のこの部分か
ら先は、Ｙチャネルの信号の処理に関して第７図に開示
した構造の複製となっている。

アキュムレータ６５はその出力を、「４」で割る除算を
行なう除算回路６６へ送出する。この４分除算回路６６
から出力される出力信号はＩａ、ｖｇ。

スレショルド信号であり、この信号はレジスタＲＥＧ、
ｌ°へ供給される。このＩ　ａｖｇ、信号はこのレジス
タＲＥＧ、１°の内部にクロック・サイクル５回分の間
、保持される。このスレショルド信号はレジスタＲＥＧ
、２’の出力端子に現われる信号と比較され、このレジ
スタＲＥＧ、２°は４−ステージのシフト・レジスタ６
８の出力を記憶するものである。比較回路７４がこの比
較を実行し、レジスタＲＥＧ、２’の出力端子の信号が
レジスタＲＥＧ、Ｉ°内の信号のスレショルド値より大
きいかそれと等しい場合には「１」ビットの出力を送出
する。これと反対に、レジスタＲＥＧ、２’の出力端子
の信号がこのスレショルド値より小さい場合には、比較
回路７４は「０」ビットの出力を送出する。比較回路７
４のこれらの「Ｏ」ビットの出力信号と「１」ビ・ント
の出力信号とはビットマツプ信号を構成し、このビット
マツプ信号はデマルチプレクサ７６の出力を選択するた
めの選択信号でもある。このデマルチプレクサ７６は、
そのＳ入力端子に入力されるビットマツプ信号のレベル
に基づいて、レジスタＲＥＧ、２’の出力端子から出力
される信号がたどるべき経路を決定する。選択信号が「
Ｏ」である場合には、レジスタＲＥＧ、２’からの信号
はアキュムレータ７８の内部で積算され、この積算され
た合計値がレジスタＲＥＧ、３′へ供給される。レジス
タＲＥＧ、３’からの信号に対してはＲＯＭ回路７０の
内部で除算と量子化とが行なわれ、出力信号ＩＬｏが発
生される。比較回路７４からの選択信号が「１」である
場合には、レジスタＲＥＧ、２′の出力端子に現われて
いる信号はアキュムレータ７９へ供給されて、４個のク
ロック・ビットの期間の間にわたって加算された上で、
レジスタＲＥＧ、４°の内部に記憶される。レジスタＲ
ＥＧ、４°内に記憶されているこの信号に対しては、Ｒ
ＯＭ８６の内部において、２ビツトのカウンタ９０から
レジスタＲＥＧ、５°を介して供給されている信号の制
御の下に、除算と量子化とが行なわれる。ＲＯＭ８６か
らの出力信号は、■旧信号である。

以上に説明したアーキテクチャは、Ｙと工とについての
ハイ信号とロー信号とを、それらに関連した信号群の各
々のためのビットマツプと共に、発生するものである。

次に第９図に関し、同図にはＱチャネルのためのアーキ
テクチャ１６０が図示されている。Ｑ入力信号が、１２
ビツトのアキュムレータ１６２へ供給されている。この
１２ビツトのアキュムレータからの出力は、１６で割る
除算を行なう除算回路１６４へロードされる。この１６
分除算回路１６４からの出力信号Ｑａｖｇ、は１６個の
クロック・ビットの期間にわたってアキュムレータ１６
２から受け取った合計信号の平均値である。

次に第１０図に関し、同図にはＲＯＭ４８．５０．７０
、及び８６に採用することのできるアーキテクチャが示
されており、レジスタＲＥＧ、４から受け取ったｌＯビ
ットのデータが、ビット位置を表わしている部分の中に
記入されている。レジスタＲＥＧ、５からの選択信号Ｓ
は２ビツトの信号であり、この信号は、ｒｌＪで割る除
算、「２」で割る除算、「３」で割る除算、または「４
」で割る除算のいずれかを選択する。「４」、「２」、
または「ｌ」で割る除算はビットのシフトによって行な
うことができるため、ルックアップΦテーブルを必要と
する除算は「３」で割る除算だけである。例えば、「０
０」という選択信号Ｓを受け取ったならば、受け取って
いるｌＯビットのうちの第１ビツト〜第７ビツトのみを
使用することによって、必要な除算並びに量子化の動作
が実行され、これによって必要な出力値が発生される。

この出力値は続いて４：ｌのマルチプレクサ５工を通さ
れ、それによって、除算並びに量子化を施された７ビツ
トの信号Ｙ旧が発生される。同様にして、「２」で割る
除算と「４」で割る除算とに対応するビットは、「２」
及び「４」の符号が付されたブロックについて図示され
ているように入力ビットをシフトさせた上、それらのビ
ットをマルチプレクサ５１を介して出力信号Ｙ旧として
送出することによって、得られる。既に述べたように、
この方法では処理することのできない唯一の除算は、「
３」で割る除算である。この値が選択された場合には、
除算は、ＲＯＭ５０’の内部のルックアップ・テーブル
をアドレスし、このルックアップ・テーブル内に見い出
される７ビツトの値をマルチプレクサ５１へ送出するこ
とによって、実施される。

除算と量子化とを実行するための以上の具体的なハード
ウェア構成は、極めて小容量のＲＯＭを使用するに過ぎ
ないことが理解される。

次に第１１図に関し、同図には、デコーダ１８０から受
け取った信号のデコンプレッションを行なうための、デ
コンプレッション・システム１９０の模式的なブロック
・ダイアグラムが示されており、受け取られる■ビット
マツプ信号はシフト−レジスタ１１１へ供給される。こ
のシフト・レジスタ１１１からの出力信号は、２：１の
マルチプレクサ１１２の選択入力端子Ｓへ供給される。

マルチプレクサ１１２はその「０」と記入されている入
力端子で、信号ＩＬｏを、パックァリング舎レジスタ１
１４を介して受け取っている。このマルチプレクサ１１
２の「１」と記入されている入力端子には、信号Ｉ旧が
、／ヘツファリング・レジスタ１１６を介して入力され
ている。この好適実施例の動作では、マルチプレクサ１
１２の周期動作は４サイクル毎に反復し、それによって
、■信号をＩビットマツプの関数として再生している。

マルチプレクサ１１２からの出力は、シンクロニゼーシ
ョン回路１２１へ供給されており、この回路１２１はバ
ッファとして機能している。■生画像のためのデータは
ブロックの順番に従ってＱ　生すれ、このシンクロニゼ
ーシ目ン争／シソファ１２１の内部に記憶される。記憶
されたデータハ、このシンクロニゼーション争バッファ
１２１から、走査の順番に従って読み出される。

Ｙビットマツプ信号はシフトφレジスタ１１８へ供給さ
れており、このシフト・レジスタ１１８ノ出力は２：１
のマルチプレクサ１２６の選択入力Ｓ端子へ供給されて
いる。このマルチプレクサ１２６は、夫々レジスタ１２
４とレジスタ１２２とを介して、Ｙ旧信号とＹＬｏ信号
のサンプリングを行なっている。マルチプレクサ１２６
からの出力はシンクロニセ゛−ジョン・バ・ンファ１２
１の入力部へ供給されている。以上の全体のプロセスは
、４つのＹサブブロックのために４回反復実行される。

Ｑａｖｇ、信号は、レジスタ１２８によりバッファされ
ることによって、シンクロニゼーション・ノくッファ１
２１の入力部の１つへ、計１６回のクロック・サイクル
の間、供給され続ける。

以」−の説明からは、第１１図のアーキテクチャが、第
７図、第８図、及び第９図のアーキテクチヤに関して説
明した圧縮機能を逆方向に実行することによって、オリ
ジナル画像を再生していることが解る。

ここでは本発明の好適実施例と考えられるものを開示し
たが、この実施例に対して、本発明の木質から離れるこ
となく多くの変形並びに変更を加えることが可能である
は。明らかである。従って本発明の範囲は、この実施例
に限定されるものではない。

【図面の簡単な説明】

第１図は、カラー画像を３つのカラー成分画像へ分離す
る分離プロセスを示す図、 第２Ａ図、第２Ｂ図、及び第２０は、前記カラー成分画
像の各々について実行されるブロック化プロセスを示す
図、 第３図は、本発明に用いることのできるシステム・エン
コーダのブロック・ダイアグラム、第４図は、伝送チャ
ネルないし記録ヘッドに接続された本発明のシステムの
ブロック・ダイアグラム、 第５図は、第４図のシステムに用いることのできる大力
バッファのブロック・タイアゲラム、第６図は、第５図
の入力バッファに用いられているアドレス発生器のブロ
ック・ダイアグラム、第７図は、第４図のシステム実施
例に備えられているＹチャネルのアーキテクチャの、ブ
ロック争タイアゲラム、 第８図は、第４図のシステム実施例に備えられているエ
チャネルのアーキテクチャの、ブロック・ダイアグラム
、 第９図は、Ｓ４図のシステム実施例に備えられているＱ
チャネルのアーキテクチャの、ブロック・ダイアグラム
、 第１０図は、第７図及び第８図に示されているＲＯＭに
用いることのできる除算及び量子化のためのアーキテク
チャの、ブロック・ダイアグラム、そして、 第１１図は、第４図の装置に用いるに特に適した、デコ
ンプレッションのためのアーキテクチャの、ブロック・
ダイアグラムである。 尚、図中、 １０・・・・・・画像、 １２．１４．１６・・・カラー成分平面、２０・・・・
・・画像センサ、 ２２・・・・・・Ａ／Ｄコンバータ、 ２４・・・・・・デジタル信号プロセッサ、２６・・・
・・・フォーマット変換器、３２・・・・・・アキュム
レータ、 ３４・・・・・・シフト・レジスタ、 ３６・・・・・・除算回路、 ３８・・・・・・比較回路、 ４０・・・・・・デマルチプレクサ、 ４２．４４・・・アキュムレータ、 ４８．５０．５０’・・・ＲＯＭ、 ５１・・・・・・マルチプレクサ、 ５４・・・・・・カウンタ、 ６０・・・・・・アキュムレータ、 ６２・・・・・・除算回路、 ６４・・・・・・レジスタ、 ６５・・・・・・アキュムレータ、 ６６・・・・・・除算回路、 ６８・・・・・・シフトφレジスタ、 ７０・・・・・・ＲＯＭ、 ７４・・・・・・比較回路、 ７６・・・・・・デマルチプレクサ、 ７８．７９・・・アキュムレータ、 ８０・・・・・・アドレス発生器、 ８２・・・・・・カウンタ、 ８４・・・・・・メモリ・バンクのアドレス部、８６・
・・・・・ＲＯＭ、 ９０・・・・・・カウンタ、 １００・・・入カバッファ（メモリ・バンク）、１１０
・・・スイッチ（バッファ入力用）、１１１・・・シフ
ト・レジスタ、 １１２・・・マルチプレクサ、 １１４．１１６・・・レジスタ、 １１Ｂ・・・シフト会レジスタ、 １２０・・・スイッチ（パ・ソファ出力用）、１２１・
・・シンクロニセーションΦバッファ、１２２．１２４
・・・レジスタ、 ４−７．。 １２６・・・マルチプレクサ、 １２８・・・レジスタ、 １３０・・・画像圧縮器、 １４０・・・信号処理経路（Ｙ信号用）、１５０・・・
信号処理経路（工信号用）、１６０・・・信号処理経路
（Ｑ信号用）、１６２・・・アキュムレータ、 １６４・・・除算回路、 １７０・・・エンコーダ、 １８０・・・デコーダ、 １９０・・・デコンプレッション回路。 （外４名） Ｙｌ−１１ ｒｌＱ　　Ｉｎ

Claims (1)

1. 【特許請求の範囲】 １、画素の値を表わすＹカラー平面画像信号、Ｉカラー
   平面画像信号、及びＱカラー画像平面信号を処理するた
   めの方法であって、 ａ）Ｙカラー画像平面の要素を、４つの２×２ブロック
   から成るグループへグルーピングし、該２×２ブロック
   の各要素が４つの隣接する画素の値の平均値から成るよ
   うにする、グルーピングのステップと、 ｂ）Ｉカラー画像平面の要素を、１つの２×２ブロック
   へグルーピングし、該２×２ブロックの各要素が４つの
   隣接する画素の値の平均値から成るようにする、グルー
   ピングのステップと、 ｃ）前記Ｙ画素ブロックと前記Ｉ画素ブロックとの各々
   のための平均スレショルド値を算出するステップと、 ｄ）前記平均スレショルド値と等しいかまたはそれより
   大きい関連画素の各々のためには、ある１つの値を取り
   、且つ、前記平均スレショルド値より小さい値を持つ画
   素の各々のためには、別の１つの値を取るビットマップ
   を、発生するステップと、 ｅ）前記ある１つの値のビットマップ値に関連した画素
   のためにＨｉ平均値信号を発生するステップと、 ｆ）前記別の１つの値のビットマップ値に関連した画素
   のためにＬ＿０平均値信号を発生するステップと、 ｇ）１つの４×４グループの全てのＱカラー画像平面要
   素の平均値を求めることによって、Ｑ＿ａ＿ｖ＿ｇ．信
   号を発生するステップと、 ｈ）前記Ｈｉ信号、前記Ｌ＿０信号、及び前記Ｑ＿ａ＿
   ｖ＿ｇ．信号を量子化するステップと、ｉ）量子化され
   た前記信号と発生された前記ビットマップとをエンコー
   ディングして、被圧縮信号を処理するステップと、 から成る方法。 ２、更に、 I 、エンコーディングされた、前記量子化信号と、発
   生された前記ビットマップとを、デコーダへ伝送するス
   テップと、 II、エンコーディングされた、前記量子化信号と、発生
   された前記ビットマップとを、デコーディングするステ
   ップと、 III、デコーディングされた前記量子化信号と、発生さ
   れた前記ビットマップとを、デコンプレッションするこ
   とによって、再生Ｙ画像平面信号、再生Ｉ画像平面信号
   、及び再生Ｑ画像平面信号を発生するステップと、 を含む、請求項１記載の方法。 ３、Ｙ平面画像信号、Ｉ平面画像信号、及びＱ平面画像
   信号の処理が並行して実行されることを特徴とする、請
   求項１記載の方法。 ４、デジタル化されたカラー画像信号を圧縮及びデコン
   プレッションするためのシステムであって、 デジタル化されたＹ画像平面信号、Ｉ画像平面信号、及
   びＱ画像平面信号を受け取り、それらの信号をブロック
   形式のフォーマットで記憶するための、入力バッファ手
   段と、 ３本の並列な内部信号チャネルを有する画像圧縮器手段
   であって、それらの信号チャネルが、ブロック形式で記
   憶されているＹ信号、Ｉ信号、及びＱ信号を信号チャネ
   ル毎に１つの割合で受け取り、且つ、それらのＹ信号、
   Ｉ信号、及びＱ信号をブロック・トランケーションによ
   り並行して圧縮するべく、前記入力バッファ手段に接続
   されている、画像圧縮器手段と、 前記圧縮Ｙ信号、前記圧縮Ｉ信号、及び前記圧縮Ｑ信号
   を、伝送するためにエンコーディングするための、前記
   画像圧縮器に接続されているエンコーダ手段と、 エンコーディングされている前記圧縮Ｙ信号、前記圧縮
   Ｉ信号、及び前記圧縮Ｑ信号をデコードするためのデコ
   ーダ手段と、 前記エンコーダを前記デコーダに接続している伝送チャ
   ネルと、 前記圧縮デジタル化Ｙカラー画像信号、前記圧縮デジタ
   ル化Ｉカラー画像信号、及び前記圧縮デジタル化Ｑカラ
   ー画像信号をデコンプレッションするための、前記デコ
   ーダに接続されたデコンプレッション手段と、 を備えるシステム。 ５、前記入力バッファ手段が、 前記Ｙ信号、前記Ｉ信号、及び前記Ｑ信号の各々に一対
   づつ備えられたメモリ、バンクと、前記一対のメモリ・
   バンクの間で切り換えを行なうことによって、先に一方
   のバンクに、そして次に他方のバンクにデータ充填する
   ための、入力切り換え手段と、 前記一対のメモリ・バンクの間で切り換えを行なうこと
   によって、データ充填されたメモリ・バンクからデータ
   排出をするための、出力切り換え手段と、 前記Ｙ信号、前記Ｉ信号、及び前記Ｑ信号をブロック形
   式のフォーマットで記憶すべく前記メモリ・バンク内の
   記憶位置をアドレスするための、前記メモリバンクに接
   続されたアドレス発生器と、 を備えることを特徴とする、請求項４記載のシステム。 ６、前記アドレス発生器が、 システムのクロック信号を受け取るための入力部と、前
   記Ｙ信号、前記Ｉ信号、ないし前記Ｑ信号を形成するバ
   イナリ・ビットの数に対応する個数の複数の出力部とを
   有するカウンタであって、該カウンタ内部のカウント値
   に対応するビットが該出力部に現われるようにした、カ
   ウンタと、前記カウンタの前記複数出力部のビット・カ
   ウント値に応答して前記一対のメモリ・バンクをアドレ
   スし、それによって、該メモリ・バンクをブロック形式
   のフォーマットでデータ充填する、メモリ・アドレッシ
   ング手段と、 を備えることを特徴とする、請求項５記載のシステム。 ７、前記カウンタが、出力端子Ａ０〜Ａ１１を有する１
   ２ビットのカウンタであり、 前記メモリ・アドレッシング手段が、アドレス入力端子
   Ａ０〜Ａ１１を有し、前記カウンタの前記出力端子が該
   メモリ・アドレッシング手段の該アドレス入力端子に、 カウンタ手段 メモリ、アドレッシング手段 ▲数式、化学式、表等があります▼ のように接続されていることを特徴とする、請求項６記
   載のシステム。 ８、前記画像圧縮器手段が、 前記Ｙ信号のための第１内部信号チャネルであつて、 前記Ｙ信号を受け取り、１つのブロックの複数のＹ信号
   の値の平均値を発生する、第１平均値算出手段と、 １つのブロックの内部の各々のＹ信号の値を、発生され
   た前記平均値と比較対照することにより、２−レベルの
   ビットマップ信号を発生する、第１比較手段と、 ２−レベルの前記ビットマップの一方のレベルに対応す
   る値を持つすべてのＹ信号の平均値を求めるための、第
   ２平均値算出手段と、 ２−レベルの前記ビットマップの第２のレベルに対応す
   る値を持つすべてのＹ信号の平均値を求めるための、第
   ３平均値算出手段と、 前記第２平均値算出手段並びに前記第３平均値算出手段
   からの平均値信号を量子化するための手段と、 を含んで成る第１内部信号チャネルと、 前記Ｉ信号のための第２内部信号チャネルであつて、 １つのブロックの複数のＩ信号の値を代表する平均値信
   号を発生する、第４平均値算出手段と、 前記第４平均値算出手段からの複数のブロック平均値信
   号を代表する平均値信号を発生する、第５平均値算出手
   段と、 前記第４平均値算出手段からの平均値信号の各々を前記
   第５平均値算出手段からの平均値信号と比較対照するこ
   とによって、２−レベルのビットマップを発生する、第
   ２比較手段と、 前記第４平均値算出手段からの、２−レベルの前記ビッ
   トマップの一方のレベルに対応する値を持つ、すべての
   平均値信号の、平均値を求めるための第６平均値算出手
   段と、 前記第４平均値算出手段からの、２−レベルの前記ビッ
   トマップの第２のレベルに対応する値を持つ、すべての
   平均値信号の、平均値を求めるための第７平均値算出手
   段と、 前記第６平均値算出手段並びに前記第７平均値算出手段
   からの平均値信号を量子化するための手段と、 を含んで成る第２内部信号チャネルと、 前記Ｑ信号のための第３内部信号チャネルであつて、 １つのブロックの複数のＱ信号の値の平均値を求める、
   第８平均値算出手段、 を含んで成る第３内部信号チャネルと、 を備えることを特徴とする、請求項４記載のシステム。 ９、前記画像圧縮器手段が更に、 前記Ｙ信号の値を受け取るように接続された入力部を有
   する第１デマルチプレクサ手段であって、前記第１比較
   手段からの２−レベルのビットマップ信号に応答して、
   前記Ｙ信号の値を、該２−レベル・ビットマップ信号の
   レベルの関数として、前記第２平均値算出手段または前
   記第３平均値算出手段へ供給するための、第１デマルチ
   プレクサ手段と、 前記第４平均値算出手段から発生された平均値信号を受
   け取るように接続された入力部を有する第２デマルチプ
   レクサ手段であって、前記第２比較手段からの２−レベ
   ルのビットマップ信号に応答して、前記第４平均値算出
   手段から発生された平均値信号を、該２−レベル・ビッ
   トマップ信号のレベルの関数として、前記第６平均値算
   出手段または前記第７平均値算出手段へ供給するための
   、第２デマルチプレクサ手段と、 を備えることを特徴とする、請求項８記載のシステム。 １０、前記第８平均値算出手段が、 １つのブロックに対応するすべてのＱ信号値の値を積算
   するためのアキュムレータと、 この積算された値を１つのブロックの内部の値の個数で
   割る除算を行なうための手段と、を備えることを特徴と
   する、請求項９記載のシステム。