JPS6085470A - Ｐｃｍプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技先分■ この発明は、音声信号をディジタル信号としてＶＴＲ装
置等に記録する場合に使用される、いわゆるＥＩＡＪフ
ォーマットのＰＣＭプロセッサに係り、特にその記録側
と再生側とにディジタル信号の入出力のインタフェイス
回路を付加するだけの簡単な構成によって、安価でかつ
大容量のディジタル信号が記憶可能なディジタル記憶装
置を実現したＰＣＭプロセッサに関する。

ｋ末技権 従来から広く用いられている簡易なディジタル記憶装置
としては、フロッピィディスク装置がある。このフロッ
ピィディスク装置は、比較的低価格であるが、その記憶
容量は、ＩＭ（メガ）バイト程度の小容量である。

また、大容量の記憶装置としては、磁気ディスク装置が
知られている。この磁気ディスク装置は、大変に高価で
ある上に、その規模も大きくなる、という難点がある。

このように、従来のディジタル記憶装置には一長一短が
あり、ディジタル信号の画像データ等のように、データ
量が非常に多いディジタル情報を記憶するのに適した、
簡易でかつ安価なファイル装置はなかった。

ところで、近年、音声信号をディジタル信号としてＶＴ
Ｒ装置に記録できるようにした、いわゆるＥＩＡＪフォ
ーマットのＰＣＭプロセッサが大量に生産されている。

第１図は、従来のＥＩＡＪフォーマットのＰＣＭプロセ
ッサについて、その要部の一構成例を示す機能ブロック
図である。図面において、１は録音側で、１１はローパ
ス・フィルタ、１２はサンプル・ホールド回路、１３は
Ａ／Ｄ　（アナログ／ディジタル）変換器、１４は訂正
ワード付加回路、１５はメモリ、１６は検査ワード付加
回路、１７はクロック発生器、１８はテレビ信号発生器
、１９は混合回路、２は再生側で、２１は分離回路、２
２はＰＬＬ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　
）制御回路、２３はデータ分離回路、２４は誤り検査回
路、２５はメモリ、２６は誤り訂正回路、２７はＤ／Ａ
　（ディジタル／アナログ）変換器、２８はローパス・
フィルタ、３はＶＴＲ装置を示す。

次の第２図は、第１図のＡ／Ｄ変換器１３の出力信号と
、Ｄ／Ａ変換器２７の入力信号のフォーマットの一例を
示す。

この第１図のＰＣＭプロセッサは、アナログの音声信号
をディジタル信号に変換して、ＶＴＲ装Ｗ３に記憶させ
、また、ＶＴＲ装置３に記憶されたディジタル信号を、
アナログ信号の音声信号に再生する機能を有している。

記録時には、Ａ／Ｄ変換器１３によってＡ／Ｄ変換され
た１６ビツトのＰＣＭ信号が、第２図に示されるように
、ワードシンクに同期して、左チャンネル（Ｌｃｈ）と
右チャンネル（Ｒｃｈ）と３− に分離されたシリアルデータに変換される。

そして、訂正ワード付加回路１４へ入力され、誤り訂正
符号を付加されて、ＴＶ信号の形でＶＴＲ装置３へ送出
され、その記憶装置に記録される。

また、再生時には、ＶＴＲ装置３がら再生されたＴＶ信
号は、誤り訂正回路２６により訂正された後、第２図に
示されるフォーマットでＤ／Ａ変換器２７に印加され、
アナログ信号の音声信号として外部へ出力される。

このＰＣＭプロセッサにおいて、訂正能力を上げるため
には、訂正符号をさらに４ビツト付加すればよい。なお
、ＰＣＭ信号として１４ビツトを使用する場合には、第
２図のフォーマットの左右各チャンネルの１５．１６ビ
ツトを除いた部分を用いる。

このように、ＥＩＡＪ方式のＰＣＭプロセッサを用いれ
ば、ＶＴＲ装Ｗ３を使用してアナログ信号の音声信号を
ディジタル信号の形で記録することができ、しかも、こ
のＰＣＭプロセッサは、大量生産が行われているため、
比較的安価である、４− という長所もある。

一匡一一」η そこで、この発明のＰＣＭプロセッサでは、このＥＩＡ
Ｊ方式のＰＣＭプロセッサに着目し、ＶＴＲ装置等の記
憶装置の利用を可能にして、安価で、しかも大容量のデ
ィジタル記憶装置を提供することを目的とする。

璽−一双 そのために、この発明のＰＣＭプロセッサでは、ＥＩＡ
Ｊ方式のＰＣＭプロセッサの記録側におけるＡ／Ｄ変換
部の出力位置に対応して入力のディジタルインタフェイ
ス回路を、また、再生側におけるＤ／Ａ変換部の入力位
置に対応して出力のディジタルインタフェイス回路を付
加し、ディジタル信号の記録、再生も行えるようにして
いる。

次に、この発明のＰＣＭプロセッサの実施例について、
図面を参照しながら、詳細に説明する。

以下の実施例では、訂正能力が高い１ワード１４ビツト
のモードを使用して、８ビツトのデータ入出力バスによ
り、ディジタルデータの記録、再生を行う場合を説明す
る。

第３図は、この発明のＰＣＭプロセッサの一実施例を示
す機能ブロック図である。図面における符号は、第１図
と同様であり、また、１０は録音側のディジタルインタ
フェイス回路、２０は再生側のディジタルインタフェイ
ス回路、ＳＷＩとＳＷ２は切替えスイッチを示す。

この第３図に示すように、この発明のＰＣＭプロセッサ
では、第１図に示した従来のＰＣＭプロセッサの記録側
にディジタルインタフェイス回路１０が、また、再生側
にディジタルインタフェイス回路２０が付加されており
、スイッチＳＷＩとＳＷ２とを切替えることによって、
単にアナログデータだけでなく、ディジタルデータの記
録、再生も可能なように構成されている。

この記録側または再生側のディジタルインタフェイス回
路ｌＯと２０に接続可能な装置としては、後に詳しく説
明する手順でデータの受渡しを行うことが可能な、イン
タフェイス回路を備えた装置であればよい。例えば、デ
ィジタルの画像情報、ファクシミリのディジタルデータ
、テレックス等の文字データ等、を扱う各種の装置を接
続することができる。

次の第４図は、この発明のＰＣＭプロセッサにおける信
号のフォーマットの一例を示す。

この第４図では、１ワードに８Ｘ３＝２４　（ビット）
のデータを使用する場合のフォーマットを示している。

この発明のＰＣＭプロセッサを示す第３図と、従来のＥ
ＴＡＪフォーマットのＰＣＭプロセッサを示す第１図、
とを対比すれば明らかなように、この発明のＰＣＭプロ
セッサでは、ディジタルインタフェイス回路１０と２０
、およびスイッチＳＷ１とＳＷ２とが付加された点が異
っているだけである。

そこで、これらの付加された部分を中心に、第３図のＰ
ＣＭプロセッサを説明する。

第５図は、第３図の記録側に設けられたディジタルイン
タフェイス回路１ｏの詳細な構成例を示す機能ブロック
図である。図面において、１０１７− は３２ビツトパラレル／シリアル変換のシフトレジスタ
、１０２は第１のラッチ回路、１０３は第２のラッチ回
路、１０４は第３のラッチ回路、１０５はクロック発生
回路、１０６は同期信号発生回路、１０７はセレクタ、
１０８は８ビツトデータバスを示し、また、５ｌｏｔは
ワードシンク、５１０２はビットシンク、５１０３は信
号記録フラグ、５１０４はデータ要求信号、５１０５は
入力データ、８１０６は第１のデータ入力信号、５１０
７は第２のデータ入力信号、５１０８は第３のデータ入
力信号、５１０９はロードパルス、５１１０はセレクト
信号、５１１１は出力データを示す。

第６図は、第５図のディジタルインタフェイス回路にお
ける動作を説明するためのタイミングチャートである。

各信号波形に付けられた符号は、第５図の符号位置に対
応している。

以下の実施例では、外部機器として、画像メモリ装置（
以下、単にメモリと略称する）を使用する場合のデータ
の受渡し手順について説明する。

８− 記録側のデータインタフェイス回路ｌｏ内に設けられた
シフトレジスタ１０１は、３２ビツトのパラレル／シリ
アル変換を行うシフトレジスタである。

メモリからの信号記録フラグ５ＩＣ１３が、第６図に示
すようにｒｒＬ″′になると、クロック発生回路１０５
は、ワードシンク５１０１に同期して、データ要求信号
５１０４をＩｔ　Ｌ　Ｉ＋にするとともに、セレクト信
号５１１０を′Ｈ″にして、セレクタ１゜７を同期信号
発生回路１０６側へ接続する。

したがって、同期信号発生回路１０６からの同期信号が
、ワードシンク５１０１に同期して、出力データ５１１
１として送出される。

一方、メモリは、データ要求信号５１０４を受信すると
、８ビツトデータバス１０８ヘデイジタルの入力データ
５１０５を送出し、次に、第１のデータ入力信号８１０
６を送出する。

第１のラッチ回路１０２は、この第１のデータ入力信号
８１０６の入力により、データバス１０８上の８ビツト
パラレルの入力データ５ＩＣ１５をラッチする。

同様に、第２のラッチ回路１．０３は、第２のデータ入
力信号５１０７によって、また、第３のラッチ回路１０
４は、第３のデータ入力信号８１０８によって、それぞ
れ８ビツトの入力データ５１０５をラッチする。

このような動作により、合計２４ビツトのデータがラッ
チされることになる。

同期信号の送出終了後、セレクタ１０７は、シフトレジ
スタ１０１側に切替えられる。

そして、第１〜第３のラッチ回路１０２〜１０４にラッ
チされた２４ビツトのデータは、ロードパルス５１０９
によって、シフトレジスタ１０１ヘパラレルにロードさ
れる。

シフトレジスタ１０１にパラレルにロードされた２４ビ
ツトのデータは、ビットシンク５１０２に同期して、シ
リアルの出力データ５ｉｌｌとして送出される。

この場合に、ロードパルス５１０９の発生と同時に、メ
モリに対して、次のデータ要求信号５１０４を送出する
。

このような手順で、順次データをＴＶ倍信号変換して、
第３図のＶＴＲ装Ｍ３へ与えることにより、その記憶装
置に記録させることができる。

なお、メモリは、最終データの送出が終了した後、信号
記録フラグ５１０３を”　Ｈ”とし、クロック発生回路
１０５は、最終データを出力データ５１１１として送出
した後、停止される。

次に、このような動作によって、ＶＴＲ装置３に記憶さ
れたデータの再生時の手順について説明する。

第７図は、第３図の再生側に設けられたディジタルイン
タフェイス回路２０の詳細な構成例を示す機能ブロック
図である６図面において、２０１は３２ビツトシリアル
／パラレル変換のシフトレジスタ、２０２　＋１第１の
ラッチ回路、２０３は第２のラッチ回路、２０４は第３
のラッチ回路、２０５はクロック発生回路、２０６は同
期信号検出回路、２０７は８ビツトデータバスを示し、
また、５２０１はワードシンク、５２０２はピットシン
１１− り、５２０３はシリアルの入力データ、５２０４は信号
再生フラグ、５２０５は同期信号検出フラグ、８２０６
はラッチパルス、５２０７はデータ出力要求信号、８２
０８は第１のデータ出力信号、５２０９は第２のデータ
出力信号、５２１０は第３のデータ出力信号、５２１１
は８ビツトパラレルの出力データを示す。

次の第８図は、第７図のディジタルインタフェイス回路
における動作を説明するためのタイミングチャートであ
る。各信号波形に付けられた符号は、第７図の符号位置
に対応している。

再生側のディジタルインタフェイス回路２０内に設けら
れたシフトレジスタ２０１は、３２ビツトのシリアル／
パラレル変換を行うシフトレジスタである。

再生時には、ワードシンク５２０１とビットシンク５２
０２に同期したシリアルのデータ信号が、入力データ５
２０３として、この第７図に示される再生側のディジタ
ルインタフェイス回路に印加される。

１２− そして、メモリからの信号再生フラグ５２０４が、第８
図に示すように１７　Ｌ　ｇＨで入力されると、同期信
号検出回路２０６は、記録時に入力データ５２０３にｉ
ｉｌ！録された同期信号の検出を行う。

同期信号検出回路２０６では、同期信号を検出すると、
同期信号検出フラグ５２０５をｒｒ　ＨＨにして、クロ
ック発生回路２０５へ出力する。

クロック発生回路２０５は、この同期信号検出フラグ８
２０５がｚｒＨ″′になったことによって、それ以後が
データであることを識別し、ラッチパルス８２０６を第
１〜第３のラッチ回路２０２〜２０４へ出力すると同時
に、メモリに対してデータ出力要求信号５２０７を送出
する。

第１〜第３のラッチ回路２０２〜２０４は、このラッチ
パルス８２０６により、シフトレジスタ２０１にロード
される３２ビツトのパラレルデータのうち、２４ビツト
のデータを取込む。

また、データ出力要求信号５２０７を受取ったメモリは
、第１〜第３のデータ出力信号５２０８〜５２１０を順
次“１Ｌ”にして、第１〜第３のラッ子回路２０２〜２
０４にラッチされた各８ビツトのパラレルデータを、８
ビツトのデータバス２０７から出力データ５２１１とし
て送出させる。なお、第１〜第３のラッチ回路２０２〜
２０４の出力は３ステートで、メモリからデータ出力信
号５２０８〜５２１０が入力されたときのみ、出力デー
タ５２１１を送出するように動作する。

この場合にも、メモリは、最終データの入力が終了する
と、信号再生フラグ５２０４をＬＬ　Ｈ７１にして、デ
ータの出力動作を終了させる。

なお、以上の実施例では、同期信号発生回路１０６と同
期信号検出回路２０６とが、それぞれディジタルインタ
フェイス回路１０と２０とに設けられている場合を説明
した。しかし、メモリにおいて、同期パターンの発生、
検出を行うことも可能であり、必ずしも同期信号発生回
路と同期信号検出回路とを使用することは必要でない。

また、入出力のデータラインも、必ずしも８ビツトに限
定する必要はなく、２４ビツトを同時に入出力したり、
あるいは、ＰＣＭプロセッサを１６ビツトモードにして
、１ワードあたり、最大３２ビツトのデータを記録する
こともできる。

さらに、利用することが可能な記憶装置しては、ＶＴＲ
装置の記憶装置に限らず、例えば、書込み可能なビデオ
ディスクに接続して使用することもできる。

以上に詳細に説明したとおり、この発明のＰＣＭプロセ
ッサでは、従来から公知の、いわゆるＥＩＡＪフォーマ
ットのＰＣＭプロセッサを利用し、その記録側における
Ａ／Ｄ変換部の出力位置に対応して入力のディジタルイ
ンタフェイス回路を、また、再生側におけるＤ／Ａ変換
部の入力位置に対応して出力のディジタルインタフェイ
ス回路を付加することにより、ディジタル信号の記録、
再生も行えるようにしている。

また、入力のディジタルインタフェイス回路として、１
個または複数個のパラレルデータのラッチ回路とパラレ
ルデータをシリアルデータに変換するシフトレジスタを
、また、出力のディジタルインタフェイス回路として、
シリアルデータをパ１５− ラレルデータに変換するシフトレジスタと１個または複
数個のラッチ回路とを設けるようにしている。

さらに、このようなＰＣＭプロセッサに、同期信号発生
回路と同期信号検出回路とを使用することもできる。

勤−一一果 このように、この発明のＰＣＭプロセッサでは、いわゆ
るＥＩＡＪ方式のＰＣＭプロセッサに着目し、大量生産
によって比較的安価なＰＣＭプロセッサへ、簡単な構成
の回路を付加するだけで、ＶＴＲ装置等の記憶手段の利
用を可能にしている。

したがって、この発明のＰＣＭプロセッサによれば、安
価で、しかも大容量のディジタル記憶装置を提供するこ
とができる、という優れた効果が得られる。

【図面の簡単な説明】 第１図は従来のＥＩＡＪフォーマットのＰＣＭプロセッ
サにおける要部の一構成例を示す機能ブロック図、第２
図は第１図のＡ／Ｄ変換器１３の１６− 出力信号と、Ｄ／Ａ変換器２７の入力信号のフォーマッ
トの一例、第３図はこの発明のＰＣＭプロセッサの一実
施例を示す機能ブロック図、第４図はこの発明のＰＣＭ
プロセッサにおける信号のフォーマットの一例、第５図
は第３図の記録側に設けられたディジタルインタフェイ
ス回路１ｏの詳細な構成例を示す機能ブロック図、第６
図は第５図のディジタルインタフェイス回路における動
作を説明するためのタイミングチャート、第７図は第３
図の再生側に設けられたディジタルインタフェイス回路
２０の詳細な構成例を示す機能ブロック図、第８図は第
７図のディジタルインタフェイス回路の動作を説明する
ためのタイミングチャートである。 図面において、１はＰＣＭプロセッサの録音側で、１１
はローパス・フィルタ、１２はサンプル・ホールド回路
、１３はＡ／Ｄ変換器、１４は訂正ワード付加回路、１
５はメモリ、１６は検査ワード付加回路、１７はクロッ
ク発生器、１８はテレビ信号発生器、１９は混合回路、
１ｏは録音側のディジタルインタフェイス回路で、１０
１は３２ピツ１〜パラレル／シリアル変換のシフトレジ
スタ、１０２は第１のラッチ回路、１０３は第２のラッ
チ回路、１０４は第３のラッチ回路、＋０５はクロック
発生回路、１０６は同期信号発生回路、１０７はセレク
タ、１０８は８ピツ１〜のデータバス、２はＣＰＭプロ
セッサの再生側で、２１は分離回路、２２はＰＬＬ制御
回路、２３はデータ分離回路、２４は誤り検査回路、２
５はメモリ、２６は誤り訂正回路、２７はＤ／Ａ変換器
、２８はローパス・フィルタ、２０は再生側のディジタ
ルインタフェイス回路で、２０１は３２ピツ１ヘシリア
ル／パラレル変換のシフトレジスタ、２０２は第１のラ
ッチ回路、２０３は第２のラッチ回路、２０４は第３の
ラッチ回路、２０５はクロック発生回路、２０６は同期
信号検出回路、２０７は８ビツトのデータバス、３はＶ
ＴＲ装置を示す。 特許出願人　株式会社　リ　コ　− 同代理人弁理士官川俊崇 １Ｎ開昭Ｇｏ−８５４７０（８）

Claims (1)

1. 【特許請求の範囲】 ］、、ＥＩＡＪ方式のＰＣＭプロセッサにおいて、ディ
   ジタル信号の記録側におけるＡ／Ｄ変換部の出力位置に
   対応して入力のディジタルインタフェイス回路を、また
   、再生側におけるＤ／Ａ変換部の入力位置に対応して出
   力のディジタルインタフェイス回路を備えたことを特徴
   とするＰＣＭプロセッサ。 ２、特許請求の範囲第１項記載のＰＣＭプロセッサにお
   いて、入力のディジタルインタフェイス回路として、１
   個または複数個のパラレルデータのラッチ回路とパラレ
   ルデータをシリアルデータに変換するシフトレジスタを
   、また、出力のディジタルインタフェイス回路として、
   シリアルデータをパラレルデータに変換するシフトレジ
   スタと１個または複数個のラッチ回路とを備えたことを
   特徴とするＰＣＭプロセッサ。 ３、特許請求の範囲第１項および第２図記載のＰＣＭプ
   ロセッサにおいて、同期信号発生回路と同期信号検出回
   路とを備えたことを特徴とするＰＣＭプロセッサ。