JPS6386158A

JPS6386158A - デジタルダビング装置

Info

Publication number: JPS6386158A
Application number: JP23180186A
Authority: JP
Inventors: Takeshi Ito; 武伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1988-04-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は、例えば８ｍｍビデオテープレコーダ（息下
、８ｍｍＶＴＲと記す）に於いて、パルス幅変ｍ＜以下
、ＰＣＭと記す）された音声信号を、デジタルデータの
ままダビングするのに適したデジタルダビング装置に関
する。

（従来の技術）磁気テープ等の記録媒体を使った信号記録再生システム
に於いては、記録媒体間で信号の再記録（以下、ダビン
グと記す）を行なうことが多い。

従来のダビング装置は、８ｍｍＶＴＲのＰＣＭ音声信号
（ＰＣＭ化された音声信号）のようなデジタルデータを
ダビングする場合であっても、アナログデータに変換し
てからダビングするようになっていた。つまり、再生側
で、再生デジタルデータをアナログデータに戻し、記録
側でこれをデジタルデータに戻して記録するわけである
。

しかし、このようにアナログデータの状態でダビングす
る構成では、どうしても信号が歪みやノイズの影響を受
け、その品質が低下するという問題があった。

この問題を解決するために近年、デジタルデータの状態
でダビングを行なうデジタルダビング装置が開発されて
いる。デジタルダビングを行なうためには、最低、デー
タ、このデータのビットクロックＢＣＫ及びワードクロ
ックＷＣＫが必要である。ここで、ワードクロックＷＣ
Ｋは、サンプリング周期（標本化周期）及び１ワードの
データ区間を示すクロック信号である。また、ビットク
ロックＢＣＫはデジタルデータを送り出したり、読み出
したりするためのクロック信号である。

ところで、正確なダビングを行なうためには、上記ワー
ドクロックＷＣＫ等の位相が記録側と再生側で合ってい
なければならない。しかし、再生側のワードクロックＷ
ＣＫ等と記録側のワードクロックＷ　ＣＫ等は、それぞ
れのＰＣＭ信号処理回路で、シリンダの回転に同期した
システムクロックにより独自に生成されるため、位相は
合わない。

この場合、再生側と記録側で、基準信号（シリンダの回
転位相のｉｌｌ、１　ｌｉｔ等に使われる）を共用する
ことが考えられるが、この場合であっても、同期を取る
ことはできるが、位相を合わすことはできない。

そこで、第４図に示すように再生側と記録側との間に位
相合せのためのインターフェース回路を設けることが必
要となる。しかし、このインターフェース回路は高価な
メモリを必要とする。このため、デジタルダビング装置
は、現在のところ、業務用には使われているけれども、
民生用で使われることはほとんどない。

（発明が解決しようとする問題点）以上述べたように従来のデジタルダビング装置は、高価
なメモリを必要とするため、民生用には使い難いという
問題があった。

そこでこの発明は、安価に製造可能なデジタルダビング
装置を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）上記目的を達成するためにこの発明は、再生データを再
生側のワードクロックやビットクロックに従って直列／
並列変換するとともにこの変換出力をワードクロックの
１周期分に渡って保持し、この保持出力を再生側のワー
ドクロックやビットクロックに従って並列／直列変換す
る構成を、デジタル信号が例えばＰＣＭ音声信号である
場合には、該信号の右チャンネル及び左チャンネルの各
チャンネルごとに設けるようにしたものである。

（作用）上記構成によれば、各チャンネルの直列／並列変換出力
がワードクロックの１周期に渡って保持されるので、再
生側と記録側でワードクロックやビットクロックがどの
ような位相関係にあろうと、ダビングを行なうことがで
きる。また、このような構成によれば、高価なメモリを
使うことなく、直列／並列変換回路や並列／直列変換回
路によって構成することができるので、製造経費の低減
を図ることができる。

（実施例）以下、図面を参照してこの発明の一実施例を詳細に説明
する。なお、以下の説明では、この発明をＰＣＭ音声信
号のダビングに適用する場合を代表して説明する。

第１図はこの発明の一実施例の構成を示すブロック図で
ある。図に於いて、１１はデジタルデータの再生出力が
印加される端子であり、１２は記録側のビットクロック
ＢＣＫが印加される端子であり、１３は記録側のワード
クロックＷＣＫが印加される端子であり、１４は記録側
のシステムクロックが印加される端子である。

再生データは、右チャンネルＲｃｈａデータＤと左チャ
ンネルｌｃｈのデータＤとからなる。各チャンネルの再
生データＤは、第２図に示す記録側のワードクロックＷ
ＣＫに従って、１ワードずつ交互に配置されている。な
お、これらのデータの１ワード当りのビット数は１０で
ある。

この再生データＤは、直列／並列変換回路１５゜１６に
与えられる。各直列／並列変換回路１５゜１６は、内部
レジスタと出力ボートを有する。直列／並列変換回路１
５の内部レジスタは記録側のワードクロックＷ　ＣＫや
ビットクロックＢＣＫを使って、左チャンネルしｃｈの
データＤを並列デ−夕に変換し、この変換出力を出力ボ
ートに保持する。変換は第２図に示すように左チャンネ
ルＬＣｈの再生期間（ワードクロックＷＣＫのローレベ
ル期間）に行われる。そして、この変換出力は、ワード
クロックＷＣＫの立ち上がりのタイミングで出力ボート
にラッチされ、次の立ち上がりタイミングまで保持され
る。この保持データは、記録側のワードクロックＷＣＫ
の立ち下がりタイミングの直前で、並列／直列変換回路
１７にロードされ、記録側のワードクロックＷＣＫやビ
ットクロックＢＣＫを使って、直列データに変換される
。

右チャンネルＲｃｈの再生データも同様に直列／並列変
換回路１６で並列データに変換された後、並列／直列変
換回路１８で直列データに変換される。この変換は、記
録側及び再生側のワードクロックＷＣＫのハイレベル期
間に行われる。

並列／直列変換回路１７．１８の変換出力は、オア回路
１９により加専された後、スイッチ２０及び２１を介し
てアナログ／デジタル・デジタル／アナログ変換回路２
２およびＰＣＭ信号処理回路２３に供給される。

アナログ／デジタル・デジタル／アナログ変換回路２２
は、ダビング時は、入力データをアナログ信号に変換す
る。このアナログ信号は図示しない音声出力回路に供給
され、音声出力に供される。

また、ＰＣＭ信号処理回路２３は、入力データに対して
１０ビット／８ビット変換、ＣＲＣエラー訂正、パイフ
ェーズ変調等の処理を行なう。この処理出力はインター
フェース２４を介して図示しないビデオ回路に供給され
、磁気テープに記録される。

なお、２５は直列／並列変換回路１５．１６の各種タイ
ミング信号を発生するタイミング発生回路である。この
タイミング発生回路２５はワードクロックＷＣＫあるい
はこれを反転したクロックＷＣＫをそれぞれ直列／並列
変換回路１５あるいは直列／並列変換回路１６に直列／
並列変換出力のラッチ信号ＳＴＢ　（第３図参照）とし
て供給する。また、ビットクロックＢＣＫを各チャンネ
ルの再生期間ごとに、直列／並列変換回路１５゜１６に
シフトクロックＣＬＫ（第３図参照）として撮り分ける
。

２６は記録側のワードクロックＷ　ＣＫやビットクロッ
クＢＣＫを使って並列／直列変換回路１７゜１８のロー
ド信号Ｓ／Ｌ　（第３図参照）やシフトクロックＣＬＫ
　（第３図参照）を作るタイミング発生回路である。

２８はダビングモードとそれ以外のモードとでスイッチ
２０，２１．アナログ／デジタル・デジタル／アナログ
変換回路２２の動作モードを切り換えるモード切換え回
路である。

以上詳述したこの実施例に於いては、再生データＤの直
列／並列変換出力が記録側のワードクロックＷＣＫの１
周期に渡って直列／並列変換回路１５．１６の出力ボー
トに保持される。したがって、再生側のワードクロック
ＷＣＫやビットクロックＢＣＫと記録側のワードクロッ
ク〜ＶＣＫやビットクロックＢＧＫの位相が合っていな
くても、正確にダビングするこすることができる。

また、この実施例のダビング装置は、直列／並列変換回
路１５．１６や並列／直列変換回路１７゜１８によって
構成することができ、高面なメモリを使う必要がないの
で安価に製造することができる。

以上この発明の一実施例を詳細に説明したが、この発明
はこのような実施例に限定されるものではなく他にも種
々様々変形実流可能なことは勿論である。

［発明の効果］以上述べたようにこの発明によれば、安価に製造するこ
とができるデジタルダビング装置を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図及び第３図は第１図の動作を説明するためのタイ
ミングチャート、第４図は従来のデジタルダビング装置
の構成を示すブロック図である。１１〜１４・・・端子、１５．１６・・・直列／並列変
挽回路、１７．１８・・・並列／直列変換回路、１９・
・・オア回路、２０．２１・・・スイッチ、２２・・・
アナログ／デジタル・デジタル／アナログ変換回路、２
３・・・ＰＣＭ信号処理回路、２４・・・インターフェ
ース回路、２５．２６．２７・・・タイミング発生回路
。

Claims

【特許請求の範囲】各チャンネルの直列デジタルデータが１ワードずつ交互
に配置されてなるデジタルデータの再生出力をデジタル
データのままダビングするデジタルダビング装置に於い
て、各チャンネルごとに、上記デジタルデータの再生出力を
再生側のワードクロックやビットクロックに従って並列
データに変換する直列／並列変換手段、この直列／並列
変換回路の変換出力を上記ワードクロックの１周期に渡
って保持するデータ保持手段並びにこのデータ保持手段
の保持データを再生側のワードクロックやビットクロッ
クに従って直列データに変換する並列／直列変換手段を
具備したことを特徴とするデジタルダビング装置。