JPS6329347B2 - - Google Patents
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- JPS6329347B2 JPS6329347B2 JP55007197A JP719780A JPS6329347B2 JP S6329347 B2 JPS6329347 B2 JP S6329347B2 JP 55007197 A JP55007197 A JP 55007197A JP 719780 A JP719780 A JP 719780A JP S6329347 B2 JPS6329347 B2 JP S6329347B2
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- 238000001514 detection method Methods 0.000 claims description 24
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/02—Editing, e.g. varying the order of information signals recorded on, or reproduced from, record carriers
- G11B27/031—Electronic editing of digitised analogue information signals, e.g. audio or video signals
- G11B27/032—Electronic editing of digitised analogue information signals, e.g. audio or video signals on tapes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Management Or Editing Of Information On Record Carriers (AREA)
Description
【発明の詳細な説明】
本発明は、PCM信号処理装置に関する。
PCM信号記録再生装置の一例として、PCM信
号をテレビジヨン信号と同様の信号形態に変換
し、VTR（ビデオテープレコーダ）を利用して
PCM信号を記録再生するものが知られている。
第１図において、１はVTRを示し、２はアダプ
タ構成とされたPCM信号処理装置を示す。VTR
１は、例えば２個の回転ヘツドを有するヘリカル
スキヤン形のもので、ビデオ入力端３からのビデ
オ信号を記録系４を介して図示せずも回転ヘツド
に供給し、磁気テープに記録し、また、磁気テー
プからの再生信号を再生系５に供給し、切替スイ
ツチ６の一方の入力端子７ａ及び出力端子７ｃを
介してビデオ出力端８に再生ビデオ信号を発生す
るようになされている。切替スイツチ６は、再生
時にのみ入力端子７ａ及び出力端子７ｃが接続さ
れ、それ以外の記録時、停止時には、出力端子７
ｃが他方の入力端子７ｂに接続されるように、
VTR１の動作状態と関連して切替えられる。こ
のスイツチ６の他方の入力端子７ｂは、ビデオ入
力端３と接続されている。
号をテレビジヨン信号と同様の信号形態に変換
し、VTR（ビデオテープレコーダ）を利用して
PCM信号を記録再生するものが知られている。
第１図において、１はVTRを示し、２はアダプ
タ構成とされたPCM信号処理装置を示す。VTR
１は、例えば２個の回転ヘツドを有するヘリカル
スキヤン形のもので、ビデオ入力端３からのビデ
オ信号を記録系４を介して図示せずも回転ヘツド
に供給し、磁気テープに記録し、また、磁気テー
プからの再生信号を再生系５に供給し、切替スイ
ツチ６の一方の入力端子７ａ及び出力端子７ｃを
介してビデオ出力端８に再生ビデオ信号を発生す
るようになされている。切替スイツチ６は、再生
時にのみ入力端子７ａ及び出力端子７ｃが接続さ
れ、それ以外の記録時、停止時には、出力端子７
ｃが他方の入力端子７ｂに接続されるように、
VTR１の動作状態と関連して切替えられる。こ
のスイツチ６の他方の入力端子７ｂは、ビデオ入
力端３と接続されている。
PCM信号処理装置２は、VTR１のビデオ入力
端３及びビデオ出力端８の夫々と接続されるビデ
オ出力端９及びビデオ入力端１０とを備えてい
る。アナログ入力端１１とビデオ出力端９との間
には、Ａ／Ｄ変換器１３とエンコーダ１４とビデ
オアンプ１５とが挿入され、ビデオ入力端１０と
アナログ出力端１２との間には、同期分離回路１
６とデコーダ１７とＤ／Ａ変換器１８とが挿入さ
れている。アナログ出力端１２に対してアンプ１
９を介してモニター用スピーカ２０が接続されて
いる。実際には、ステレオオーデイオ信号を
PCM変調及びPCM復調するので、Ａ／Ｄ変換器
１３及びＤ／Ａ変換器１８の夫々から構成される
PCM変調部及びPCM復調部は、２チヤンネル分
設けられている。
端３及びビデオ出力端８の夫々と接続されるビデ
オ出力端９及びビデオ入力端１０とを備えてい
る。アナログ入力端１１とビデオ出力端９との間
には、Ａ／Ｄ変換器１３とエンコーダ１４とビデ
オアンプ１５とが挿入され、ビデオ入力端１０と
アナログ出力端１２との間には、同期分離回路１
６とデコーダ１７とＤ／Ａ変換器１８とが挿入さ
れている。アナログ出力端１２に対してアンプ１
９を介してモニター用スピーカ２０が接続されて
いる。実際には、ステレオオーデイオ信号を
PCM変調及びPCM復調するので、Ａ／Ｄ変換器
１３及びＤ／Ａ変換器１８の夫々から構成される
PCM変調部及びPCM復調部は、２チヤンネル分
設けられている。
エンコーダ１４は、左右のチヤンネルに関する
PCMデータを誤り訂正可能な符号構成に変換し、
またビデオ信号における垂直ブランキング期間に
相当するデータ欠如期間を形成するための時間軸
圧縮処理を行ない、更に垂直同期信号及び水平同
期信号に相当する同期信号を付加する処理を行な
うものである。この例では、誤り訂正可能な符号
構成として後述するようにパリテイコード及びイ
ンターリーブを用いている。デコーダ１７は、誤
り訂正処理及び時間軸伸長処理を行なうもので、
誤り訂正のためにデインターリーブを行なつてい
る。
PCMデータを誤り訂正可能な符号構成に変換し、
またビデオ信号における垂直ブランキング期間に
相当するデータ欠如期間を形成するための時間軸
圧縮処理を行ない、更に垂直同期信号及び水平同
期信号に相当する同期信号を付加する処理を行な
うものである。この例では、誤り訂正可能な符号
構成として後述するようにパリテイコード及びイ
ンターリーブを用いている。デコーダ１７は、誤
り訂正処理及び時間軸伸長処理を行なうもので、
誤り訂正のためにデインターリーブを行なつてい
る。
第２図は、エンコーダ１４の一例を示し、入力
端２１から左右のチヤンネルのステレオ信号に関
するPCMデータが供給され、分配器２２に供給
され、左チヤンネル及び右チヤンネルに関する
PCMデータ系列SL及びSRに分けられる。左チ
ヤンネルに関するPCMデータは、例えば14ビツ
トの長さの１ワードLiの系列であり、同様に右チ
ヤンネルに関するPCMデータも14ビツトの長さ
の１ワードRiの系列である。これら左右のチヤ
ンネルのPCMデータ系列から夫々１ワードずつ
取り出されて（mod.2）の加算器２３に供給さ
れ、14ビツトのパリテイワードPi（＝LiRi）か
らなるパリテイデータ系列SPが形成される。第
４図Ａは、分配器２２及び加算器２３から現れる
PCMデータ及びパリテイデータの系列を示して
いる。この３個の系列が互いに相異なる時間、遅
延処理されることによつてインターリーブされ
る。左チヤンネルのPCMデータ系列は、そのま
ま合成器２５に供給され、右チヤンネルのPCM
データ系列は、遅延回路２４ａを介して合成器２
５に供給され、パリテイデータ系列は、遅延回路
２４ｂを介して合成器２５に供給される。遅延回
路２４ａ，２４ｂの各遅延量が夫々Ｄ、2D（ブロ
ツク時間）とＤなる差の遅延量をもつように選定
されている。一例として（Ｄ＝２ブロツク時間）
とすると、インターリーブされた各データ系列の
時間関係は、第４図Ｂに示すものとなる。このイ
ンターリーブされた各データ系列に関して、同一
タイミングを占める３ワードがCRC発生器２６
に供給され、誤り検出符号としてのCRCコード
C0、C1、C2……からなるCRCコード系列SCが形
成される。このCRCコード系列SCも合成器２５
に供給される。CRC（Cyclic Redundancy
Check）は、巡回符号による誤り検出の一種で、
検出の対象とするコードの各ビツトを係数とする
GF(2)上の多項式を生成多項式で割つてその剰余
をCRCコードとして伝送コードに付加し、受信
（又は再生）側では、伝送コード及びCRCコード
を生成多項式で割ることにより、誤りの有無をチ
エツクするものである。
端２１から左右のチヤンネルのステレオ信号に関
するPCMデータが供給され、分配器２２に供給
され、左チヤンネル及び右チヤンネルに関する
PCMデータ系列SL及びSRに分けられる。左チ
ヤンネルに関するPCMデータは、例えば14ビツ
トの長さの１ワードLiの系列であり、同様に右チ
ヤンネルに関するPCMデータも14ビツトの長さ
の１ワードRiの系列である。これら左右のチヤ
ンネルのPCMデータ系列から夫々１ワードずつ
取り出されて（mod.2）の加算器２３に供給さ
れ、14ビツトのパリテイワードPi（＝LiRi）か
らなるパリテイデータ系列SPが形成される。第
４図Ａは、分配器２２及び加算器２３から現れる
PCMデータ及びパリテイデータの系列を示して
いる。この３個の系列が互いに相異なる時間、遅
延処理されることによつてインターリーブされ
る。左チヤンネルのPCMデータ系列は、そのま
ま合成器２５に供給され、右チヤンネルのPCM
データ系列は、遅延回路２４ａを介して合成器２
５に供給され、パリテイデータ系列は、遅延回路
２４ｂを介して合成器２５に供給される。遅延回
路２４ａ，２４ｂの各遅延量が夫々Ｄ、2D（ブロ
ツク時間）とＤなる差の遅延量をもつように選定
されている。一例として（Ｄ＝２ブロツク時間）
とすると、インターリーブされた各データ系列の
時間関係は、第４図Ｂに示すものとなる。このイ
ンターリーブされた各データ系列に関して、同一
タイミングを占める３ワードがCRC発生器２６
に供給され、誤り検出符号としてのCRCコード
C0、C1、C2……からなるCRCコード系列SCが形
成される。このCRCコード系列SCも合成器２５
に供給される。CRC（Cyclic Redundancy
Check）は、巡回符号による誤り検出の一種で、
検出の対象とするコードの各ビツトを係数とする
GF(2)上の多項式を生成多項式で割つてその剰余
をCRCコードとして伝送コードに付加し、受信
（又は再生）側では、伝送コード及びCRCコード
を生成多項式で割ることにより、誤りの有無をチ
エツクするものである。
合成器２５の出力端子２７には、第４図Ｃに示
すように各伝送ブロツク毎に直列化されたPCM
信号（誤り訂正用のパリテイコード及び誤り検出
用のCRCコードを含む）が現れ、図示せずも、
同期混合回路にてテレビジヨン信号と同様の同期
信号が付加される。テレビジヨン信号における垂
直ブランキング期間に相当するデータ欠如期間が
設けられるが、その期間軸圧縮と上述のインター
リーブ処理のための遅延との両者をRAM（ラン
ダムアクセスメモリー）によつて行なうようにし
ても良い。
すように各伝送ブロツク毎に直列化されたPCM
信号（誤り訂正用のパリテイコード及び誤り検出
用のCRCコードを含む）が現れ、図示せずも、
同期混合回路にてテレビジヨン信号と同様の同期
信号が付加される。テレビジヨン信号における垂
直ブランキング期間に相当するデータ欠如期間が
設けられるが、その期間軸圧縮と上述のインター
リーブ処理のための遅延との両者をRAM（ラン
ダムアクセスメモリー）によつて行なうようにし
ても良い。
また、デコーダ１７は、第３図に示すように構
成される。同期分離回路１６からのPCMデータ
が入力端子２８から分配器２９に供給され、各伝
送ブロツクが４つの系列SL、SR11、SP1、SCに
分けられる。各伝送ブロツクの２ワードのPCM
データと１ワードのパリテイデータとCRCコー
ドとがCRCチエツカ３０に供給され、その伝送
ブロツクに関する誤りの有無が検出され、その検
出結果である１ビツトのポインタが破線図示の経
路のように各ワード毎に付加される。分配回路２
９の出力側における再生データの時間関係は、第
４図Ｂに示すのと同様のものとなり、次に遅延回
路３１ａ，３２ｂによつて左チヤンネルに関する
再生PCMデータが2D（ブロツク時間）遅延され、
右チヤンネルに関する再生PCMデータがＤ（ブロ
ツク時間）遅延される。再生パリテイデータは、
遅延されず、このデインターリーブによつて、誤
り訂正回路３２の入力側における再生データの時
間関係は、第４図Ａに示すものと同様となる。誤
り訂正回路３２では、シンドロームの形成とこれ
に基づく訂正動作が行なわれる。あるパリテイワ
ードPiを形成する２ワードLi、Riを考えると、
Piが誤つてない場合には、この２ワードLi、Ri
の何れか１ワードのみが誤つている場合には、シ
ンドロームによつてその誤りを訂正することがで
きる。そして誤り訂正回路３２からの左右チヤン
ネルに関するデータが補正回路３３に供給され、
補正回路３３の出力が合成回路３４に供給され、
１チヤンネルとなされて出力端子３５に導かれ
る。
成される。同期分離回路１６からのPCMデータ
が入力端子２８から分配器２９に供給され、各伝
送ブロツクが４つの系列SL、SR11、SP1、SCに
分けられる。各伝送ブロツクの２ワードのPCM
データと１ワードのパリテイデータとCRCコー
ドとがCRCチエツカ３０に供給され、その伝送
ブロツクに関する誤りの有無が検出され、その検
出結果である１ビツトのポインタが破線図示の経
路のように各ワード毎に付加される。分配回路２
９の出力側における再生データの時間関係は、第
４図Ｂに示すのと同様のものとなり、次に遅延回
路３１ａ，３２ｂによつて左チヤンネルに関する
再生PCMデータが2D（ブロツク時間）遅延され、
右チヤンネルに関する再生PCMデータがＤ（ブロ
ツク時間）遅延される。再生パリテイデータは、
遅延されず、このデインターリーブによつて、誤
り訂正回路３２の入力側における再生データの時
間関係は、第４図Ａに示すものと同様となる。誤
り訂正回路３２では、シンドロームの形成とこれ
に基づく訂正動作が行なわれる。あるパリテイワ
ードPiを形成する２ワードLi、Riを考えると、
Piが誤つてない場合には、この２ワードLi、Ri
の何れか１ワードのみが誤つている場合には、シ
ンドロームによつてその誤りを訂正することがで
きる。そして誤り訂正回路３２からの左右チヤン
ネルに関するデータが補正回路３３に供給され、
補正回路３３の出力が合成回路３４に供給され、
１チヤンネルとなされて出力端子３５に導かれ
る。
インターリーブ及びデインターリーブは、２ワ
ード誤りが生じることをなるべく少なくできる利
点があり、バーストエラーに対して有効である。
一例として、再生されたデータに関し、〔L0、
R-2、P-4〕及び〔L1、R-1、P-3〕の連続する２
つの伝送ブロツクがCRCコードC0及びC1によつ
て誤つているものと検出されたとすると、デイン
ターリーブ処理の結果、これらの誤りワードが分
散化され、他に誤りがないとすれば、全て１ワー
ド誤りとなつて訂正することが可能となる。第２
図及び第３図に夫々示すエンコーダ及びデコーダ
を用いたときのバースト訂正可能長は、Ｄ（ブロ
ツク時間）となる。また、補正回路３３は、誤り
訂正回路３２において訂正することができない誤
つたワードを補正するもので、補正方法として
は、前後に位置する正しい２ワードの平均値を形
成する平均値補間又は前に位置する正しいワード
のレベルをそのまま用いる前値ホールドなどがあ
る。
ード誤りが生じることをなるべく少なくできる利
点があり、バーストエラーに対して有効である。
一例として、再生されたデータに関し、〔L0、
R-2、P-4〕及び〔L1、R-1、P-3〕の連続する２
つの伝送ブロツクがCRCコードC0及びC1によつ
て誤つているものと検出されたとすると、デイン
ターリーブ処理の結果、これらの誤りワードが分
散化され、他に誤りがないとすれば、全て１ワー
ド誤りとなつて訂正することが可能となる。第２
図及び第３図に夫々示すエンコーダ及びデコーダ
を用いたときのバースト訂正可能長は、Ｄ（ブロ
ツク時間）となる。また、補正回路３３は、誤り
訂正回路３２において訂正することができない誤
つたワードを補正するもので、補正方法として
は、前後に位置する正しい２ワードの平均値を形
成する平均値補間又は前に位置する正しいワード
のレベルをそのまま用いる前値ホールドなどがあ
る。
上述のように、VTR１とPCM信号処理装置２
とを結合して動作させている場合において、
VTR１からの再生PCM信号をPCM信号処理装
置２に供給している状態からVTR１を停止状態
とする、切替スイツチ６の接続状態が自動的に切
替わり、その入力端子７ｂ及び出力端子７ｃが接
続される。PCM信号処理装置２のＡ／Ｄ変換器
１３、エンコーダ１４、ビデオアンプ１５が動作
しているために、例えばアナログ入力端１１にマ
イク出力が供給されている場合には、このマイク
出力がPCM変調され、また正規の信号形態とさ
れてデイジタル出力端９に現れているので、切替
スイツチ６の端子７ｂ，７ｃが接続された後に
は、この異種のPCM信号がビデオ出力端８に現
れてPCM信号処理装置２のビデオ入力端１０に
供給される。第５図Ａに示すように、t0で示すタ
イミングまでVTR１の再生ビデオ信号＃１がビ
デオ入力端１０に供給されており、t0〜t1で示す
斜線区間において切替スイツチ６が切り替わり、
この斜線区間の信号消失を経てからt1で示すタイ
ミングの後に他のビデオ信号＃２がビデオ入力端
１０に供給される。
とを結合して動作させている場合において、
VTR１からの再生PCM信号をPCM信号処理装
置２に供給している状態からVTR１を停止状態
とする、切替スイツチ６の接続状態が自動的に切
替わり、その入力端子７ｂ及び出力端子７ｃが接
続される。PCM信号処理装置２のＡ／Ｄ変換器
１３、エンコーダ１４、ビデオアンプ１５が動作
しているために、例えばアナログ入力端１１にマ
イク出力が供給されている場合には、このマイク
出力がPCM変調され、また正規の信号形態とさ
れてデイジタル出力端９に現れているので、切替
スイツチ６の端子７ｂ，７ｃが接続された後に
は、この異種のPCM信号がビデオ出力端８に現
れてPCM信号処理装置２のビデオ入力端１０に
供給される。第５図Ａに示すように、t0で示すタ
イミングまでVTR１の再生ビデオ信号＃１がビ
デオ入力端１０に供給されており、t0〜t1で示す
斜線区間において切替スイツチ６が切り替わり、
この斜線区間の信号消失を経てからt1で示すタイ
ミングの後に他のビデオ信号＃２がビデオ入力端
１０に供給される。
このt0〜t1付近のビデオ信号に含まれるPCMデ
ータ及びCRCコードを第３図のデコーダの分配
回路２９の出力側でみると、第５図Ｂに示すもの
となる。図示の場合は、t0〜t1の信号消失によつ
て（L4）、（R2）、（P0）の３ワードからなる１ブ
ロツクが誤つた場合であり、また＃２のビデオ信
号に含まれるデータには（ ）を付して示してい
る。実際の信号消失区間t0〜t1の長さよりも、そ
れによつていくつのブロツクのデータが誤まりと
検出されるかが重要である。次に、遅延回路３１
ａ，３１ｂによつてデインターリーブ処理される
と、第５図Ｃに示すような関係とされたデータが
誤り訂正回路３２に供給されることになる。した
がつて接続位置に相当するタイミングから2Dの
期間では、＃１のデータと＃２のデータとが混在
することになる。この場合、（P0）、（R2）、（L4）
の各ワード以外に誤りがないとすれば、CRCチ
エツカ３０の誤り検出の結果（ポインタ）は、誤
りがあるときに“１”となるので、各チヤンネル
のポインタのオア出力としての検出出力SDは、
上記の誤りワードに対応して第５図Ｄに示すよう
に“１”となる。
ータ及びCRCコードを第３図のデコーダの分配
回路２９の出力側でみると、第５図Ｂに示すもの
となる。図示の場合は、t0〜t1の信号消失によつ
て（L4）、（R2）、（P0）の３ワードからなる１ブ
ロツクが誤つた場合であり、また＃２のビデオ信
号に含まれるデータには（ ）を付して示してい
る。実際の信号消失区間t0〜t1の長さよりも、そ
れによつていくつのブロツクのデータが誤まりと
検出されるかが重要である。次に、遅延回路３１
ａ，３１ｂによつてデインターリーブ処理される
と、第５図Ｃに示すような関係とされたデータが
誤り訂正回路３２に供給されることになる。した
がつて接続位置に相当するタイミングから2Dの
期間では、＃１のデータと＃２のデータとが混在
することになる。この場合、（P0）、（R2）、（L4）
の各ワード以外に誤りがないとすれば、CRCチ
エツカ３０の誤り検出の結果（ポインタ）は、誤
りがあるときに“１”となるので、各チヤンネル
のポインタのオア出力としての検出出力SDは、
上記の誤りワードに対応して第５図Ｄに示すよう
に“１”となる。
また誤り訂正回路３２と関連して、訂正のため
にシンドロームを発生させている。シンドローム
は、デインターリーブされた結果の同一ブロツク
に含まれる２ワードのPCMデータと１ワードの
パリテイデータとを（mod.2）の加算を行なうこ
とで求められる。例えば〔（P0）R0L0〕の演
算でシンドロームが形成される。したがつて前述
のように異種のPCMデータ及びパリテイデータ
が混在する区間では、１ワードと等しいビツト数
のシンドロームの何れか１ビツトが必らず“１”
となる。この１ビツトでも“１”となるときに
“１”となるシンドローム信号SSは、第５図Ｅに
示すものとなる。
にシンドロームを発生させている。シンドローム
は、デインターリーブされた結果の同一ブロツク
に含まれる２ワードのPCMデータと１ワードの
パリテイデータとを（mod.2）の加算を行なうこ
とで求められる。例えば〔（P0）R0L0〕の演
算でシンドロームが形成される。したがつて前述
のように異種のPCMデータ及びパリテイデータ
が混在する区間では、１ワードと等しいビツト数
のシンドロームの何れか１ビツトが必らず“１”
となる。この１ビツトでも“１”となるときに
“１”となるシンドローム信号SSは、第５図Ｅに
示すものとなる。
この第５図Ｃに示すようなデインターリーブさ
れたデータが誤り訂正回路３２に供給され、同図
Ｄに示す検出出力SD及び同図Ｅに示すシンドロ
ーム信号SSが発生したときになされる訂正動作
を考えることにする。まず、最初の１ブロツク期
間TB1では、パリテイデータの誤りであるので訂
正が行なわれない。次の１ブロツク期TB2では、
（SS＝“１”）であるが、（SD＝“０”）のため誤り
訂正が行なわれない。次の期間TB3では、（SD＝
“１”）（SS＝“１”）のために、誤りワードR2が訂
正される。しかし、この場合に、P2及びR2は、
もともと同種のPCM信号に含まれていたもので
あるのに対し、L2は、他のPCM信号に含まれて
いたものであるから、訂正された結果、R2は、
異常データとなり、もとのものとかけはなれたレ
ベルになる場合が殆どである。したがつてPCM
復調されると、スピーカ２０からきわめて耳障り
な異音として現れる欠点がある。また、次の１ブ
ロツク期間TB4では、（SD＝“０”）のため訂正が
なされず、更に次の１ブロツク期間TB5において
誤り訂正がなされる。このブロツク期間TB5以降
では、同種のPCM信号が誤り訂正のために用い
られるので、上述のように異音が発生する問題点
が生じない。
れたデータが誤り訂正回路３２に供給され、同図
Ｄに示す検出出力SD及び同図Ｅに示すシンドロ
ーム信号SSが発生したときになされる訂正動作
を考えることにする。まず、最初の１ブロツク期
間TB1では、パリテイデータの誤りであるので訂
正が行なわれない。次の１ブロツク期TB2では、
（SS＝“１”）であるが、（SD＝“０”）のため誤り
訂正が行なわれない。次の期間TB3では、（SD＝
“１”）（SS＝“１”）のために、誤りワードR2が訂
正される。しかし、この場合に、P2及びR2は、
もともと同種のPCM信号に含まれていたもので
あるのに対し、L2は、他のPCM信号に含まれて
いたものであるから、訂正された結果、R2は、
異常データとなり、もとのものとかけはなれたレ
ベルになる場合が殆どである。したがつてPCM
復調されると、スピーカ２０からきわめて耳障り
な異音として現れる欠点がある。また、次の１ブ
ロツク期間TB4では、（SD＝“０”）のため訂正が
なされず、更に次の１ブロツク期間TB5において
誤り訂正がなされる。このブロツク期間TB5以降
では、同種のPCM信号が誤り訂正のために用い
られるので、上述のように異音が発生する問題点
が生じない。
本発明の目的は、上述の原因によつて発生する
異音を防止するようにしたPCM信号処理装置を
提供せんとするものである。また、本発明は、第
１図の構成のように、既存のVTRに対してアダ
プタとして結合される場合に使用して好適なもの
である。つまり、本発明は、VTR側から別ライ
ンでもつてシステムコントロール信号或いは特別
の判別信号を受け取る必要がなく、再生PCM信
号それだけを利用して異音の発生を防止できるよ
うにしたものである。
異音を防止するようにしたPCM信号処理装置を
提供せんとするものである。また、本発明は、第
１図の構成のように、既存のVTRに対してアダ
プタとして結合される場合に使用して好適なもの
である。つまり、本発明は、VTR側から別ライ
ンでもつてシステムコントロール信号或いは特別
の判別信号を受け取る必要がなく、再生PCM信
号それだけを利用して異音の発生を防止できるよ
うにしたものである。
なお、前述の説明では、切替スイツチ６のトラ
ンジエントによつて信号消失が生じるものと説明
したが、それと共に、異種のPCM信号が接続さ
れる位相が全く規制されてないことによつても信
号エラーが生じることになる。
ンジエントによつて信号消失が生じるものと説明
したが、それと共に、異種のPCM信号が接続さ
れる位相が全く規制されてないことによつても信
号エラーが生じることになる。
以下、本発明の一実施例について第６図を参照
して説明する。この例では、前述のようにVTR
１に対して接続されるPCM信号処理装置２に含
まれるデコーダ１７に対して本発明を適用したも
のであり、インターリーブの単位遅延量Ｄは、２
ブロツク時間とされている。CRCチエツカ３０
の出力に現れるポインタは、左チヤンネルの
PCMデータ系列SL、右チヤンネルのPCMデー
タ系列SR11、パリテイデータ系列SP1の各１ブロ
ツク毎に終わりに発生し、誤りが検出されるとき
に“１”となり、検出されないときに“０”とな
るのである。第６図では、データとポインタとの
伝送路を別個に示しているが、CRCチエツカ３
０の出力に現れるポインタは、各ブロツクの終端
側に位置するパルス的なもので、次にデインター
リーブされた後では、各１ブロツク期間の長さ毎
に継続するようにポインタが変換されて伝送され
る。
して説明する。この例では、前述のようにVTR
１に対して接続されるPCM信号処理装置２に含
まれるデコーダ１７に対して本発明を適用したも
のであり、インターリーブの単位遅延量Ｄは、２
ブロツク時間とされている。CRCチエツカ３０
の出力に現れるポインタは、左チヤンネルの
PCMデータ系列SL、右チヤンネルのPCMデー
タ系列SR11、パリテイデータ系列SP1の各１ブロ
ツク毎に終わりに発生し、誤りが検出されるとき
に“１”となり、検出されないときに“０”とな
るのである。第６図では、データとポインタとの
伝送路を別個に示しているが、CRCチエツカ３
０の出力に現れるポインタは、各ブロツクの終端
側に位置するパルス的なもので、次にデインター
リーブされた後では、各１ブロツク期間の長さ毎
に継続するようにポインタが変換されて伝送され
る。
パリテイデータ系列SP1に対応するポインタ
は、オアゲート３６の出力が用いられる。CRC
チエツカ３０の出力に生じるポインタがオアゲー
ト３６及びカウンタ３７に供給される。カウンタ
３７は、CRCチエツカ３０から連続して発生す
るポインタを数え、その計数結果Ｎを検出回路３
８に供給する。検出回路３８は、計数結果Ｎが単
位遅延量Ｄ（この例では２）以上かどうかを判別
するもので、もし（Ｄ≦Ｎ）であれば、次段のパ
ルス発生回路３９を制御して“１”となる擬似ポ
インタを発生させ、これをオアゲート３６に供給
する。この擬似ポインタは、１ワード誤りのため
に異種のPCMデータを用いて訂正が行なわれる
のを、強制的に２ワード誤りとして訂正不能とす
るためのものである。これらのオアゲート３６、
カウンタ３７、検出回路３８、パルス発生回路３
９は、異種PCM信号の接続位置における信号エ
ラー区間t0〜t1によつてＤ以上で且つ2D未満のブ
ロツクが誤る場合の対策に用いられる。
は、オアゲート３６の出力が用いられる。CRC
チエツカ３０の出力に生じるポインタがオアゲー
ト３６及びカウンタ３７に供給される。カウンタ
３７は、CRCチエツカ３０から連続して発生す
るポインタを数え、その計数結果Ｎを検出回路３
８に供給する。検出回路３８は、計数結果Ｎが単
位遅延量Ｄ（この例では２）以上かどうかを判別
するもので、もし（Ｄ≦Ｎ）であれば、次段のパ
ルス発生回路３９を制御して“１”となる擬似ポ
インタを発生させ、これをオアゲート３６に供給
する。この擬似ポインタは、１ワード誤りのため
に異種のPCMデータを用いて訂正が行なわれる
のを、強制的に２ワード誤りとして訂正不能とす
るためのものである。これらのオアゲート３６、
カウンタ３７、検出回路３８、パルス発生回路３
９は、異種PCM信号の接続位置における信号エ
ラー区間t0〜t1によつてＤ以上で且つ2D未満のブ
ロツクが誤る場合の対策に用いられる。
また、デインターリーブされた後における各デ
ータ系列SL11、SR111、SP1の夫々からポインタ
（前述したようにこれは１ブロツク期間継続する
信号である）が取り出されてノアゲート４０に供
給され、ノアゲート４０から検出出力が発生
する。これと共に、上記のデインターリーブされ
た各データ系列から取り出された３ワードがシン
ドローム形成回路４１に供給され、シンドローム
がデータと共に誤り訂正回路３２に供給される。
また、シンドロームの１ビツトでも“１”となる
ことでその１ブロツク期間“１”となるシンドロ
ーム信号SSも発生し、シンドローム信号SS及び
検出出力がアンドゲート４２に供給される。
このアンドゲート４２の出力によつてトリガーさ
れる単安定マルチバイブレータ（モノマルチと略
称する）４３が設けられ、アンドゲート４２の出
力が立下つてから所定期間例えば２ブロツク期間
“１”となる制御パルスPcが発生する。この制御
パルスPcが誤り訂正回路３２に供給され、制御
パルスPcが“１”の期間、誤り訂正回路３２の
訂正動作が禁止される。この誤り訂正回路３２の
出力に現れる左右のチヤンネルのPCMデータ系
列が補正回路３３に供給される。誤り訂正回路３
２では、シンドローム形成回路４１からのシンド
ロームを用いて１ブロツク内で１ワード誤りの場
合には、訂正演算が行なわれ、訂正されたワード
に関するポインタがクリアされる。上述の制御パ
ルスPcが“１”のときは、この訂正演算動作と
ポインタクリア動作とが禁止される。そして補正
回路３３では、ポインタが“１”のワード即ち訂
正不能であつたワードを例えば前の正しいワード
でおきかえる前値ホールドの補正がなされる。
ータ系列SL11、SR111、SP1の夫々からポインタ
（前述したようにこれは１ブロツク期間継続する
信号である）が取り出されてノアゲート４０に供
給され、ノアゲート４０から検出出力が発生
する。これと共に、上記のデインターリーブされ
た各データ系列から取り出された３ワードがシン
ドローム形成回路４１に供給され、シンドローム
がデータと共に誤り訂正回路３２に供給される。
また、シンドロームの１ビツトでも“１”となる
ことでその１ブロツク期間“１”となるシンドロ
ーム信号SSも発生し、シンドローム信号SS及び
検出出力がアンドゲート４２に供給される。
このアンドゲート４２の出力によつてトリガーさ
れる単安定マルチバイブレータ（モノマルチと略
称する）４３が設けられ、アンドゲート４２の出
力が立下つてから所定期間例えば２ブロツク期間
“１”となる制御パルスPcが発生する。この制御
パルスPcが誤り訂正回路３２に供給され、制御
パルスPcが“１”の期間、誤り訂正回路３２の
訂正動作が禁止される。この誤り訂正回路３２の
出力に現れる左右のチヤンネルのPCMデータ系
列が補正回路３３に供給される。誤り訂正回路３
２では、シンドローム形成回路４１からのシンド
ロームを用いて１ブロツク内で１ワード誤りの場
合には、訂正演算が行なわれ、訂正されたワード
に関するポインタがクリアされる。上述の制御パ
ルスPcが“１”のときは、この訂正演算動作と
ポインタクリア動作とが禁止される。そして補正
回路３３では、ポインタが“１”のワード即ち訂
正不能であつたワードを例えば前の正しいワード
でおきかえる前値ホールドの補正がなされる。
上述の本発明の一実施例の動作について説明す
る。まず、前述の第５図に示したように異種
PCM信号の接続部分で発生する信号消失による
データエラー区間がＤ未満の場合、この例では、
１ブロツク期間の場合について述べる。この場合
には、ノアゲート４０から第７図Ａに示す検出出
力が発生し、同図Ｂに示すシンドローム信号
SSが発生する。したがつてアンドゲート４２か
らは、第７図Ｃに示すように、TB2及びTB4の期
間で“１”となる出力が発生する。したがつてこ
のアンドゲート４２の出力の立上りでモノマルチ
４３がトリガーされるので、第７図Ｄに示すよう
にTB3及びTB4の２ブロツク期間の間“１”とな
る制御パルスPcが発生する。この制御パルスPc
によつてこの２ブロツク期間の間での誤り訂正動
作が禁止されることになる。したがつて前述のよ
うに、TB3の期間で誤つた訂正が行なわれて
PCMデータR2がもとのものとかけはなれた異常
データとなることが防止される。このPCMデー
タR2が補正回路３３で補正される。この補正に
おいては、前に位置するPCMデータR1が例えば
ホールドされる。制御パルスPcのパルス幅は、
TB3のみにおいて“１”となるものでも良いが、
アンドゲート４２からの２度めの立上りでモノマ
ルチ４３がトリガーされることを防止するため
と、R3又はL3の何れかのワードが誤つているた
めに生じる誤つた訂正動作を禁止するためにTB4
までに及ぶパルス幅としている。
る。まず、前述の第５図に示したように異種
PCM信号の接続部分で発生する信号消失による
データエラー区間がＤ未満の場合、この例では、
１ブロツク期間の場合について述べる。この場合
には、ノアゲート４０から第７図Ａに示す検出出
力が発生し、同図Ｂに示すシンドローム信号
SSが発生する。したがつてアンドゲート４２か
らは、第７図Ｃに示すように、TB2及びTB4の期
間で“１”となる出力が発生する。したがつてこ
のアンドゲート４２の出力の立上りでモノマルチ
４３がトリガーされるので、第７図Ｄに示すよう
にTB3及びTB4の２ブロツク期間の間“１”とな
る制御パルスPcが発生する。この制御パルスPc
によつてこの２ブロツク期間の間での誤り訂正動
作が禁止されることになる。したがつて前述のよ
うに、TB3の期間で誤つた訂正が行なわれて
PCMデータR2がもとのものとかけはなれた異常
データとなることが防止される。このPCMデー
タR2が補正回路３３で補正される。この補正に
おいては、前に位置するPCMデータR1が例えば
ホールドされる。制御パルスPcのパルス幅は、
TB3のみにおいて“１”となるものでも良いが、
アンドゲート４２からの２度めの立上りでモノマ
ルチ４３がトリガーされることを防止するため
と、R3又はL3の何れかのワードが誤つているた
めに生じる誤つた訂正動作を禁止するためにTB4
までに及ぶパルス幅としている。
次に、異種PCM信号の接続部分で発生するエ
ラー区間t0〜t1がＤ以上となつた場合には、カウ
ンタ３７等によつて異音の発生を防止することが
できる。第８図は、データエラー区間が３ブロツ
ク期間となる場合を示しており、第８図Ａは、デ
インターリーブされたデータを示し、各データ系
列において連続する３ブロツクが誤りとして検出
される。デインターリーブされる前においては、
CRCチエツカ３０からは、第８図Ｂに示すよう
に、各誤りブロツクの終端において“１”となる
ポインタが連続して３個発生する。このポインタ
がカウンタ３７により計数され、これが２個数え
られたことを検出回路３８が検出し、パルス発生
回路３９から第８図Ｅに示すように、TB4の区間
で“１”となる擬似ポインタが発生する。この擬
似ポインタがオアゲート３６に供給されるので、
パリテイデータP3も強制的に誤りデータとなさ
れる。
ラー区間t0〜t1がＤ以上となつた場合には、カウ
ンタ３７等によつて異音の発生を防止することが
できる。第８図は、データエラー区間が３ブロツ
ク期間となる場合を示しており、第８図Ａは、デ
インターリーブされたデータを示し、各データ系
列において連続する３ブロツクが誤りとして検出
される。デインターリーブされる前においては、
CRCチエツカ３０からは、第８図Ｂに示すよう
に、各誤りブロツクの終端において“１”となる
ポインタが連続して３個発生する。このポインタ
がカウンタ３７により計数され、これが２個数え
られたことを検出回路３８が検出し、パルス発生
回路３９から第８図Ｅに示すように、TB4の区間
で“１”となる擬似ポインタが発生する。この擬
似ポインタがオアゲート３６に供給されるので、
パリテイデータP3も強制的に誤りデータとなさ
れる。
上述のようにすれば、各ブロツク期間で異音が
発生することを防止することができる。まず、
TB1、TB2の期間では、パリテイデータだけの誤
りであるので訂正動作が行なわれない。次のTB3
の期間では、（P2），（R2）の２ワード誤りである
ため訂正不能となる。更に、TB4の期間では、
P3のワードも上述のように強制的に誤つたもの
とされ、２ワード誤りとなつて訂正不能となる。
もし、このような処理をしないと、異種のPCM
信号の２ワード（P3）L3を用いてR3が訂正され
てしまい異音が発生することになる。次にTB5の
期間も２ワード誤りとなるので、訂正不能とな
る。その次のTB6及びTB7の期間の夫々は、１ワ
ード誤りであるため、訂正動作が行なわれるが同
じPCM信号に属するデータが用いられるので問
題がない。
発生することを防止することができる。まず、
TB1、TB2の期間では、パリテイデータだけの誤
りであるので訂正動作が行なわれない。次のTB3
の期間では、（P2），（R2）の２ワード誤りである
ため訂正不能となる。更に、TB4の期間では、
P3のワードも上述のように強制的に誤つたもの
とされ、２ワード誤りとなつて訂正不能となる。
もし、このような処理をしないと、異種のPCM
信号の２ワード（P3）L3を用いてR3が訂正され
てしまい異音が発生することになる。次にTB5の
期間も２ワード誤りとなるので、訂正不能とな
る。その次のTB6及びTB7の期間の夫々は、１ワ
ード誤りであるため、訂正動作が行なわれるが同
じPCM信号に属するデータが用いられるので問
題がない。
なお、第８図の例のようにＤ以上のデータエラ
ー区間が生じるときには、ノアゲート４０の検出
出力が第８図Ｃに示すように、“１”となら
ず、シンドローム信号SSが同図Ｄに示すように
“１”となつても、アンドゲート４２の出力は、
“０”のままで、制御パルスPcを発生できず、上
述のような対策が必要である。また、データエラ
ー区間が４ブロツク期間以上となれば、全てのブ
ロツクが２ワードの誤りとなるので、異音が発生
しない。２ワードの誤りとなつて訂正不能な場合
には、補正回路３３によつて前値ホールドの補正
動作がなされる。また、擬似ポインタをパリテイ
データ系列だけでなく、他のPCMデータ系列に
関して付加しても良いが、その場合には、誤つて
ないPCMデータを利用することができず、補正
に際して好ましくない。また、擬似ポインタを付
加する以外に、誤り訂正動作を禁止しても良い。
ー区間が生じるときには、ノアゲート４０の検出
出力が第８図Ｃに示すように、“１”となら
ず、シンドローム信号SSが同図Ｄに示すように
“１”となつても、アンドゲート４２の出力は、
“０”のままで、制御パルスPcを発生できず、上
述のような対策が必要である。また、データエラ
ー区間が４ブロツク期間以上となれば、全てのブ
ロツクが２ワードの誤りとなるので、異音が発生
しない。２ワードの誤りとなつて訂正不能な場合
には、補正回路３３によつて前値ホールドの補正
動作がなされる。また、擬似ポインタをパリテイ
データ系列だけでなく、他のPCMデータ系列に
関して付加しても良いが、その場合には、誤つて
ないPCMデータを利用することができず、補正
に際して好ましくない。また、擬似ポインタを付
加する以外に、誤り訂正動作を禁止しても良い。
上述の一実施例の説明から理解されるように、
本発明に依れば、VTRにPCM信号処理装置を接
続してPCM再生を行なつている状態からVTRが
停止動作になる時に異音が発生することを防止す
ることができる。VTRのシステムコントロール
信号などを別個にPCM処理装置に供給すること
ができれば、異音の発生を同様に防止することは
可能である。しかし、そのような信号伝送ライン
を別個に必要とすることは、VTRに対してアダ
プタ構成でPCM信号処理装置を簡単付加できる
利点を損なうなどの不都合を生じる。本発明に依
れば、再生PCM信号だけを用いて異音の発生を
防止できる利点がある。
本発明に依れば、VTRにPCM信号処理装置を接
続してPCM再生を行なつている状態からVTRが
停止動作になる時に異音が発生することを防止す
ることができる。VTRのシステムコントロール
信号などを別個にPCM処理装置に供給すること
ができれば、異音の発生を同様に防止することは
可能である。しかし、そのような信号伝送ライン
を別個に必要とすることは、VTRに対してアダ
プタ構成でPCM信号処理装置を簡単付加できる
利点を損なうなどの不都合を生じる。本発明に依
れば、再生PCM信号だけを用いて異音の発生を
防止できる利点がある。
第９図以下を参照して本発明を適用しうる他の
符号化方法について説明する。第９図は、エンコ
ーダを示し、分配回路２２ａにより左右のチヤン
ネルのPCMデータ系列SL及びSRに分配され、
この左右のチヤンネルが夫々３チヤンネルずつの
計６チヤンネルに分配回路２２ｂによつて分割さ
れる。例えばL-2、L-1、L0、L1、L2、L3……と
続くPCMデータ系列SLとR-2、R-1、R0、R1、
R2、R3、……と続くPCMデータ系列SRとが、
（L-2、L1、L4……）と続く第１番目のチヤンネ
ルのPCMデータ系列SL1と、（R-2、R1、R4……）
と続く第２番目のチヤンネルのPCMデータ系列
SR1と、（L-1、L2、L5……）と続く第３番目のチ
ヤンネルのPCMデータ系列SL2と、（R-1、R2、
R5……）と続く第４番目のチヤンネルのPCMデ
ータ系列SR2と、（L0、L3、L6……）と続く第５
番目のチヤンネルのPCMデータ系列SL3と、
（R0、R3、R6……）と続く第６番目のチヤンネル
のPCMデータ系列SR3とに分配される。
符号化方法について説明する。第９図は、エンコ
ーダを示し、分配回路２２ａにより左右のチヤン
ネルのPCMデータ系列SL及びSRに分配され、
この左右のチヤンネルが夫々３チヤンネルずつの
計６チヤンネルに分配回路２２ｂによつて分割さ
れる。例えばL-2、L-1、L0、L1、L2、L3……と
続くPCMデータ系列SLとR-2、R-1、R0、R1、
R2、R3、……と続くPCMデータ系列SRとが、
（L-2、L1、L4……）と続く第１番目のチヤンネ
ルのPCMデータ系列SL1と、（R-2、R1、R4……）
と続く第２番目のチヤンネルのPCMデータ系列
SR1と、（L-1、L2、L5……）と続く第３番目のチ
ヤンネルのPCMデータ系列SL2と、（R-1、R2、
R5……）と続く第４番目のチヤンネルのPCMデ
ータ系列SR2と、（L0、L3、L6……）と続く第５
番目のチヤンネルのPCMデータ系列SL3と、
（R0、R3、R6……）と続く第６番目のチヤンネル
のPCMデータ系列SR3とに分配される。
各チヤンネルのPCMデータ系列の１ワードず
つが（mod.2）の加算器２３に供給されることに
よつて第１のパリテイデータ系列SPが形成され
ると共に、隣接符号器４４に各チヤンネルの
PCMデータ系列の１ワードずつが供給されるこ
とによつて第２のパリテイデータ系列SQが形成
される。
つが（mod.2）の加算器２３に供給されることに
よつて第１のパリテイデータ系列SPが形成され
ると共に、隣接符号器４４に各チヤンネルの
PCMデータ系列の１ワードずつが供給されるこ
とによつて第２のパリテイデータ系列SQが形成
される。
PCMデータ系列SL1を除く他のチヤンネルの
PCMデータ系列SR1、SL2、SR2、SL3、SR3が
夫々遅延回路２４ａ〜２４ｅに供給され、第１の
パリテイ信号系列SPが遅延回路２４ｆに供給さ
れ、第２のパリテイ信号系列SQが遅延回路２４
ｇに供給される。遅延回路２４ａ〜２４ｇは、
PCMデータ系列と第１及び第２のパリテイデー
タ系列を時間的にインターリーブするためのもの
で、単位遅延量をＤ（ブロツク時間）としたとき
に、遅延回路２４ａ〜２４ｇは、夫々Ｄ、2D、
3D、4D、5D、6D、7D（ブロツク時間）の遅延量
を有するものとされている。遅延回路２４ａ〜２
４ｅの夫々から遅延されたPCMデータ系列SR11、
SL12、SR12、SL13、SR13が生じ、遅延回路２４
ｆ及び２４ｇの夫々から遅延されたパリテイデー
タ系列SP1及びSQ1が生じる。このようにして得
られる６チヤンネル分のPCMデータ系列SL1〜
SR13とパリテイデータ系列SP1、SQ1とから８ワ
ードを取り出してCRC発生器２６に供給し、こ
の８ワードに対するCRCコードを発生させ、こ
のCRCコードからなるCRCコード系列SCを形成
する。
PCMデータ系列SR1、SL2、SR2、SL3、SR3が
夫々遅延回路２４ａ〜２４ｅに供給され、第１の
パリテイ信号系列SPが遅延回路２４ｆに供給さ
れ、第２のパリテイ信号系列SQが遅延回路２４
ｇに供給される。遅延回路２４ａ〜２４ｇは、
PCMデータ系列と第１及び第２のパリテイデー
タ系列を時間的にインターリーブするためのもの
で、単位遅延量をＤ（ブロツク時間）としたとき
に、遅延回路２４ａ〜２４ｇは、夫々Ｄ、2D、
3D、4D、5D、6D、7D（ブロツク時間）の遅延量
を有するものとされている。遅延回路２４ａ〜２
４ｅの夫々から遅延されたPCMデータ系列SR11、
SL12、SR12、SL13、SR13が生じ、遅延回路２４
ｆ及び２４ｇの夫々から遅延されたパリテイデー
タ系列SP1及びSQ1が生じる。このようにして得
られる６チヤンネル分のPCMデータ系列SL1〜
SR13とパリテイデータ系列SP1、SQ1とから８ワ
ードを取り出してCRC発生器２６に供給し、こ
の８ワードに対するCRCコードを発生させ、こ
のCRCコードからなるCRCコード系列SCを形成
する。
以上のPCMデータ系列SL1〜SR13とパリテイ
データ系列SP1、SQ1とCRCコード系列SCとが合
成回路２５に供給されることによつて１チヤンネ
ルのPCM信号系列とされ、更に図示せずも時間
軸圧縮回路に供給される。時間軸圧縮回路の出力
端子には、同期信号の付加される期間に対応する
データ欠如期間を有する信号系列が現れる。この
場合、１水平区間内に６ワードのPCMデータと
２ワードのパリテイデータとCRCコードとが位
置するようになされる。一例として各遅延回路２
４ａ〜２４ｇに（R1、L2、R2、L3、R3）のPCM
データとP1及びQ1のパリテイデータとが供給さ
れているタイミングでは、それより前のタイミン
グの（R1-3d、L2-6d、R2-9d、L3-12d、R3-15d）の
PCMデータとP1-18d及びQ1-21dのパリテイデータ
とが遅延回路２４ａ〜２４ｇの出力に発生する。
これらの遅延回路２４ａ〜２４ｇの出力信号と
L1との計８ワードに対するCRCコードC1が形成
される。
データ系列SP1、SQ1とCRCコード系列SCとが合
成回路２５に供給されることによつて１チヤンネ
ルのPCM信号系列とされ、更に図示せずも時間
軸圧縮回路に供給される。時間軸圧縮回路の出力
端子には、同期信号の付加される期間に対応する
データ欠如期間を有する信号系列が現れる。この
場合、１水平区間内に６ワードのPCMデータと
２ワードのパリテイデータとCRCコードとが位
置するようになされる。一例として各遅延回路２
４ａ〜２４ｇに（R1、L2、R2、L3、R3）のPCM
データとP1及びQ1のパリテイデータとが供給さ
れているタイミングでは、それより前のタイミン
グの（R1-3d、L2-6d、R2-9d、L3-12d、R3-15d）の
PCMデータとP1-18d及びQ1-21dのパリテイデータ
とが遅延回路２４ａ〜２４ｇの出力に発生する。
これらの遅延回路２４ａ〜２４ｇの出力信号と
L1との計８ワードに対するCRCコードC1が形成
される。
上述のエンコーダにより発生するPCM信号は、
第１１図Ａに示すように水平同期信号で規定され
る１水平区間内のデータ期間に６ワードのPCM
データと２ワードのパリテイデータとCRCコー
ドとが順次位置する形態とされる。この例では、
１ワードが14ビツトの長さとされている。
第１１図Ａに示すように水平同期信号で規定され
る１水平区間内のデータ期間に６ワードのPCM
データと２ワードのパリテイデータとCRCコー
ドとが順次位置する形態とされる。この例では、
１ワードが14ビツトの長さとされている。
第１１図Ｂは、VTRによつて記録再生される
信号波形を示し、水平同期信号HDで規定される
１水平区間内にデータ同期信号４５、第１１図Ａ
に示すデータ４６白レベル基準信号４７が挿入さ
れた波形となされる。
信号波形を示し、水平同期信号HDで規定される
１水平区間内にデータ同期信号４５、第１１図Ａ
に示すデータ４６白レベル基準信号４７が挿入さ
れた波形となされる。
第１０図に上述のエンコーダと対応するデコー
ダが示されており、入力端子２８からのデータが
分配回路２９によつて６チヤンネルのPCMデー
タ系列SL1、SR11、SL12、SR12、SL13、SR13、
SP1、SQ1とCRCコード系列SCとに分けられ、各
伝送ブロツク毎にCRCチエツカ３０によつて誤
り検出がなされ、その検出結果（ポインタ）が各
ワード毎に付加され、遅延回路３１ａ〜３１ｇを
用いてデインターリーブ処理がなされる。このデ
インターリーブの後に誤り訂正回路３２によつて
誤り訂正がなされ、更に補正回路３３で補正され
てから、合成回路３４によつて１チヤンネルに戻
されたPCMデータ系列が出力端子３５に現れる。
ダが示されており、入力端子２８からのデータが
分配回路２９によつて６チヤンネルのPCMデー
タ系列SL1、SR11、SL12、SR12、SL13、SR13、
SP1、SQ1とCRCコード系列SCとに分けられ、各
伝送ブロツク毎にCRCチエツカ３０によつて誤
り検出がなされ、その検出結果（ポインタ）が各
ワード毎に付加され、遅延回路３１ａ〜３１ｇを
用いてデインターリーブ処理がなされる。このデ
インターリーブの後に誤り訂正回路３２によつて
誤り訂正がなされ、更に補正回路３３で補正され
てから、合成回路３４によつて１チヤンネルに戻
されたPCMデータ系列が出力端子３５に現れる。
上述の例の誤り訂正について説明する。一例と
して分配回路２２ｂからL1、R1、L2、R2、L3、
R3の６ワードが発生するときでは、加算器２３
から発生する第１のパリテイデータP1は P1＝L1R1L2R2L3R3 となり、第２のパリテイデータQ1は Q1＝T6L1T5R1T4L2T3R2T2L3TR3 となる。生成マトリツクスＴは、上式において
Ｔ、T2、T3、T4、T5、T6の夫々で同一のものが
現れないようなｄ次の生成多項式Ｇ（ｘ）により
形成されたものである。
して分配回路２２ｂからL1、R1、L2、R2、L3、
R3の６ワードが発生するときでは、加算器２３
から発生する第１のパリテイデータP1は P1＝L1R1L2R2L3R3 となり、第２のパリテイデータQ1は Q1＝T6L1T5R1T4L2T3R2T2L3TR3 となる。生成マトリツクスＴは、上式において
Ｔ、T2、T3、T4、T5、T6の夫々で同一のものが
現れないようなｄ次の生成多項式Ｇ（ｘ）により
形成されたものである。
また、デコーダの誤り訂正回路３２では、第１
のパリテイデータによるシンドロームと、第２の
パリテイデータによるシンドロームとを形成し、
この第１及び第２のパリテイデータによるシンド
ロームを用いることによつて誤り訂正が行なわれ
る。誤つたワードをCRCによつて特定すること
により、同一ブロツク内の２ワード誤りの訂正も
可能となる。したがつて第９図及び第１０図に示
すようなエンコーダ及びデコーダを用いた場合の
バースト訂正可能長は、2D（ブロツク時間）とな
る。
のパリテイデータによるシンドロームと、第２の
パリテイデータによるシンドロームとを形成し、
この第１及び第２のパリテイデータによるシンド
ロームを用いることによつて誤り訂正が行なわれ
る。誤つたワードをCRCによつて特定すること
により、同一ブロツク内の２ワード誤りの訂正も
可能となる。したがつて第９図及び第１０図に示
すようなエンコーダ及びデコーダを用いた場合の
バースト訂正可能長は、2D（ブロツク時間）とな
る。
上述のようにPCMデータ系列を６チヤンネル
に分割し、第１及び第２のパリテイ信号を用いる
符号化方法に対しても前述と同様に本発明を適用
できる。第１２図Ａは、デインターリーブされた
各信号系列を示すもので、第１２図における実線
系列が＃１のビデオ信号に含まれるデータ系列で
あり、破線系列が＃２のビデオ信号に含まれるデ
ータ系列であり、デインターリーブの際に遅延さ
れてないパリテイデータ系列SQ1を基準として各
データ系列を表わしている。そして斜線区間で示
すようなＤ未満例えば1/2Ｄの長さのデータエラ
ーが生じた場合には、前述と同様にして第１２図
Ｂに示す検出出力を形成できる。また、第１
のパリテイデータによるシンドローム信号SS1
は、第１２図Ｃに示すように、接続位置よりＤ遅
れて“１”となり、第２のパリテイデータによる
シンドローム信号SS2は、第１２図Ｄに示すよう
に、接続位置より“１”となる。これらのシンド
ローム信号SS1及びSS2は、異種のPCMデータが
混在している期間に対して1/2Ｄを加えた時点で
“０”となる。
に分割し、第１及び第２のパリテイ信号を用いる
符号化方法に対しても前述と同様に本発明を適用
できる。第１２図Ａは、デインターリーブされた
各信号系列を示すもので、第１２図における実線
系列が＃１のビデオ信号に含まれるデータ系列で
あり、破線系列が＃２のビデオ信号に含まれるデ
ータ系列であり、デインターリーブの際に遅延さ
れてないパリテイデータ系列SQ1を基準として各
データ系列を表わしている。そして斜線区間で示
すようなＤ未満例えば1/2Ｄの長さのデータエラ
ーが生じた場合には、前述と同様にして第１２図
Ｂに示す検出出力を形成できる。また、第１
のパリテイデータによるシンドローム信号SS1
は、第１２図Ｃに示すように、接続位置よりＤ遅
れて“１”となり、第２のパリテイデータによる
シンドローム信号SS2は、第１２図Ｄに示すよう
に、接続位置より“１”となる。これらのシンド
ローム信号SS1及びSS2は、異種のPCMデータが
混在している期間に対して1/2Ｄを加えた時点で
“０”となる。
そして一方のシンドローム信号例えばSS1と検
出出力とをアンドゲートに供給することによ
り、第１２図Ｅに示す出力をアンドゲートから得
ることができる。このアンドゲートの出力の最初
の立上りでモノマルチをトリガーすることによつ
て第１２図Ｃに示すように、異種のPCMデータ
が混在する期間で“１”となる制御パルスPcが
形成され、この制御パルスPcの“１”の期間で
誤り訂正動作が禁止されるか又はPCMデータの
伝送が遮断される。
出出力とをアンドゲートに供給することによ
り、第１２図Ｅに示す出力をアンドゲートから得
ることができる。このアンドゲートの出力の最初
の立上りでモノマルチをトリガーすることによつ
て第１２図Ｃに示すように、異種のPCMデータ
が混在する期間で“１”となる制御パルスPcが
形成され、この制御パルスPcの“１”の期間で
誤り訂正動作が禁止されるか又はPCMデータの
伝送が遮断される。
異なるPCMデータが接続される点から後のＤ
毎の長さの期間TD1〜TD8の夫々における誤り訂
正動作は以下のものとなる。
毎の長さの期間TD1〜TD8の夫々における誤り訂
正動作は以下のものとなる。
TD1、TD2：パリテイデータの誤りであるため
訂正の必要がない。
訂正の必要がない。
TD3、TD4、TD5、TD6、TD7：１ワード誤り
のために異種のPCMデータを用いた訂正動作が
行なわれ、異常データが発生するおそれがある。
しかし、制御パルスPcによつて訂正動作が禁止
され、このようなおそれが除去されている。これ
らの期間に含まれる誤りワードは、次段の補正回
路３３で補正される。
のために異種のPCMデータを用いた訂正動作が
行なわれ、異常データが発生するおそれがある。
しかし、制御パルスPcによつて訂正動作が禁止
され、このようなおそれが除去されている。これ
らの期間に含まれる誤りワードは、次段の補正回
路３３で補正される。
TD8：＃２のビデオ信号に含まれていたPCM
データだけとなるので、正常な訂正動作が行なわ
れる。
データだけとなるので、正常な訂正動作が行なわ
れる。
次に、図示せずも、Ｄ以上の長さのデータエラ
ーが生じると、検出出力が“１”とならない
ので、検出ができなくなる。前述と同様にＤ以上
の長さのデータエラーが発生することをCRCチ
エツカ３０の出力を計数することで検出し、強制
的に訂正不能な状態を作り出し、補正動作を行な
わせる。この例では、第１及び第２のパリテイデ
ータを用いているので、１ブロツクの２ワード誤
りの訂正が可能で、バースト訂正可能長が2D（ブ
ロツク時間）となる。したがつて信号接続位置か
らＤ以上であつて3D未満の長さのデータエラー
が生じると、訂正動作がなされて、異常データが
発生する。第１３図Ａは、一例として2.5Dの長
さのデータエラーが発生する場合を示している。
第１２図の場合と同様に接続位置からＤ毎の期間
TD1〜TD10を考えると、（TD3、TD4、TD5、
TD6、TD7）の各期間の後半の1/2Ｄの期間にお
いて２ワード誤りとなるため、異種のPCMデー
タを用いた訂正動作が行なわれ、異常データ及び
それに伴う異音の発生のおそれがある。前述の一
実施例と同様に、CRCチエツカ３０の検出出力
を計数し、その計数結果ＮがＤブロツク以上とな
ることを検出し、第１３図Ｂに示すように、一方
のパリテイデータ系列例えばSQ1に擬似ポインタ
を付加して、異種のPCMデータが混在する7Dの
区間のパリテイデータを全て誤つたものに強制的
に変換する。このようにすれば、この異種の
PCMデータが混在する区間で且つTD3以降の区
間では、全て３ワード以上の誤りとなつて訂正不
能となり、上述のような異常データの発生を防止
することができる。
ーが生じると、検出出力が“１”とならない
ので、検出ができなくなる。前述と同様にＤ以上
の長さのデータエラーが発生することをCRCチ
エツカ３０の出力を計数することで検出し、強制
的に訂正不能な状態を作り出し、補正動作を行な
わせる。この例では、第１及び第２のパリテイデ
ータを用いているので、１ブロツクの２ワード誤
りの訂正が可能で、バースト訂正可能長が2D（ブ
ロツク時間）となる。したがつて信号接続位置か
らＤ以上であつて3D未満の長さのデータエラー
が生じると、訂正動作がなされて、異常データが
発生する。第１３図Ａは、一例として2.5Dの長
さのデータエラーが発生する場合を示している。
第１２図の場合と同様に接続位置からＤ毎の期間
TD1〜TD10を考えると、（TD3、TD4、TD5、
TD6、TD7）の各期間の後半の1/2Ｄの期間にお
いて２ワード誤りとなるため、異種のPCMデー
タを用いた訂正動作が行なわれ、異常データ及び
それに伴う異音の発生のおそれがある。前述の一
実施例と同様に、CRCチエツカ３０の検出出力
を計数し、その計数結果ＮがＤブロツク以上とな
ることを検出し、第１３図Ｂに示すように、一方
のパリテイデータ系列例えばSQ1に擬似ポインタ
を付加して、異種のPCMデータが混在する7Dの
区間のパリテイデータを全て誤つたものに強制的
に変換する。このようにすれば、この異種の
PCMデータが混在する区間で且つTD3以降の区
間では、全て３ワード以上の誤りとなつて訂正不
能となり、上述のような異常データの発生を防止
することができる。
第１３図Ｃは、パリテイデータ系列のみでな
く、PCMデータ系列も含めて強制的に誤りデー
タに変換する場合を示している。つまり、Ｄを越
えるデータエラーの発生を検出した時に、デコー
ダでデインターリーブされる前に、各系列のデー
タエラー区間を3D以上（例えば3D）に引きのば
して、TD3〜TD7の区間では、全て訂正不能な３
ワード以上の誤りとなるように変換すれば良い。
く、PCMデータ系列も含めて強制的に誤りデー
タに変換する場合を示している。つまり、Ｄを越
えるデータエラーの発生を検出した時に、デコー
ダでデインターリーブされる前に、各系列のデー
タエラー区間を3D以上（例えば3D）に引きのば
して、TD3〜TD7の区間では、全て訂正不能な３
ワード以上の誤りとなるように変換すれば良い。
上述のように、本発明の他の実施例も異種の
PCM信号が接続される時に、異常データの発生
を防止することができ、然も、そのために再生
PCM信号以外のコントロール信号を用いる必要
がない利点がある。
PCM信号が接続される時に、異常データの発生
を防止することができ、然も、そのために再生
PCM信号以外のコントロール信号を用いる必要
がない利点がある。
なお、誤り検出符号としてパリテイチエツクを
用いたり、誤り訂正符号として全加算コードを用
いる他の方法に対して本発明を適用しても良い。
用いたり、誤り訂正符号として全加算コードを用
いる他の方法に対して本発明を適用しても良い。
第１図は本発明を適用しうるPCM信号処理装
置の全体のブロツク図、第２図及び第３図はその
エンコーダ及びデコーダの一例のブロツク図、第
４図及び第５図はエンコーダ及びデコーダの動作
説明に用いる略線図、第６図は本発明の一実施例
のブロツク図、第７図及び第８図は本発明の一実
施例の説明に用いるタイムチヤート、第９図及び
第１０図は本発明を適用しうるエンコーダ及びデ
コーダの他の例のブロツク図、第１１図はこのエ
ンコーダ及びデコーダの他の例の伝送波形を示す
略線図、第１２図及び第１３図はこのエンコーダ
及びデコーダの他の例に対して本発明を適用した
場合の説明に用いる略線図である。 １はVTR、２はPCM信号処理装置、６は切替
スイツチ、１４はエンコーダ、１７はデコーダ、
２３は（mod.2）の加算器、２４ａ〜２４ｇはイ
ンターリーブ用の遅延回路、２６はCRC発生器、
３０はCRCチエツカ、３１ａ〜３１ｇはデイン
ターリーブ用の遅延回路、３２は誤り訂正回路、
３３は補正回路、３７はカウンタ、４１はシンド
ローム形成回路である。
置の全体のブロツク図、第２図及び第３図はその
エンコーダ及びデコーダの一例のブロツク図、第
４図及び第５図はエンコーダ及びデコーダの動作
説明に用いる略線図、第６図は本発明の一実施例
のブロツク図、第７図及び第８図は本発明の一実
施例の説明に用いるタイムチヤート、第９図及び
第１０図は本発明を適用しうるエンコーダ及びデ
コーダの他の例のブロツク図、第１１図はこのエ
ンコーダ及びデコーダの他の例の伝送波形を示す
略線図、第１２図及び第１３図はこのエンコーダ
及びデコーダの他の例に対して本発明を適用した
場合の説明に用いる略線図である。 １はVTR、２はPCM信号処理装置、６は切替
スイツチ、１４はエンコーダ、１７はデコーダ、
２３は（mod.2）の加算器、２４ａ〜２４ｇはイ
ンターリーブ用の遅延回路、２６はCRC発生器、
３０はCRCチエツカ、３１ａ〜３１ｇはデイン
ターリーブ用の遅延回路、３２は誤り訂正回路、
３３は補正回路、３７はカウンタ、４１はシンド
ローム形成回路である。
Claims (1)
- １ PCMデータとこのPCMデータに対する誤り
訂正符号とを相異なる時間遅延させるインターリ
ーブ処理を行ないブロツクに形成して伝送し、受
信（又は再生）側において誤り検出を行ない、上
記遅延を打ち消すデインターリーブ処理を施すと
共に誤り訂正を行なうPCM信号処理装置におい
て、第１のPCM信号に連続して第２の異種の
PCM信号が信号エラー区間を介して供給される
受信（又は再生）側に各ブロツクの誤りを検出す
る誤り検出手段と、上記誤り訂正においてシンド
ロームを形成するシンドローム形成手段と、上記
誤り検出手段の出力とシンドローム形成手段の出
力が供給される論理手段と、論理手段の出力によ
り所定期間上記誤り訂正の動作を禁止する禁止手
段を備え、上記第１及び第２のPCM信号の夫々
に含まれる異種のPCMデータを用いた誤り訂正
動作による異常データの発生を防止するようにし
たPCM信号処理装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP719780A JPS56105314A (en) | 1980-01-24 | 1980-01-24 | Pcm signal processing device |
| AU66547/81A AU540345B2 (en) | 1980-01-24 | 1981-01-22 | Preventing errors in pcm data interleaved signals |
| CA000369129A CA1152597A (en) | 1980-01-24 | 1981-01-23 | Method and apparatus for preventing errors in pcm signal processing apparatus |
| GB8102177A GB2071370B (en) | 1980-01-24 | 1981-01-23 | Pcm signal processing |
| AT0031381A AT371614B (de) | 1980-01-24 | 1981-01-26 | Verfahren und geraet zur vermeidung von fehlern in einem pcm-fehlerkorrekturdekodierer |
| NL8100348A NL190999C (nl) | 1980-01-24 | 1981-01-26 | Werkwijze en inrichting ter voorkoming van fouten in een met foutcorrectie werkende decodeereenheid. |
| DE19813102471 DE3102471A1 (de) | 1980-01-24 | 1981-01-26 | Verfahren und vorrichtung zur fehlerunterdrueckung in einem pcm-fehlerkorrekturdecodierer |
| FR8101409A FR2475317A1 (fr) | 1980-01-24 | 1981-01-26 | Procede et appareil pour eviter des erreurs dans une installation de traitement de signaux pcm |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP719780A JPS56105314A (en) | 1980-01-24 | 1980-01-24 | Pcm signal processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56105314A JPS56105314A (en) | 1981-08-21 |
| JPS6329347B2 true JPS6329347B2 (ja) | 1988-06-13 |
Family
ID=11659299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP719780A Granted JPS56105314A (en) | 1980-01-24 | 1980-01-24 | Pcm signal processing device |
Country Status (8)
| Country | Link |
|---|---|
| JP (1) | JPS56105314A (ja) |
| AT (1) | AT371614B (ja) |
| AU (1) | AU540345B2 (ja) |
| CA (1) | CA1152597A (ja) |
| DE (1) | DE3102471A1 (ja) |
| FR (1) | FR2475317A1 (ja) |
| GB (1) | GB2071370B (ja) |
| NL (1) | NL190999C (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792411A (en) * | 1980-11-28 | 1982-06-09 | Sony Corp | Pcm signal processor |
| JPS5794911A (en) * | 1980-12-01 | 1982-06-12 | Sony Corp | Pcm signal processor |
| JPS5898814A (ja) * | 1981-12-08 | 1983-06-11 | Sony Corp | エラ−デ−タ補間装置 |
| NL8200207A (nl) * | 1982-01-21 | 1983-08-16 | Philips Nv | Werkwijze met foutkorrektie voor het overdragen van blokken databits, een inrichting voor het uitvoeren van een dergelijke werkwijze, een dekodeur voor gebruik bij een dergelijke werkwijze, en een inrichting bevattende een dergelijke dekodeur. |
| JPS58141483A (ja) * | 1982-02-17 | 1983-08-22 | Sony Corp | 異種デ−タの接続処理装置 |
| JPS5961332A (ja) * | 1982-09-30 | 1984-04-07 | Nec Corp | 誤り訂正回路 |
| DE3470242D1 (en) * | 1983-10-05 | 1988-05-05 | Nippon Musical Instruments Mfg | Data processing circuit for digital audio system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2012460A (en) * | 1977-11-03 | 1979-07-25 | British Broadcasting Corp | Apparatus for Processing a Digitized Analog Signal |
| US4281355A (en) * | 1978-02-01 | 1981-07-28 | Matsushita Electric Industrial Co., Ltd. | Digital audio signal recorder |
| JPS54139406A (en) * | 1978-04-21 | 1979-10-29 | Sony Corp | Digital signal transmission method |
-
1980
- 1980-01-24 JP JP719780A patent/JPS56105314A/ja active Granted
-
1981
- 1981-01-22 AU AU66547/81A patent/AU540345B2/en not_active Expired
- 1981-01-23 CA CA000369129A patent/CA1152597A/en not_active Expired
- 1981-01-23 GB GB8102177A patent/GB2071370B/en not_active Expired
- 1981-01-26 NL NL8100348A patent/NL190999C/xx not_active IP Right Cessation
- 1981-01-26 AT AT0031381A patent/AT371614B/de not_active IP Right Cessation
- 1981-01-26 FR FR8101409A patent/FR2475317A1/fr active Granted
- 1981-01-26 DE DE19813102471 patent/DE3102471A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56105314A (en) | 1981-08-21 |
| AT371614B (de) | 1983-07-11 |
| DE3102471A1 (de) | 1981-12-17 |
| NL190999C (nl) | 1994-12-01 |
| NL8100348A (nl) | 1981-08-17 |
| AU540345B2 (en) | 1984-11-15 |
| GB2071370B (en) | 1984-06-13 |
| NL190999B (nl) | 1994-07-01 |
| AU6654781A (en) | 1981-07-30 |
| DE3102471C2 (ja) | 1989-05-18 |
| FR2475317B1 (ja) | 1984-10-19 |
| CA1152597A (en) | 1983-08-23 |
| GB2071370A (en) | 1981-09-16 |
| FR2475317A1 (fr) | 1981-08-07 |
| ATA31381A (de) | 1982-11-15 |
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