JPH0520105A - デジタルデータのエラー訂正装置 - Google Patents
デジタルデータのエラー訂正装置Info
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- JPH0520105A JPH0520105A JP3317043A JP31704391A JPH0520105A JP H0520105 A JPH0520105 A JP H0520105A JP 3317043 A JP3317043 A JP 3317043A JP 31704391 A JP31704391 A JP 31704391A JP H0520105 A JPH0520105 A JP H0520105A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/276—Interleaving address generation
- H03M13/2764—Circuits therefore
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/94—Signal drop-out compensation
- H04N5/945—Signal drop-out compensation for signals recorded by pulse code modulation
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- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
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- Multimedia (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【目的】 テープでデータを再生するとき、再生同期信
号の不安定による同期検波エラーを最小化させ、また減
速、倍速などのモードでエラーが生じたデータに対して
はエラーが生じない前フィールドのデータを代置して、
再生映像の画質を向上させる。 【構成】 テープ上に記録されるデータの位置情報を知
らせてくれるＩＤデータ（１０ビットに構成）と、再生
データのエラー発生有無を知らせてくれるエラーフラグ
（Error Flag）とを利用して、フィールドメモリ（fiel
d memory）７，８におけるライトアドレスを発生させ、
データおよびエラーフラグメモリ９〜１２のライトアド
レスを制御して、メモリの入出力パス（path）を制御し
てテープから再生されるデータの損失を最小化する
号の不安定による同期検波エラーを最小化させ、また減
速、倍速などのモードでエラーが生じたデータに対して
はエラーが生じない前フィールドのデータを代置して、
再生映像の画質を向上させる。 【構成】 テープ上に記録されるデータの位置情報を知
らせてくれるＩＤデータ（１０ビットに構成）と、再生
データのエラー発生有無を知らせてくれるエラーフラグ
（Error Flag）とを利用して、フィールドメモリ（fiel
d memory）７，８におけるライトアドレスを発生させ、
データおよびエラーフラグメモリ９〜１２のライトアド
レスを制御して、メモリの入出力パス（path）を制御し
てテープから再生されるデータの損失を最小化する
Description
【０００１】
【産業上の利用分野】本発明は、デジタルＶＴＲまたは
デジタルＴＶなどのデジタルデータ処理システムに利用
されるデジタルデータのエラー訂正装置に関するもの
で、特にＩＤデータとエラーフラグを利用してテープで
データを再生するとき、再生同期信号の不安定による同
期検波エラーを最小化させて、減速、倍速などのモード
でエラーが発生したデータに対しては、エラーが発生し
ていない前フィールドのデータに代置して再生映像の画
質を向上させるようにしたデジタルデータのエラー訂正
装置に関するものである。
デジタルＴＶなどのデジタルデータ処理システムに利用
されるデジタルデータのエラー訂正装置に関するもの
で、特にＩＤデータとエラーフラグを利用してテープで
データを再生するとき、再生同期信号の不安定による同
期検波エラーを最小化させて、減速、倍速などのモード
でエラーが発生したデータに対しては、エラーが発生し
ていない前フィールドのデータに代置して再生映像の画
質を向上させるようにしたデジタルデータのエラー訂正
装置に関するものである。
【０００２】
【従来の技術】従来のデジタルＶＴＲで記録されたデー
タを再生する場合、再生同期信号の不安定による同期検
波エラーが発生されたとき、再生データが全体的にタイ
ミング（timing）が食い違うようになる。したがって、
同期検波以後のデータ処理過程で記録されたデータとは
全然異なるデータが処理されるようになり、大きな誤謬
をおかすようになる。
タを再生する場合、再生同期信号の不安定による同期検
波エラーが発生されたとき、再生データが全体的にタイ
ミング（timing）が食い違うようになる。したがって、
同期検波以後のデータ処理過程で記録されたデータとは
全然異なるデータが処理されるようになり、大きな誤謬
をおかすようになる。
【０００３】また、減速、倍速などのモードでデータ再
生時、テープの一部だけがエラーがなく復元され、記録
されたデータの順序とは異なって再生されるため、減
速、倍速時の再生データが再生順に処理されると多くの
エラーが発生するようになる。
生時、テープの一部だけがエラーがなく復元され、記録
されたデータの順序とは異なって再生されるため、減
速、倍速時の再生データが再生順に処理されると多くの
エラーが発生するようになる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、テー
プからデータを再生するとき、再生同期信号の不安定に
起因する同期検波エラーを最小化させ、減速、倍速など
のモードにおいてエラーが生じたデータに対しては、エ
ラーが生じない前フィールドのデータに代置して再生映
像の画質を向上させるようにしたデジタルデータのエラ
ー訂正装置を提供することである。
プからデータを再生するとき、再生同期信号の不安定に
起因する同期検波エラーを最小化させ、減速、倍速など
のモードにおいてエラーが生じたデータに対しては、エ
ラーが生じない前フィールドのデータに代置して再生映
像の画質を向上させるようにしたデジタルデータのエラ
ー訂正装置を提供することである。
【０００５】
【課題を解決するための手段】本発明は、ＥＣＣアウタ
エンコーダ（ＥＣＣＯＥ）、シャフリング手段（Ｓ）、
ＥＣＣインナエンコーダ（ＥＣＣＩＥ）、テープ、ＥＣ
Ｃインナディコーダ（ＥＣＣＩＤ）、デシャフリング手
段４００、ＥＣＣアウタディコーダ（ＥＣＣＯＤ）を備
え、２重符号化および２重復号化を遂行するデジタル信
号処理システムにおいて、上記シャフリング手段４００
が、ライトアドレス開始番地より行方向へ順次増加する
アドレスを発生させるためのメモリ用アドレス発生回路
部１００と、データおよびエラーフラグを貯蔵するため
のデシャフリングメモリ回路部２００と、データおよび
エラーフラグのメモリ入出力を制御するためのパッドコ
ントロール回路部３００を含むことを特徴とするデジタ
ルデータのエラー訂正装置である。
エンコーダ（ＥＣＣＯＥ）、シャフリング手段（Ｓ）、
ＥＣＣインナエンコーダ（ＥＣＣＩＥ）、テープ、ＥＣ
Ｃインナディコーダ（ＥＣＣＩＤ）、デシャフリング手
段４００、ＥＣＣアウタディコーダ（ＥＣＣＯＤ）を備
え、２重符号化および２重復号化を遂行するデジタル信
号処理システムにおいて、上記シャフリング手段４００
が、ライトアドレス開始番地より行方向へ順次増加する
アドレスを発生させるためのメモリ用アドレス発生回路
部１００と、データおよびエラーフラグを貯蔵するため
のデシャフリングメモリ回路部２００と、データおよび
エラーフラグのメモリ入出力を制御するためのパッドコ
ントロール回路部３００を含むことを特徴とするデジタ
ルデータのエラー訂正装置である。
【０００６】また本発明は、上記メモリ用アドレス発生
回路部１００は、ＩＤ信号が入力されるライトアドレス
発生部のロード信号発生用ＩＤＲＩＲＯＭ１およびＩＤ
ＢＬＲＯＭ２と、ライトおよびリードアドレス発生部
３，４と、発生アドレスを選択出力する選択部５，６を
含んで構成されることを特徴とする。
回路部１００は、ＩＤ信号が入力されるライトアドレス
発生部のロード信号発生用ＩＤＲＩＲＯＭ１およびＩＤ
ＢＬＲＯＭ２と、ライトおよびリードアドレス発生部
３，４と、発生アドレスを選択出力する選択部５，６を
含んで構成されることを特徴とする。
【０００７】また本発明は、上記デシャフリングメモリ
回路部２００は、上記メモリ用アドレス発生回路部１０
０から出力されたデータを貯蔵するフィールドメモリ部
７，８と、エラーフラグを貯蔵するためのフラグメモリ
９，１０，１１，１２とを含んで構成されることを特徴
とする。
回路部２００は、上記メモリ用アドレス発生回路部１０
０から出力されたデータを貯蔵するフィールドメモリ部
７，８と、エラーフラグを貯蔵するためのフラグメモリ
９，１０，１１，１２とを含んで構成されることを特徴
とする。
【０００８】さらにまた本発明は、上記パッドコントロ
ール回路部３００は、データ信号を入力されるフィール
ドメモリの出力を制御するパッドコントロール部１３
と、エラーフラグ信号が入力されるフラグメモリの出力
を制御するパッドコントロール部１４，１５，１６，１
７と、上記パッドコントロール部１４，１５，１６，１
７の出力を選択出力する選択部１８とを含んで構成され
ることを特徴とする。
ール回路部３００は、データ信号を入力されるフィール
ドメモリの出力を制御するパッドコントロール部１３
と、エラーフラグ信号が入力されるフラグメモリの出力
を制御するパッドコントロール部１４，１５，１６，１
７と、上記パッドコントロール部１４，１５，１６，１
７の出力を選択出力する選択部１８とを含んで構成され
ることを特徴とする。
【０００９】
【作用】本発明に従えば、テープ上に記録されるデータ
の位置情報を知らせてくれるＩＤデータ（１０ビットに
構成）と、再生データのエラー発生有無を知らせてくれ
るエラーフラグ（Error Flag）とを利用して、フィール
ドメモリ（field memory）におけるライトアドレスを発
生させ、データおよびエラーフラグメモリのライトアド
レスを制御して、メモリの入出力パス（path）を制御し
てテープから再生されるデータの損失を最小化すること
によって、再生時、再生映像の画質を向上させるように
したものである。
の位置情報を知らせてくれるＩＤデータ（１０ビットに
構成）と、再生データのエラー発生有無を知らせてくれ
るエラーフラグ（Error Flag）とを利用して、フィール
ドメモリ（field memory）におけるライトアドレスを発
生させ、データおよびエラーフラグメモリのライトアド
レスを制御して、メモリの入出力パス（path）を制御し
てテープから再生されるデータの損失を最小化すること
によって、再生時、再生映像の画質を向上させるように
したものである。
【００１０】
【実施例】添付した実施例の図面にしたがって詳細に説
明する。デジタルＶＴＲまたはデジタルＴＶなどのよう
に、デジタルデータを処理するシステムには、送受信号
間のテープまたはチャネルから発生しうるエラーを最小
化するため、図１に表したようにデジタルデータのエラ
ー訂正装置が必要である。
明する。デジタルＶＴＲまたはデジタルＴＶなどのよう
に、デジタルデータを処理するシステムには、送受信号
間のテープまたはチャネルから発生しうるエラーを最小
化するため、図１に表したようにデジタルデータのエラ
ー訂正装置が必要である。
【００１１】本実施例は図１に表したように、記録時に
は外部エンコーダＥＣＣＯＥと内部エンコーダＥＣＣＩ
Ｅで構成された２重符号化（積符号、product code）構
造を有するために、２回にわたってエラー訂正を遂行す
る。
は外部エンコーダＥＣＣＯＥと内部エンコーダＥＣＣＩ
Ｅで構成された２重符号化（積符号、product code）構
造を有するために、２回にわたってエラー訂正を遂行す
る。
【００１２】また、バースト(burst）エラーを最小化す
るため、図１のようにデータの入出力（input output）
順に再配列するシャフリング手段Ｓおよびデシャフリン
グ手段４００を構成した。
るため、図１のようにデータの入出力（input output）
順に再配列するシャフリング手段Ｓおよびデシャフリン
グ手段４００を構成した。
【００１３】図２は、図１のデシャフリング手段Ｓに該
当する詳細ブロック構成図である。図２をを大きく分け
てみると、デシャフリング手段４００はメモリ用アドレ
ス発生回路部１００と、デシャフリングメモリ回路部２
００と、データのメモリ入出力を制御するパッドコント
ロール回路部３００とで構成されている。上記メモリ用
アドレス発生回路部１００は、ＩＤデータをライトアド
レス発生部３のロード（load）値に変換させるＩＤＲＬ
ＲＯＭ１、ＩＤＢＬＲＯＭ２と、ライトアドレス発生部
３と、リードアドレス発生部４およびアドレスを選択す
る選択部５，６とで構成され、上記デシャフリングメモ
リ回路部２００はデータを貯蔵するフィールドメモリ部
７，８と、エラーフラグを貯蔵するフラグメモリ部９，
１０，１１，１２とで構成される。そして、パッドコン
トロール回路部３００は、データのメモリ入出力を制御
するパッドコントロール部１３と、エラーフラグのメモ
リ入出力を制御するパッドコントロール部１４，１５，
１６，１７と、エラーフラグの出力を選択する選択部１
８とで構成される。このように構成された本発明の作用
効果を、実施例の図面にしたがって詳細に説明する。
当する詳細ブロック構成図である。図２をを大きく分け
てみると、デシャフリング手段４００はメモリ用アドレ
ス発生回路部１００と、デシャフリングメモリ回路部２
００と、データのメモリ入出力を制御するパッドコント
ロール回路部３００とで構成されている。上記メモリ用
アドレス発生回路部１００は、ＩＤデータをライトアド
レス発生部３のロード（load）値に変換させるＩＤＲＬ
ＲＯＭ１、ＩＤＢＬＲＯＭ２と、ライトアドレス発生部
３と、リードアドレス発生部４およびアドレスを選択す
る選択部５，６とで構成され、上記デシャフリングメモ
リ回路部２００はデータを貯蔵するフィールドメモリ部
７，８と、エラーフラグを貯蔵するフラグメモリ部９，
１０，１１，１２とで構成される。そして、パッドコン
トロール回路部３００は、データのメモリ入出力を制御
するパッドコントロール部１３と、エラーフラグのメモ
リ入出力を制御するパッドコントロール部１４，１５，
１６，１７と、エラーフラグの出力を選択する選択部１
８とで構成される。このように構成された本発明の作用
効果を、実施例の図面にしたがって詳細に説明する。
【００１４】前述の図２に示されるように、データ入力
（DATA IN）とエラーフラグ入力（Error Flag IN）でＥ
ＣＣ（Error Correction Coding）インナディコーダ(in
nerdecoder）ＥＣＣＩＤ（図１図示）から１次エラー訂
正した結果値が出力され、パッドコントロール回路部３
００内のパッドコントロール部１３と、パッドコントロ
ール部１４，１５，１６，１７とにそれぞれ入力され
る。そして、データ入力（DATA IN)は、図６（１）に示
されるように、同期ブロック（SYNC BLOCK）単位になっ
ており、同期ブロックはインナコード（INNER CODE）
０，１に分けることができる。インナコード０は、図６
に示されるように２バイトのＩＤデータ、４６バイトの
データＤＯ、８バイトのパリティ（PARITY）ＰＯで構成
され、インナコード１は４６バイトのデータＤ１、８バ
イトのパリティＰ１で構成される。
（DATA IN）とエラーフラグ入力（Error Flag IN）でＥ
ＣＣ（Error Correction Coding）インナディコーダ(in
nerdecoder）ＥＣＣＩＤ（図１図示）から１次エラー訂
正した結果値が出力され、パッドコントロール回路部３
００内のパッドコントロール部１３と、パッドコントロ
ール部１４，１５，１６，１７とにそれぞれ入力され
る。そして、データ入力（DATA IN)は、図６（１）に示
されるように、同期ブロック（SYNC BLOCK）単位になっ
ており、同期ブロックはインナコード（INNER CODE）
０，１に分けることができる。インナコード０は、図６
に示されるように２バイトのＩＤデータ、４６バイトの
データＤＯ、８バイトのパリティ（PARITY）ＰＯで構成
され、インナコード１は４６バイトのデータＤ１、８バ
イトのパリティＰ１で構成される。
【００１５】一方、ＩＤデータは同期ブロック（SYNC B
LOCK）がテープに記録された位置を知らせてくれ、この
値はメモリ用アドレス発生部１００内のＩＤＲＬＲＯＭ
１と、ＩＤＢＬＲＯＭ２に入力され、ライトアドレス発
生部３に必要なカウンタロード（Counter Load）値に変
換され出力される。すなわち、ＩＤ値はＩＤＲＬＲＯＭ
１とＩＤＢＬＲＯＭ２とを通過して、同期ブロック毎の
データがデシャフリングメモリ回路部２００内のフィー
ルドメモリ７，８に貯蔵されるべきライトアドレス開始
番地に変換される。
LOCK）がテープに記録された位置を知らせてくれ、この
値はメモリ用アドレス発生部１００内のＩＤＲＬＲＯＭ
１と、ＩＤＢＬＲＯＭ２に入力され、ライトアドレス発
生部３に必要なカウンタロード（Counter Load）値に変
換され出力される。すなわち、ＩＤ値はＩＤＲＬＲＯＭ
１とＩＤＢＬＲＯＭ２とを通過して、同期ブロック毎の
データがデシャフリングメモリ回路部２００内のフィー
ルドメモリ７，８に貯蔵されるべきライトアドレス開始
番地に変換される。
【００１６】ライトアドレス発生部３からは、ライトア
ドレス開始番地より行方向へ順次的に増加するアドレス
を発生させ、１個の同期ブロックを貯蔵した後、その次
に入ってくるＩＤ値を利用して上述の過程を反復的に遂
行するようになる。また、エラーフラグ入力(ERROR FLA
G IN）が“Ｈ”のときは、ライトアドレス発生が中止さ
れるので、データがフィールドメモリ７，８に貯蔵され
ない。そして、図６（２）に示されるように、同期ブロ
ックの中で、インナコード０からエラーが発生した場合
にはＩＤ値も信頼されないため、同期ブロック全体に対
しエラーフラグ入力が“Ｈ”になり、インナコード０，
１の全部をメモリに貯蔵せず、図６（３）に示すように
インナコード１にだけエラーが発生した場合は、インナ
コード０だけメモリに貯蔵する。
ドレス開始番地より行方向へ順次的に増加するアドレス
を発生させ、１個の同期ブロックを貯蔵した後、その次
に入ってくるＩＤ値を利用して上述の過程を反復的に遂
行するようになる。また、エラーフラグ入力(ERROR FLA
G IN）が“Ｈ”のときは、ライトアドレス発生が中止さ
れるので、データがフィールドメモリ７，８に貯蔵され
ない。そして、図６（２）に示されるように、同期ブロ
ックの中で、インナコード０からエラーが発生した場合
にはＩＤ値も信頼されないため、同期ブロック全体に対
しエラーフラグ入力が“Ｈ”になり、インナコード０，
１の全部をメモリに貯蔵せず、図６（３）に示すように
インナコード１にだけエラーが発生した場合は、インナ
コード０だけメモリに貯蔵する。
【００１７】一方、ＩＤ値を利用してライトアドレスを
発生させることによって、インナコードから出力される
データの順序に関係なく図３に示されるように、デシャ
フリングメモリマップの中の正確な位置にデータを貯蔵
することができる。したがって、減速、倍速時に再生さ
れるデータの順序が記録されたデータの順序と異なって
も、デシャフリングメモリ回路部２００において、これ
を補正してくれるため、減速、倍速時の再生画質を向上
させることができる。これと同時に、エラーが発生した
データはメモリに貯蔵されないので、前フィールドのデ
ータに代置されて減速、倍速時の再生画質が向上され
る。
発生させることによって、インナコードから出力される
データの順序に関係なく図３に示されるように、デシャ
フリングメモリマップの中の正確な位置にデータを貯蔵
することができる。したがって、減速、倍速時に再生さ
れるデータの順序が記録されたデータの順序と異なって
も、デシャフリングメモリ回路部２００において、これ
を補正してくれるため、減速、倍速時の再生画質を向上
させることができる。これと同時に、エラーが発生した
データはメモリに貯蔵されないので、前フィールドのデ
ータに代置されて減速、倍速時の再生画質が向上され
る。
【００１８】図３はデシャフリングメモリを表した正確
なデータの貯蔵位置図で、パリティ（parity）８バイト
を除外した４６バイトのインナコードを１６個行方向に
貯蔵し、これを列方向に５８個貯蔵するようになる。し
たがって、ライトアドレスとリードアドレスとの列アド
レスは６ビット、ブロックアドレスは４ビットで構成さ
れる。そして、ライトアドレスは、ＩＤデータとエラー
フラグを利用して発生されるが、ライトアドレスは列方
向へ先に順次的にかわり、その次に行方向へ順次的に増
加する方式で発生される。
なデータの貯蔵位置図で、パリティ（parity）８バイト
を除外した４６バイトのインナコードを１６個行方向に
貯蔵し、これを列方向に５８個貯蔵するようになる。し
たがって、ライトアドレスとリードアドレスとの列アド
レスは６ビット、ブロックアドレスは４ビットで構成さ
れる。そして、ライトアドレスは、ＩＤデータとエラー
フラグを利用して発生されるが、ライトアドレスは列方
向へ先に順次的にかわり、その次に行方向へ順次的に増
加する方式で発生される。
【００１９】図４は１フィールドに該当するテープの記
録位置を表したものであり、１フィールドは図４のよう
に４個のトラック（Ｔ０〜Ｔ３）で構成され、１個のト
ラックは４個のセグメントに分けられる。したがって、
これを図３と比較すると、５８×４６バイトが１個のセ
グメントを構成することが判る。このような理由のた
め、テープの記録位置データであるＩＤデータを利用し
て、デシャフリングメモリマップ（Deshuffling Memory
Map）のアドレスを発生させることができる。そして、
選択部５では、フィールドメモリ７，８をスイッチング
してデータを貯蔵させて読出すために、ライトアドレス
とリードアドレスとを選択し、パッドコントロールでは
データのライト／リードパッドを制御する。
録位置を表したものであり、１フィールドは図４のよう
に４個のトラック（Ｔ０〜Ｔ３）で構成され、１個のト
ラックは４個のセグメントに分けられる。したがって、
これを図３と比較すると、５８×４６バイトが１個のセ
グメントを構成することが判る。このような理由のた
め、テープの記録位置データであるＩＤデータを利用し
て、デシャフリングメモリマップ（Deshuffling Memory
Map）のアドレスを発生させることができる。そして、
選択部５では、フィールドメモリ７，８をスイッチング
してデータを貯蔵させて読出すために、ライトアドレス
とリードアドレスとを選択し、パッドコントロールでは
データのライト／リードパッドを制御する。
【００２０】今までデータを貯蔵して読出す方法を説明
したが、エラー訂正装置はデータのみならずエラーフラ
グも貯蔵しなければならない。何故ならば、ＥＣＣアウ
タディコーダ（Outer Decoder）ＥＣＣＯＤは、図１の
エラーフラグを利用してエラー訂正をするためのもので
ある。したがって、フラグメモリ９，１０，１１，１２
は、エラーフラグを貯蔵するためのメモリである。エラ
ーが発生したインナコードまたは同期ブロックはメモリ
に貯蔵されないが、エラーフラグはメモリに貯蔵され、
ＥＣＣアウタディコーダ(Outer Decoder）ＥＣＣＯＤか
らエラーが発生した位置を判別することができる。それ
故に、フラグメモリ９〜１２の制御はフィールドメモリ
７，８の制御とは他の方法によって行う。
したが、エラー訂正装置はデータのみならずエラーフラ
グも貯蔵しなければならない。何故ならば、ＥＣＣアウ
タディコーダ（Outer Decoder）ＥＣＣＯＤは、図１の
エラーフラグを利用してエラー訂正をするためのもので
ある。したがって、フラグメモリ９，１０，１１，１２
は、エラーフラグを貯蔵するためのメモリである。エラ
ーが発生したインナコードまたは同期ブロックはメモリ
に貯蔵されないが、エラーフラグはメモリに貯蔵され、
ＥＣＣアウタディコーダ(Outer Decoder）ＥＣＣＯＤか
らエラーが発生した位置を判別することができる。それ
故に、フラグメモリ９〜１２の制御はフィールドメモリ
７，８の制御とは他の方法によって行う。
【００２１】フラグメモリ９〜１２の動作モードとパッ
ドコントロールに必要なコントロール信号は、図７に表
したものと同一である。
ドコントロールに必要なコントロール信号は、図７に表
したものと同一である。
【００２２】一方、エラーフラグはインナコード単位に
“Ｈ”または“Ｌ”に表れるため、フィールドメモリ
７，８に必要な１６ビットのアドレス中、行アドレスを
除外した１０ビットのアドレスだけを利用してもよい。
そして、フィールドメモリ７，８はフィールドの区分を
図７のように、Ｆ−ＳＥＬ信号だけでメモリスイッチン
グが可能であるが、フラグメモリ９〜１２はフレーム
（frame）区分をしてくれるフレーム信号も必要であ
る。したがって、フラグメモリ９〜１２のアドレスはフ
ィールドメモリ７，８のアドレスと共有して使用するた
め、エラー発生時にデータを貯蔵しないために、ライト
アドレスが発生されない。この場合、エラーフラグはフ
ラグメモリ９〜１２に貯蔵されなければならないため、
フィールドメモリ７，８とは別にフレーム信号が必要で
ある。
“Ｈ”または“Ｌ”に表れるため、フィールドメモリ
７，８に必要な１６ビットのアドレス中、行アドレスを
除外した１０ビットのアドレスだけを利用してもよい。
そして、フィールドメモリ７，８はフィールドの区分を
図７のように、Ｆ−ＳＥＬ信号だけでメモリスイッチン
グが可能であるが、フラグメモリ９〜１２はフレーム
（frame）区分をしてくれるフレーム信号も必要であ
る。したがって、フラグメモリ９〜１２のアドレスはフ
ィールドメモリ７，８のアドレスと共有して使用するた
め、エラー発生時にデータを貯蔵しないために、ライト
アドレスが発生されない。この場合、エラーフラグはフ
ラグメモリ９〜１２に貯蔵されなければならないため、
フィールドメモリ７，８とは別にフレーム信号が必要で
ある。
【００２３】たとえば、フィールドメモリ７，８のアド
レスとフラグメモリ９〜１２のフレームを共有せず、エ
ラー発生時もライトアドレスを発生させるならば、フレ
ーム信号が必要なくなりフラグメモリも２個に縮小され
る。しかし、この場合は、エラー発生にもかかわらず、
信頼度が低いＩＤデータを利用してライトアドレスを発
生させることになり、かえってエラーが発生されないデ
ータに該当するライトアドレスが発生されることもある
ので、エラーにする損失が大きくなる。それ故に、フレ
ーム信号を使用して４個のフラグメモリをスイッチング
すればエラーによる損失を最小にすることができる。
レスとフラグメモリ９〜１２のフレームを共有せず、エ
ラー発生時もライトアドレスを発生させるならば、フレ
ーム信号が必要なくなりフラグメモリも２個に縮小され
る。しかし、この場合は、エラー発生にもかかわらず、
信頼度が低いＩＤデータを利用してライトアドレスを発
生させることになり、かえってエラーが発生されないデ
ータに該当するライトアドレスが発生されることもある
ので、エラーにする損失が大きくなる。それ故に、フレ
ーム信号を使用して４個のフラグメモリをスイッチング
すればエラーによる損失を最小にすることができる。
【００２４】一方、図７に表したフラグメモリスイッチ
ング方法は、次のようである。
ング方法は、次のようである。
【００２５】図７のように、フレーム選択信号Ｆ−ＳＥ
Ｌ＝“Ｌ”の場合、フラグメモリ９にはライトアドレス
が供給され、エラーフラグが貯蔵される。たとえば、エ
ラーフラグ入力(ERROR FLAG IN）が“Ｈ”のときは、ラ
イトアドレスが発生されないため、結局フラグメモリ９
に貯蔵されるのはエラーフラグ入力が“Ｌ”の場合にエ
ラーフラグだけ貯蔵される。しかし、ライトアドレスが
発生されない領域は、全て“Ｈ”のデータが貯蔵されて
いる。何故ならば図７のように、ライトアンドライトア
ドレス前にライトアンドリードアドレス（信号ＦＲＡＭ
Ｅ＝“Ｈ”、信号Ｆ−ＳＥＬ＝“Ｌ”）期間で順次的に
増加するリードアドレスを使用して、予めメモリの全て
の領域に“Ｈ”を貯蔵しておいたためである。
Ｌ＝“Ｌ”の場合、フラグメモリ９にはライトアドレス
が供給され、エラーフラグが貯蔵される。たとえば、エ
ラーフラグ入力(ERROR FLAG IN）が“Ｈ”のときは、ラ
イトアドレスが発生されないため、結局フラグメモリ９
に貯蔵されるのはエラーフラグ入力が“Ｌ”の場合にエ
ラーフラグだけ貯蔵される。しかし、ライトアドレスが
発生されない領域は、全て“Ｈ”のデータが貯蔵されて
いる。何故ならば図７のように、ライトアンドライトア
ドレス前にライトアンドリードアドレス（信号ＦＲＡＭ
Ｅ＝“Ｈ”、信号Ｆ−ＳＥＬ＝“Ｌ”）期間で順次的に
増加するリードアドレスを使用して、予めメモリの全て
の領域に“Ｈ”を貯蔵しておいたためである。
【００２６】図７のように、信号ＦＲＡＭＥ＝“Ｌ”で
あり、信号Ｆ−ＳＥＬ＝“Ｈ”のときに、リードアドレ
スを利用してエラーフラグを読出す。したがって、各々
のフラグメモリ９〜１２の立場で見れば、ＷＨ→Ｗ−Ｒ
の順に全てが選択され、エラーフラグをライト／リード
するようになる。パッドコントロール１４，１５，１
６，１７は、このような動作モードにあうようにフラグ
メモリ入出力を制御し、内部構造は図５と同一である。
図５のように、信号ＥＡ＝“Ｌ”のとき、メモリにエラ
ーフラグが貯蔵され、信号ＥＢ＝“Ｌ”のとき、メモリ
からエラーフラグが読出される。ＥＡ＝ＥＢ＝“Ｈ”の
ときには、図７のようにＷＨ動作モードとして“Ｈ”が
貯蔵される。各々のモードに必要なコントロール信号
は、図７に示されている。
あり、信号Ｆ−ＳＥＬ＝“Ｈ”のときに、リードアドレ
スを利用してエラーフラグを読出す。したがって、各々
のフラグメモリ９〜１２の立場で見れば、ＷＨ→Ｗ−Ｒ
の順に全てが選択され、エラーフラグをライト／リード
するようになる。パッドコントロール１４，１５，１
６，１７は、このような動作モードにあうようにフラグ
メモリ入出力を制御し、内部構造は図５と同一である。
図５のように、信号ＥＡ＝“Ｌ”のとき、メモリにエラ
ーフラグが貯蔵され、信号ＥＢ＝“Ｌ”のとき、メモリ
からエラーフラグが読出される。ＥＡ＝ＥＢ＝“Ｈ”の
ときには、図７のようにＷＨ動作モードとして“Ｈ”が
貯蔵される。各々のモードに必要なコントロール信号
は、図７に示されている。
【００２７】
【発明の効果】以上のように本発明によれば、ＩＤデー
タとエラーフラグを利用してデシャフリングメモリにラ
イトアドレスを発生させてデータを貯蔵し、同じアドレ
スをフラグメモリに適用してエラーフラグを貯蔵するこ
とによって、減速、倍速時において、再生データが記録
データとは別の順に再生されてもこれを補正することが
でき、またエラーが発生された部分はエラーのない前フ
ィールドのデータに代置できるため、再生画質を向上さ
せることができる。
タとエラーフラグを利用してデシャフリングメモリにラ
イトアドレスを発生させてデータを貯蔵し、同じアドレ
スをフラグメモリに適用してエラーフラグを貯蔵するこ
とによって、減速、倍速時において、再生データが記録
データとは別の順に再生されてもこれを補正することが
でき、またエラーが発生された部分はエラーのない前フ
ィールドのデータに代置できるため、再生画質を向上さ
せることができる。
【００２８】また本発明によれば、再生同期信号の不安
定による同期検波エラーを最小化することができ、デー
タとコントロール信号とのタイミングが食い違うのを防
止できる。
定による同期検波エラーを最小化することができ、デー
タとコントロール信号とのタイミングが食い違うのを防
止できる。
【００２９】さらにまた本発明によれば、２16×８ビッ
トのデータ貯蔵用メモリ２個と２10×１ビットのエラー
フラグ貯蔵用メモリ４個を使用すればよいので、既存の
デシャフリング回路に比べメモリ容量を縮小できるだけ
でなく、別途の付加回路を必要としないという利点があ
る。
トのデータ貯蔵用メモリ２個と２10×１ビットのエラー
フラグ貯蔵用メモリ４個を使用すればよいので、既存の
デシャフリング回路に比べメモリ容量を縮小できるだけ
でなく、別途の付加回路を必要としないという利点があ
る。
【図１】本発明のエラー訂正装置のブロック構成図であ
る。
る。
【図２】図１のデシャフリング（deshufling）手段に該
当する詳細なブロック図である。
当する詳細なブロック図である。
【図３】デシャフリングメモリマップを表した正確なデ
ータの貯蔵位置図である。
ータの貯蔵位置図である。
【図４】記録、再生用テープのトラックセグメント（tr
ack segment）の構成図である。
ack segment）の構成図である。
【図５】図２のパッドコントロール部の内部構成図であ
る。
る。
【図６】図２のＩＤデータとＥＦ（Error Flag）との関
係図である。
係図である。
【図７】エラーフラグメモリ（Error Flag Memory）の
動作とパッドコントロールに必要なコントロール信号を
表す図である。
動作とパッドコントロールに必要なコントロール信号を
表す図である。
１ ＩＤＲＬ ＲＯＭ
２ ＩＤＢＬ ＲＯＭ
３ ライトアドレス発生部
４ リードアドレス発生部
５，６ 選択（selector）部
７，８ フィールド（field）メモリ部
９，１０，１１，１２ フラグ（flag）メモリ部
１３，１４，１５，１６，１７ パス（path）コントロ
ール部 １８ 選択部 １００ メモリ用アドレス発生部 ２００ デシャフリングメモリ回路部 ３００ パッドコントロール回路部 ４００ デシャフリング手段
ール部 １８ 選択部 １００ メモリ用アドレス発生部 ２００ デシャフリングメモリ回路部 ３００ パッドコントロール回路部 ４００ デシャフリング手段
Claims (4)
- 【請求項１】 ＥＣＣアウタエンコーダ（ＥＣＣＯ
Ｅ）、シャフリング手段（Ｓ）、ＥＣＣインナエンコー
ダ（ＥＣＣＩＥ）、テープ、ＥＣＣインナディコーダ
（ＥＣＣＩＤ）、デシャフリング手段４００、ＥＣＣア
ウタディコーダ（ＥＣＣＯＤ）を備え、２重符号化およ
び２重復号化を遂行するデジタル信号処理システムにお
いて、 上記シャフリング手段４００が、ライトアドレス開始番
地より行方向へ順次増加するアドレスを発生させるため
のメモリ用アドレス発生回路部１００と、データおよび
エラーフラグを貯蔵するためのデシャフリングメモリ回
路部２００と、データおよびエラーフラグのメモリ入出
力を制御するためのパッドコントロール回路部３００を
含むことを特徴とするデジタルデータのエラー訂正装
置。 - 【請求項２】 上記メモリ用アドレス発生回路部１００
は、ＩＤ信号が入力されるライトアドレス発生部のロー
ド信号発生用ＩＤＲＩＲＯＭ１およびＩＤＢＬＲＯＭ２
と、ライトおよびリードアドレス発生部３，４と、発生
アドレスを選択出力する選択部５，６とを含んで構成さ
れることを特徴とする請求項１に記載のデジタルデータ
のエラー訂正装置。 - 【請求項３】 上記デシャフリングメモリ回路部２００
は、上記メモリ用アドレス発生回路部１００から出力さ
れたデータを貯蔵するフィールドメモリ部７，８と、エ
ラーフラグを貯蔵するためのフラグメモリ９，１０，１
１，１２とを含んで構成されることを特徴とする請求項
１記載のデジタルデータのエラー訂正装置。 - 【請求項４】 上記パッドコントロール回路部３００
は、データ信号が入力されるフィールドメモリの出力を
制御するパッドコントロール部１３と、エラーフラグ信
号が入力されるフラグメモリの出力を制御するパッドコ
ントロール部１４，１５，１６，１７と、上記パッドコ
ントロール部１４，１５，１６，１７の出力を選択出力
する選択部１８とを含んで構成されることを特徴とする
請求項１記載のデジタルデータのエラー訂正装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991P11114 | 1991-06-29 | ||
| KR1019910011114A KR930001190A (ko) | 1991-06-29 | 1991-06-29 | 디지탈 데이타의 에러 정정장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520105A true JPH0520105A (ja) | 1993-01-29 |
| JPH087701B2 JPH087701B2 (ja) | 1996-01-29 |
Family
ID=19316623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317043A Expired - Fee Related JPH087701B2 (ja) | 1991-06-29 | 1991-11-29 | デジタルデータのエラー訂正装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5396504A (ja) |
| JP (1) | JPH087701B2 (ja) |
| KR (1) | KR930001190A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519734A (en) * | 1994-08-15 | 1996-05-21 | Lsi Logic Corporation | Synchronization arrangement for decoder-de-interleaver |
| GB2295946B (en) * | 1994-12-01 | 1999-09-29 | Mitsubishi Electric Corp | Digital signal recording device,digital signal playback device,and digital signal decoding device therefor |
| KR100265234B1 (ko) * | 1997-07-29 | 2000-09-15 | 윤종용 | Hd-dvcr을 위한 3중 에러정정 방법 및 그장치 |
| US6973523B1 (en) * | 2000-03-27 | 2005-12-06 | Interdigital Technology Corp. | Code division multiple access modem interface |
| KR100630143B1 (ko) * | 2002-09-30 | 2006-09-29 | 삼성전자주식회사 | 통신 시스템에서 셔플링 데이터의 수신 방법 및 장치 |
| GB2396786B (en) * | 2002-12-27 | 2005-12-21 | Phyworks Ltd | Fibre optic communications |
| US7155654B2 (en) * | 2003-04-04 | 2006-12-26 | Sst Communications, Corp. | Low complexity error concealment for wireless transmission |
| US7289530B1 (en) * | 2003-04-14 | 2007-10-30 | Applied Micro Circuits Corporation | System and method for coding a digital wrapper frame |
| JP4241157B2 (ja) * | 2003-04-16 | 2009-03-18 | 株式会社アドバンテスト | 試験装置 |
| US7664987B2 (en) * | 2003-05-25 | 2010-02-16 | Sandisk Il Ltd. | Flash memory device with fast reading rate |
| KR100736621B1 (ko) * | 2006-03-07 | 2007-07-09 | 엘지전자 주식회사 | 메모리의 데이터 저장 구조 및 오류 플래그 추출 방법 |
| KR101355633B1 (ko) | 2007-11-06 | 2014-01-29 | 삼성전자주식회사 | 인코더 및 인코딩 방법 |
| US9461760B2 (en) * | 2008-10-29 | 2016-10-04 | At&T Intellectual Property I, L.P. | Remediation of television signals using a network back-channel |
| KR101570472B1 (ko) * | 2009-03-10 | 2015-11-23 | 삼성전자주식회사 | 연접 부호화 및 복호화 구조를 갖는 데이터 처리 시스템 |
| KR101041333B1 (ko) * | 2009-11-18 | 2011-06-14 | 조부연 | 메모리 오류 해결이 가능한 차량용 멀티미디어 기록 장치 |
| JP6861611B2 (ja) * | 2017-11-07 | 2021-04-21 | ルネサスエレクトロニクス株式会社 | 半導体装置及びそれを備えた半導体システム |
Citations (2)
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| JPS60254463A (ja) * | 1984-05-31 | 1985-12-16 | Sony Corp | デジタルデ−タの記録ないし再生方式 |
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|---|---|---|---|---|
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| JP2526875B2 (ja) * | 1986-11-05 | 1996-08-21 | ソニー株式会社 | デイジタル情報記録装置 |
| US5070503A (en) * | 1988-03-09 | 1991-12-03 | Canon Kabushiki Kaisha | Digital information transmitting and receiving system |
| DE3838234A1 (de) * | 1988-11-11 | 1990-05-17 | Broadcast Television Syst | Verfahren und schaltungsanordnung zur detektion und korrektur von fehlern in datenworten |
| JP2811802B2 (ja) * | 1989-09-20 | 1998-10-15 | ソニー株式会社 | 情報伝送装置 |
-
1991
- 1991-06-29 KR KR1019910011114A patent/KR930001190A/ko not_active Application Discontinuation
- 1991-11-29 JP JP3317043A patent/JPH087701B2/ja not_active Expired - Fee Related
- 1991-12-20 US US07/810,879 patent/US5396504A/en not_active Expired - Lifetime
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|---|---|---|---|---|
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| JPS60254463A (ja) * | 1984-05-31 | 1985-12-16 | Sony Corp | デジタルデ−タの記録ないし再生方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930001190A (ko) | 1993-01-16 |
| US5396504A (en) | 1995-03-07 |
| JPH087701B2 (ja) | 1996-01-29 |
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