JPH087701B2 - デジタルデータのエラー訂正装置 - Google Patents

デジタルデータのエラー訂正装置

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JPH087701B2
JPH087701B2 JP3317043A JP31704391A JPH087701B2 JP H087701 B2 JPH087701 B2 JP H087701B2 JP 3317043 A JP3317043 A JP 3317043A JP 31704391 A JP31704391 A JP 31704391A JP H087701 B2 JPH087701 B2 JP H087701B2
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    • H03M13/276Interleaving address generation
    • H03M13/2764Circuits therefore
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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    • HELECTRICITY
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  • Detection And Correction Of Errors (AREA)
  • Television Signal Processing For Recording (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、デジタルVTRまたは
デジタルTVなどのデジタルデータ処理システムに利用
されるデジタルデータのエラー訂正装置に関するもの
で、特にIDデータとエラーフラグを利用してテープで
データを再生するとき、再生同期信号の不安定による同
期検波エラーを最小化させて、減速、倍速などのモード
でエラーが発生したデータに対しては、エラーが発生し
ていない前フィールドのデータに代置して再生映像の画
質を向上させるようにしたデジタルデータのエラー訂正
装置に関するものである。
【0002】
【従来の技術】従来のデジタルVTRで記録されたデー
タを再生する場合、再生同期信号の不安定による同期検
波エラーが発生されたとき、再生データが全体的にタイ
ミング(timing)が食い違うようになる。したがって、
同期検波以後のデータ処理過程で記録されたデータとは
全然異なるデータが処理されるようになり、大きな誤謬
をおかすようになる。
【0003】また、減速、倍速などのモードでデータ再
生時、テープの一部だけがエラーがなく復元され、記録
されたデータの順序とは異なって再生されるため、減
速、倍速時の再生データが再生順に処理されると多くの
エラーが発生するようになる。
【0004】
【発明が解決しようとする課題】本発明の目的は、テー
プからデータを再生するとき、再生同期信号の不安定に
起因する同期検波エラーを最小化させ、減速、倍速など
のモードにおいてエラーが生じたデータに対しては、エ
ラーが生じない前フィールドのデータに代置して再生映
像の画質を向上させるようにしたデジタルデータのエラ
ー訂正装置を提供することである。
【0005】
【課題を解決するための手段】本発明は、(a)入力さ
れるデジタル映像データを2重符号化し、シャフリング
を行って、それを磁気テープにID信号とともに記録す
るための手段と、 (b)同期ブロックによって前記テープに記録されたデ
ータを読出し、エラー訂正を行い、読出された同期ブロ
ックからID信号を検出し、エラーフラグを発生するE
CCインナデコーダと、 (c)ECCインナデコーダから発生されたデータをデ
シャフリングするデシャフリング手段であって、 (c1)ECCインナデコーダからのデータをストアす
るフィールドメモリ7,8と、 (c2)ECCインナデコーダからのエラーフラグをス
トアする第1〜第4のエラーフラグメモリ9〜12とを
備えるデシャフリング手段と、 (d)メモリコントロール手段であって、フィールドメ
モリ7,8の入力を制御する第1選択信号F−SEL
と、フィールドメモリの出力を制御する第2選択信号F
RAMと、第1エラーフラグメモリの入力を制御する第
1コントロール信号EA1と、第1エラーフラグメモリ
の出力を制御する第2コントロール信号EB1と、第2
エラーフラグメモリの入力を制御する第3コントロール
信号EA2と、第2エラーフラグメモリの出力を制御す
る第4コントロール信号EB2と、第3エラーフラグメ
モリの入力を制御する第5コントロール信号EA3と、
第3エラーフラグメモリの出力を制御する第6コントロ
ール信号EB3と、第4エラーフラグメモリの入力を制
御する第7コントロール信号EA4と、第4エラーフラ
グメモリの出力を制御する第8コントロール信号EB4
とを発生し、このメモリコントロール手段は、第1〜第
4フラグメモリにそれぞれ接続されているメモリコント
ロール手段と、 (e)メモリアドレス発生手段であって、 (e1)ECCインナデコーダからのデータを、フィー
ルドメモリおよびエラーフラグメモリに書込む書込みア
ドレスを発生する書込みアドレス発生部と、 (e2)フィールドメモリおよびエラーフラグメモリか
らのデータを読出すための読出しアドレスを発生する読
出しアドレス発生部と、 (e3)第1アドレス選択部5であって、第1および第
2選択信号F−SEL,FRAMに応答して、書込みア
ドレス発生部および読出しアドレス発生部の出力の1つ
を選択して、2つのフィールドメモリのうちの1つにそ
れを与えてフィールドメモリからの出力の1つを選択的
に導出する第1アドレス選択部と、 (e4)第1〜第8コントロール信号に応答し、書込み
アドレス発生部および読出しアドレス発生部の出力の1
つを選択して4つのエラーフラグメモリの1つにそれを
与えて、エラーフラグメモリからの出力の1つを選択的
に導出するための第2アドレス選択部と、 (e5)ID信号に応答し、入力データをフィールドメ
モリおよびフラグメモリに記録するために書込みアドレ
スの列アドレスとブロックアドレスとの初期値を発生
し、その初期値を書込みアドレス発生部に与える手段と
を備えるメモリアドレス発生手段とを含み、 (f)前記メモリコントロール手段はさらに、 (f1)第1フラグメモリの書込みアドレスでエラーフ
ラグを書込むための書込みパスを与え、または第1フラ
グメモリの読出しアドレスからのエラーフラグを読出す
ための読出しパスを与える第1パスコントローラと、 (f2)第2フラグメモリの書込みアドレスでエラーフ
ラグを書込むための書込みパスを与え、または第2フラ
グメモリの読出しアドレスからのエラーフラグを読出す
ための読出しパスを与える第2パスコントローラと、 (f3)第3フラグメモリの書込みアドレスでエラーフ
ラグを書込むための書込みパスを与え、または第3フラ
グメモリの読出しアドレスからのエラーフラグを読出す
ための読出しパスを与える第3パスコントローラと、 (f4)第4フラグメモリの書込みアドレスでエラーフ
ラグを書込むための書込みパスを与え、または第4フラ
グメモリの読出しアドレスからのエラーフラグを読出す
ための読出しパスを与える第4パスコントローラと、 (f5)第1〜第4パスコントローラからの出力の1つ
を選択する出力選択部18とを含むことを特徴とするデ
ジタルデータのエラー訂正装置である。
【0006】
【0007】
【0008】
【0009】
【作用】本発明に従えば、テープ上に記録されるデータ
の位置情報を知らせてくれるIDデータ(10ビットに
構成)と、再生データのエラー発生有無を知らせてくれ
るエラーフラグ(Error Flag)とを利用して、フィール
ドメモリ(field memory)におけるライトアドレスを発
生させ、データおよびエラーフラグメモリのライトアド
レスを制御して、メモリの入出力パス(path)を制御し
てテープから再生されるデータの損失を最小化すること
によって、再生時、再生映像の画質を向上させるように
したものである。
【0010】
【実施例】添付した実施例の図面にしたがって詳細に説
明する。デジタルVTRまたはデジタルTVなどのよう
に、デジタルデータを処理するシステムには、送受信号
間のテープまたはチャネルから発生しうるエラーを最小
化するため、図1に表したようにデジタルデータのエラ
ー訂正装置が必要である。
【0011】本実施例は図1に表したように、記録時に
は外部エンコーダECCOEと内部エンコーダECCI
Eで構成された2重符号化(積符号、product code)構
造を有するために、2回にわたってエラー訂正を遂行す
る。
【0012】また、バースト(burst)エラーを最小化す
るため、図1のようにデータの入出力(input output)
順に再配列するシャフリング手段Sおよびデシャフリン
グ手段400を構成した。
【0013】図2は、図1のデシャフリング手段Sに該
当する詳細ブロック構成図である。図2をを大きく分け
てみると、デシャフリング手段400はメモリ用アドレ
ス発生回路部100と、デシャフリングメモリ回路部2
00と、データのメモリ入出力を制御するパッドコント
ロール回路部300とで構成されている。上記メモリ用
アドレス発生回路部100は、IDデータをライトアド
レス発生部3のロード(load)値に変換させるIDRL
ROM1、IDBLROM2と、ライトアドレス発生部
3と、リードアドレス発生部4およびアドレスを選択す
る選択部5,6とで構成され、上記デシャフリングメモ
リ回路部200はデータを貯蔵するフィールドメモリ部
7,8と、エラーフラグを貯蔵するフラグメモリ部9,
10,11,12とで構成される。そして、パッドコン
トロール回路部300は、データのメモリ入出力を制御
するパッドコントロール部13と、エラーフラグのメモ
リ入出力を制御するパッドコントロール部14,15,
16,17と、エラーフラグの出力を選択する選択部1
8とで構成される。このように構成された本発明の作用
効果を、実施例の図面にしたがって詳細に説明する。
【0014】前述の図2に示されるように、データ入力
(DATA IN)とエラーフラグ入力(Error Flag IN)でE
CC(Error Correction Coding)インナディコーダ(in
nerdecoder)ECCID(図1図示)から1次エラー訂
正した結果値が出力され、パッドコントロール回路部3
00内のパッドコントロール部13と、パッドコントロ
ール部14,15,16,17とにそれぞれ入力され
る。そして、データ入力(DATA IN)は、図6(1)に示
されるように、同期ブロック(SYNC BLOCK)単位になっ
ており、同期ブロックはインナコード(INNER CODE)
0,1に分けることができる。インナコード0は、図6
に示されるように2バイトのIDデータ、46バイトの
データDO、8バイトのパリティ(PARITY)POで構成
され、インナコード1は46バイトのデータD1、8バ
イトのパリティP1で構成される。
【0015】一方、IDデータは同期ブロック(SYNC B
LOCK)がテープに記録された位置を知らせてくれ、この
値はメモリ用アドレス発生部100内のIDRLROM
1と、IDBLROM2に入力され、ライトアドレス発
生部3に必要なカウンタロード(Counter Load)値に変
換され出力される。すなわち、ID値はIDRLROM
1とIDBLROM2とを通過して、同期ブロック毎の
データがデシャフリングメモリ回路部200内のフィー
ルドメモリ7,8に貯蔵されるべきライトアドレス開始
番地に変換される。
【0016】ライトアドレス発生部3からは、ライトア
ドレス開始番地より行方向へ順次的に増加するアドレス
を発生させ、1個の同期ブロックを貯蔵した後、その次
に入ってくるID値を利用して上述の過程を反復的に遂
行するようになる。また、エラーフラグ入力(ERROR FLA
G IN)が“H”のときは、ライトアドレス発生が中止さ
れるので、データがフィールドメモリ7,8に貯蔵され
ない。そして、図6(2)に示されるように、同期ブロ
ックの中で、インナコード0からエラーが発生した場合
にはID値も信頼されないため、同期ブロック全体に対
しエラーフラグ入力が“H”になり、インナコード0,
1の全部をメモリに貯蔵せず、図6(3)に示すように
インナコード1にだけエラーが発生した場合は、インナ
コード0だけメモリに貯蔵する。
【0017】一方、ID値を利用してライトアドレスを
発生させることによって、インナコードから出力される
データの順序に関係なく図3に示されるように、デシャ
フリングメモリマップの中の正確な位置にデータを貯蔵
することができる。したがって、減速、倍速時に再生さ
れるデータの順序が記録されたデータの順序と異なって
も、デシャフリングメモリ回路部200において、これ
を補正してくれるため、減速、倍速時の再生画質を向上
させることができる。これと同時に、エラーが発生した
データはメモリに貯蔵されないので、前フィールドのデ
ータに代置されて減速、倍速時の再生画質が向上され
る。
【0018】図3はデシャフリングメモリを表した正確
なデータの貯蔵位置図で、パリティ(parity)8バイト
を除外した46バイトのインナコードを16個行方向に
貯蔵し、これを列方向に58個貯蔵するようになる。し
たがって、ライトアドレスとリードアドレスとの列アド
レスは6ビット、ブロックアドレスは4ビットで構成さ
れる。そして、ライトアドレスは、IDデータとエラー
フラグを利用して発生されるが、ライトアドレスは列方
向へ先に順次的にかわり、その次に行方向へ順次的に増
加する方式で発生される。
【0019】図4は1フィールドに該当するテープの記
録位置を表したものであり、1フィールドは図4のよう
に4個のトラック(T0〜T3)で構成され、1個のト
ラックは4個のセグメントに分けられる。したがって、
これを図3と比較すると、58×46バイトが1個のセ
グメントを構成することが判る。このような理由のた
め、テープの記録位置データであるIDデータを利用し
て、デシャフリングメモリマップ(Deshuffling Memory
Map)のアドレスを発生させることができる。そして、
選択部5では、フィールドメモリ7,8をスイッチング
してデータを貯蔵させて読出すために、ライトアドレス
とリードアドレスとを選択し、パッドコントロールでは
データのライト/リードパッドを制御する。
【0020】今までデータを貯蔵して読出す方法を説明
したが、エラー訂正装置はデータのみならずエラーフラ
グも貯蔵しなければならない。何故ならば、ECCアウ
タディコーダ(Outer Decoder)ECCODは、図1の
エラーフラグを利用してエラー訂正をするためのもので
ある。したがって、フラグメモリ9,10,11,12
は、エラーフラグを貯蔵するためのメモリである。エラ
ーが発生したインナコードまたは同期ブロックはメモリ
に貯蔵されないが、エラーフラグはメモリに貯蔵され、
ECCアウタディコーダ(Outer Decoder)ECCODか
らエラーが発生した位置を判別することができる。それ
故に、フラグメモリ9〜12の制御はフィールドメモリ
7,8の制御とは他の方法によって行う。
【0021】フラグメモリ9〜12の動作モードとパッ
ドコントロールに必要なコントロール信号は、図7に表
したものと同一である。
【0022】一方、エラーフラグはインナコード単位に
“H”または“L”に表れるため、フィールドメモリ
7,8に必要な16ビットのアドレス中、行アドレスを
除外した10ビットのアドレスだけを利用してもよい。
そして、フィールドメモリ7,8はフィールドの区分を
図7のように、F−SEL信号だけでメモリスイッチン
グが可能であるが、フラグメモリ9〜12はフレーム
(frame)区分をしてくれるフレーム信号も必要であ
る。したがって、フラグメモリ9〜12のアドレスはフ
ィールドメモリ7,8のアドレスと共有して使用するた
め、エラー発生時にデータを貯蔵しないために、ライト
アドレスが発生されない。この場合、エラーフラグはフ
ラグメモリ9〜12に貯蔵されなければならないため、
フィールドメモリ7,8とは別にフレーム信号が必要で
ある。
【0023】たとえば、フィールドメモリ7,8のアド
レスとフラグメモリ9〜12のフレームを共有せず、エ
ラー発生時もライトアドレスを発生させるならば、フレ
ーム信号が必要なくなりフラグメモリも2個に縮小され
る。しかし、この場合は、エラー発生にもかかわらず、
信頼度が低いIDデータを利用してライトアドレスを発
生させることになり、かえってエラーが発生されないデ
ータに該当するライトアドレスが発生されることもある
ので、エラーにする損失が大きくなる。それ故に、フレ
ーム信号を使用して4個のフラグメモリをスイッチング
すればエラーによる損失を最小にすることができる。
【0024】一方、図7に表したフラグメモリスイッチ
ング方法は、次のようである。
【0025】図7のように、フレーム選択信号F−SE
L=“L”の場合、フラグメモリ9にはライトアドレス
が供給され、エラーフラグが貯蔵される。たとえば、エ
ラーフラグ入力(ERROR FLAG IN)が“H”のときは、ラ
イトアドレスが発生されないため、結局フラグメモリ9
に貯蔵されるのはエラーフラグ入力が“L”の場合にエ
ラーフラグだけ貯蔵される。しかし、ライトアドレスが
発生されない領域は、全て“H”のデータが貯蔵されて
いる。何故ならば図7のように、ライトアンドライトア
ドレス前にライトアンドリードアドレス(信号FRAM
E=“H”、信号F−SEL=“L”)期間で順次的に
増加するリードアドレスを使用して、予めメモリの全て
の領域に“H”を貯蔵しておいたためである。
【0026】図7のように、信号FRAME=“L”で
あり、信号F−SEL=“H”のときに、リードアドレ
スを利用してエラーフラグを読出す。したがって、各々
のフラグメモリ9〜12の立場で見れば、WH→W−R
の順に全てが選択され、エラーフラグをライト/リード
するようになる。パッドコントロール14,15,1
6,17は、このような動作モードにあうようにフラグ
メモリ入出力を制御し、内部構造は図5と同一である。
図5のように、信号EA=“L”のとき、メモリにエラ
ーフラグが貯蔵され、信号EB=“L”のとき、メモリ
からエラーフラグが読出される。EA=EB=“H”の
ときには、図7のようにWH動作モードとして“H”が
貯蔵される。各々のモードに必要なコントロール信号
は、図7に示されている。
【0027】
【発明の効果】以上のように本発明によれば、IDデー
タとエラーフラグを利用してデシャフリングメモリにラ
イトアドレスを発生させてデータを貯蔵し、同じアドレ
スをフラグメモリに適用してエラーフラグを貯蔵するこ
とによって、減速、倍速時において、再生データが記録
データとは別の順に再生されてもこれを補正することが
でき、またエラーが発生された部分はエラーのない前フ
ィールドのデータに代置できるため、再生画質を向上さ
せることができる。
【0028】また本発明によれば、再生同期信号の不安
定による同期検波エラーを最小化することができ、デー
タとコントロール信号とのタイミングが食い違うのを防
止できる。
【0029】さらにまた本発明によれば、216×8ビッ
トのデータ貯蔵用メモリ2個と210×1ビットのエラー
フラグ貯蔵用メモリ4個を使用すればよいので、既存の
デシャフリング回路に比べメモリ容量を縮小できるだけ
でなく、別途の付加回路を必要としないという利点があ
る。
【図面の簡単な説明】
【図1】本発明のエラー訂正装置のブロック構成図であ
る。
【図2】図1のデシャフリング(deshufling)手段に該
当する詳細なブロック図である。
【図3】デシャフリングメモリマップを表した正確なデ
ータの貯蔵位置図である。
【図4】記録、再生用テープのトラックセグメント(tr
ack segment)の構成図である。
【図5】図2のパッドコントロール部の内部構成図であ
る。
【図6】図2のIDデータとEF(Error Flag)との関
係図である。
【図7】エラーフラグメモリ(Error Flag Memory)の
動作とパッドコントロールに必要なコントロール信号を
表す図である。
【符号の説明】
1 IDRL ROM 2 IDBL ROM 3 ライトアドレス発生部 4 リードアドレス発生部 5,6 選択(selector)部 7,8 フィールド(field)メモリ部 9,10,11,12 フラグ(flag)メモリ部 13,14,15,16,17 パス(path)コントロ
ール部 18 選択部 100 メモリ用アドレス発生部 200 デシャフリングメモリ回路部 300 パッドコントロール回路部 400 デシャフリング手段

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 (a)入力されるデジタル映像データを
    2重符号化し、シャフリングを行って、それを磁気テー
    プにID信号とともに記録するための手段と、 (b)同期ブロックによって前記テープに記録されたデ
    ータを読出し、エラー訂正を行い、読出された同期ブロ
    ックからID信号を検出し、エラーフラグを発生するE
    CCインナデコーダと、 (c)ECCインナデコーダから発生されたデータをデ
    シャフリングするデシャフリング手段であって、 (c1)ECCインナデコーダからのデータをストアす
    るフィールドメモリ7,8と、 (c2)ECCインナデコーダからのエラーフラグをス
    トアする第1〜第4のエラーフラグメモリ9〜12とを
    備えるデシャフリング手段と、 (d)メモリコントロール手段であって、 フィールドメモリ7,8の入力を制御する第1選択信号
    F−SELと、 フィールドメモリの出力を制御する第2選択信号FRA
    Mと、 第1エラーフラグメモリの入力を制御する第1コントロ
    ール信号EA1と、 第1エラーフラグメモリの出力を制御する第2コントロ
    ール信号EB1と、 第2エラーフラグメモリの入力を制御する第3コントロ
    ール信号EA2と、 第2エラーフラグメモリの出力を制御する第4コントロ
    ール信号EB2と、 第3エラーフラグメモリの入力を制御する第5コントロ
    ール信号EA3と、 第3エラーフラグメモリの出力を制御する第6コントロ
    ール信号EB3と、 第4エラーフラグメモリの入力を制御する第7コントロ
    ール信号EA4と、 第4エラーフラグメモリの出力を制御する第8コントロ
    ール信号EB4とを発生し、 このメモリコントロール手段は、第1〜第4フラグメモ
    リにそれぞれ接続されているメモリコントロール手段
    と、 (e)メモリアドレス発生手段であって、 (e1)ECCインナデコーダからのデータを、フィー
    ルドメモリおよびエラーフラグメモリに書込む書込みア
    ドレスを発生する書込みアドレス発生部と、 (e2)フィールドメモリおよびエラーフラグメモリか
    らのデータを読出すための読出しアドレスを発生する読
    出しアドレス発生部と、 (e3)第1アドレス選択部5であって、第1および第
    2選択信号F−SEL,FRAMに応答して、書込みア
    ドレス発生部および読出しアドレス発生部の出力の1つ
    を選択して、2つのフィールドメモリのうちの1つにそ
    れを与えてフィールドメモリからの出力の1つを選択的
    に導出する第1アドレス選択部と、 (e4)第1〜第8コントロール信号に応答し、書込み
    アドレス発生部および読出しアドレス発生部の出力の1
    つを選択して4つのエラーフラグメモリの1つにそれを
    与えて、エラーフラグメモリからの出力の1つを選択的
    に導出するための第2アドレス選択部と、 (e5)ID信号に応答し、入力データをフィールドメ
    モリおよびフラグメモリに記録するために書込みアドレ
    スの列アドレスとブロックアドレスとの初期値を発生
    し、その初期値を書込みアドレス発生部に与える手段と
    を備えるメモリアドレス発生手段とを含み、 (f)前記メモリコントロール手段はさらに、 (f1)第1フラグメモリの書込みアドレスでエラーフ
    ラグを書込むための書込みパスを与え、または第1フラ
    グメモリの読出しアドレスからのエラーフラグを読出す
    ための読出しパスを与える第1パスコントローラと、 (f2)第2フラグメモリの書込みアドレスでエラーフ
    ラグを書込むための書込みパスを与え、または第2フラ
    グメモリの読出しアドレスからのエラーフラグを読出す
    ための読出しパスを与える第2パスコントローラと、 (f3)第3フラグメモリの書込みアドレスでエラーフ
    ラグを書込むための書込みパスを与え、または第3フラ
    グメモリの読出しアドレスからのエラーフラグを読出す
    ための読出しパスを与える第3パスコントローラと、 (f4)第4フラグメモリの書込みアドレスでエラーフ
    ラグを書込むための書込みパスを与え、または第4フラ
    グメモリの読出しアドレスからのエラーフラグを読出す
    ための読出しパスを与える第4パスコントローラと、 (f5)第1〜第4パスコントローラからの出力の1つ
    を選択する出力選択部18とを含むことを特徴とするデ
    ジタルデータのエラー訂正装置。
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