JPS6329451B2 - - Google Patents
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- JPS6329451B2 JPS6329451B2 JP53047247A JP4724778A JPS6329451B2 JP S6329451 B2 JPS6329451 B2 JP S6329451B2 JP 53047247 A JP53047247 A JP 53047247A JP 4724778 A JP4724778 A JP 4724778A JP S6329451 B2 JPS6329451 B2 JP S6329451B2
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- Japan
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- circuit
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- 238000012937 correction Methods 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 claims description 4
- 230000008054 signal transmission Effects 0.000 claims description 3
- 208000011580 syndromic disease Diseases 0.000 description 18
- 238000010586 diagram Methods 0.000 description 9
- 239000002131 composite material Substances 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0041—Arrangements at the transmitter end
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Computer Networks & Wireless Communication (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- Television Systems (AREA)
Description
【発明の詳細な説明】
本発明は、バースト誤りの多い伝送系に適用し
て好適なデジタル信号伝送方法に関する。
て好適なデジタル信号伝送方法に関する。
以下、本発明の一実施例について説明する。第
１図に送信側に設けられるエンコーダが示されて
いる。入力端子１には、オーデイオ信号等のアナ
ログ信号がサンプリングされ、そのサンプリング
出力の１個が１ワードとされた情報ビツト系列が
供給される。並列化回路２によつて入力情報ビツ
ト系列の奇数番目のワードとその偶数番目のワー
ドとが分離される。並列化回路２の出力に第２図
Ａに示すように奇数番目のワードからなる第１の
情報ビツト系列H1と偶数番目のワードからなる
第２の情報ビツト系列H2とが得られる。このビ
ツト系列H1及びH2が加算回路３に供給され、、
加算回路３からパリテイビツト（偶数パリテイ）
からなる第１の誤り訂正用ビツト系列H3（第２図
Ｂ参照）が得られる。加算回路３及び以下に述べ
る加算回路は、全て（mod.2）の加算法に従つた
演算を行なうもので、具体的にはエクスクルーシ
ブオアゲートで構成される。並列伝送される２個
のビツト系列H1及びH2の夫々の第２図Ａにおい
て同一タイミングで示す２ワードからパリテイビ
ツト系列H3が形成される。例えば（P1＝A1
A2）である。また、ビツト系列H2及びH3が遅延
回路D1及びD2によつて夫々２ワード及び４ワー
ド遅延される。遅延回路D1及びD2としてシフト
レジスタ等が使用される。従つて遅延回路D1及
びD2の出力に夫々第２図Ｃ及びＤに示すビツト
系列H4及びH5が現れる。これらのビツト系列
H1，H4及びH5のうちで同一タイミングで示す３
ワードから第２図Ｅに示すパリテイビツト（偶数
パリテイ）からなる第２の誤り訂正用ビツト系列
H6が加算回路４によつて形成される。例えば
（Q1＝A1A-2P-7）である。４個のビツト系
列H1，H4，H5，H6が直列化回路５に加えられ
る。これらビツト系列は４行複数列のマトリクス
形式のコード構成を形成し、このコード構成の各
列毎に順次直列化されて出力端子６に取り出され
る。例えば出力端子６にA1、A-2、P-7、Q1、
A3、A0、P-5、Q3………の順序の直列データが
生じる。この直列データが必要に応じて変調、増
幅されて伝送される。
１図に送信側に設けられるエンコーダが示されて
いる。入力端子１には、オーデイオ信号等のアナ
ログ信号がサンプリングされ、そのサンプリング
出力の１個が１ワードとされた情報ビツト系列が
供給される。並列化回路２によつて入力情報ビツ
ト系列の奇数番目のワードとその偶数番目のワー
ドとが分離される。並列化回路２の出力に第２図
Ａに示すように奇数番目のワードからなる第１の
情報ビツト系列H1と偶数番目のワードからなる
第２の情報ビツト系列H2とが得られる。このビ
ツト系列H1及びH2が加算回路３に供給され、、
加算回路３からパリテイビツト（偶数パリテイ）
からなる第１の誤り訂正用ビツト系列H3（第２図
Ｂ参照）が得られる。加算回路３及び以下に述べ
る加算回路は、全て（mod.2）の加算法に従つた
演算を行なうもので、具体的にはエクスクルーシ
ブオアゲートで構成される。並列伝送される２個
のビツト系列H1及びH2の夫々の第２図Ａにおい
て同一タイミングで示す２ワードからパリテイビ
ツト系列H3が形成される。例えば（P1＝A1
A2）である。また、ビツト系列H2及びH3が遅延
回路D1及びD2によつて夫々２ワード及び４ワー
ド遅延される。遅延回路D1及びD2としてシフト
レジスタ等が使用される。従つて遅延回路D1及
びD2の出力に夫々第２図Ｃ及びＤに示すビツト
系列H4及びH5が現れる。これらのビツト系列
H1，H4及びH5のうちで同一タイミングで示す３
ワードから第２図Ｅに示すパリテイビツト（偶数
パリテイ）からなる第２の誤り訂正用ビツト系列
H6が加算回路４によつて形成される。例えば
（Q1＝A1A-2P-7）である。４個のビツト系
列H1，H4，H5，H6が直列化回路５に加えられ
る。これらビツト系列は４行複数列のマトリクス
形式のコード構成を形成し、このコード構成の各
列毎に順次直列化されて出力端子６に取り出され
る。例えば出力端子６にA1、A-2、P-7、Q1、
A3、A0、P-5、Q3………の順序の直列データが
生じる。この直列データが必要に応じて変調、増
幅されて伝送される。
第３図に受信側に設けられるデコーダが示され
ている。第３図において７で示される入力端子に
必要に応じて復調、増幅された受信直列データが
加えられ、受信直列データが並列化回路８によつ
て並列伝送される４個のビツト系列H1，H4，
H5，H6に変換される。ビツト系列H1及びH4が
夫々遅延回路D3及びD4によつて４ワード及び２
ワード遅延される。遅延回路D3及びD4の出力に
現れるビツト系列を夫々H1′及びH2′とする。即
ちデコーダにおいては、エンコーダにおけるのと
同様の時間関係にある４個のビツト系列H1，
H4，H5，H6を得、次にやはりエンコーダにおけ
るのと同様の時間関係にある３個のビツト系列
H1′，H2′，H5を得ている。このように時間関係
を元に戻すために伝送される直列データの例えば
４ワード毎にデータ同期信号が付加されている。
ている。第３図において７で示される入力端子に
必要に応じて復調、増幅された受信直列データが
加えられ、受信直列データが並列化回路８によつ
て並列伝送される４個のビツト系列H1，H4，
H5，H6に変換される。ビツト系列H1及びH4が
夫々遅延回路D3及びD4によつて４ワード及び２
ワード遅延される。遅延回路D3及びD4の出力に
現れるビツト系列を夫々H1′及びH2′とする。即
ちデコーダにおいては、エンコーダにおけるのと
同様の時間関係にある４個のビツト系列H1，
H4，H5，H6を得、次にやはりエンコーダにおけ
るのと同様の時間関係にある３個のビツト系列
H1′，H2′，H5を得ている。このように時間関係
を元に戻すために伝送される直列データの例えば
４ワード毎にデータ同期信号が付加されている。
ビツト系列H1，H4，H5，H6の１ワードずつ
が加算回路９に供給され、ビツト系列H1′，H2′，
H5の１ワードずつが加算回路１０に供給される。
加算回路９及び１０は、シンドロームを形成する
ためのものである。本発明では畳み込みコードを
使用しているために、加算回路９及び１０の出力
に夫々４個の１ワード遅延回路D5〜D8及びD15〜
D18が直列に設けられて以前のシンドロームも訂
正論理回路１１に供給するようにしている。更
に、ビツト系列H1′及びH2′が夫々１ワード遅延
回路D9及びD10を介して訂正用の加算回路a1及び
a2に加えられ、加算回路a1及びa2の出力が２ワー
ド遅延回路D11及びD12に供給され、遅延回路D12
の出力が訂正用の加算回路a3に加えられる。遅延
回路D11及び加算回路a3の出力が直列化回路１２
に供給され、その出力端子１３に誤りが訂正され
た直列データが得られる。なお、遅延回路D9，
D10は、訂正論理回路１１の論理動作に必要な時
間を確保するためであり、遅延回路D11，D12は、
２ワード前の誤りを訂正すると共に、データの同
期関係を保つためのものである。図示せずもこの
直列データをPCM復調することによつてアナロ
グ信号を得ることができる。
が加算回路９に供給され、ビツト系列H1′，H2′，
H5の１ワードずつが加算回路１０に供給される。
加算回路９及び１０は、シンドロームを形成する
ためのものである。本発明では畳み込みコードを
使用しているために、加算回路９及び１０の出力
に夫々４個の１ワード遅延回路D5〜D8及びD15〜
D18が直列に設けられて以前のシンドロームも訂
正論理回路１１に供給するようにしている。更
に、ビツト系列H1′及びH2′が夫々１ワード遅延
回路D9及びD10を介して訂正用の加算回路a1及び
a2に加えられ、加算回路a1及びa2の出力が２ワー
ド遅延回路D11及びD12に供給され、遅延回路D12
の出力が訂正用の加算回路a3に加えられる。遅延
回路D11及び加算回路a3の出力が直列化回路１２
に供給され、その出力端子１３に誤りが訂正され
た直列データが得られる。なお、遅延回路D9，
D10は、訂正論理回路１１の論理動作に必要な時
間を確保するためであり、遅延回路D11，D12は、
２ワード前の誤りを訂正すると共に、データの同
期関係を保つためのものである。図示せずもこの
直列データをPCM復調することによつてアナロ
グ信号を得ることができる。
デコーダの誤り訂正動作について説明する。受
信された１ワードに含まれる誤りワードをｅとし
て示し、情報ビツト系列及びパリテイビツト系列
の各ワードとの対応関係を示すためにｅに対して
ワード番号のサフイツクスを付せば、加算回路９
により形成されるシンドロームの一部は、下式で
示すものとなる。
信された１ワードに含まれる誤りワードをｅとし
て示し、情報ビツト系列及びパリテイビツト系列
の各ワードとの対応関係を示すためにｅに対して
ワード番号のサフイツクスを付せば、加算回路９
により形成されるシンドロームの一部は、下式で
示すものとなる。
y1＝e1e-2eP-7eq1
y3＝e3e0eP-5eq3
y5＝e5e2eP-3eq5
y7＝e7e4eP-1eq7
y9＝e9e6eP1eq9
また加算回路１０により形成されるシンドロー
ムの一部は、下式で示すものとなる。
ムの一部は、下式で示すものとなる。
x-7＝e-7e-6eP-7
x-5＝e-5e-4eP-5
x-3＝e-3e-2eP-3
x-1＝e-1e0eP-1
x1＝e1e2eP1
これらシンドロームは、誤りがなければその全
てのビツトが“０”となる。（ei＋ej＝０）（但し、
ei≠０、ej≠０）となる場合が生じる確率は、ワ
ード長をｎ（ビツト）としたときに2-nであり、ワ
ード長ｎを充分長くすれば、２つの誤りワード
（ei、ej）が偶然同一となる確率が無視しうるほど
小さくなる。また、加算回路９及び１０からシン
ドロームが発生するタイミングは、情報ビツト系
列との関係において第２図Ｆ及びＧに示すものと
なる。
てのビツトが“０”となる。（ei＋ej＝０）（但し、
ei≠０、ej≠０）となる場合が生じる確率は、ワ
ード長をｎ（ビツト）としたときに2-nであり、ワ
ード長ｎを充分長くすれば、２つの誤りワード
（ei、ej）が偶然同一となる確率が無視しうるほど
小さくなる。また、加算回路９及び１０からシン
ドロームが発生するタイミングは、情報ビツト系
列との関係において第２図Ｆ及びＧに示すものと
なる。
訂正論理回路１１の訂正論理動作が第４図のフ
ローチヤートに示されている。第４図において判
定ブロツクの〇印側が肯定を意味し、〇印が付さ
れてない側が否定を意味しており、またZcは、
対応する遅延回路にホールドされているシンドロ
ームの全ビツトを“０”にするクリア動作を意味
している。更に、第５図にシンドロームの相互関
係が示されている。第５図における水平方向の各
誤りワードによつて加算回路９からのシンドロー
ムが形成され、同図における垂直方向の各誤りワ
ードによつて加算回路１０からのシンドロームが
形成される。
ローチヤートに示されている。第４図において判
定ブロツクの〇印側が肯定を意味し、〇印が付さ
れてない側が否定を意味しており、またZcは、
対応する遅延回路にホールドされているシンドロ
ームの全ビツトを“０”にするクリア動作を意味
している。更に、第５図にシンドロームの相互関
係が示されている。第５図における水平方向の各
誤りワードによつて加算回路９からのシンドロー
ムが形成され、同図における垂直方向の各誤りワ
ードによつて加算回路１０からのシンドロームが
形成される。
前述のようにシンドローム（y1、y5、y9）
（x-7、x-3、x1）が訂正論理回路１１に与えられ
るタイミングでは、情報ビツト系列A1，A2，
A-2に夫々含まれるe1、e2、e-2の誤りワードの訂
正が可能であり、加算回路a1，a2，a3に所定のシ
ンドロームを加算することでこれら誤りの訂正が
なされる。
（x-7、x-3、x1）が訂正論理回路１１に与えられ
るタイミングでは、情報ビツト系列A1，A2，
A-2に夫々含まれるe1、e2、e-2の誤りワードの訂
正が可能であり、加算回路a1，a2，a3に所定のシ
ンドロームを加算することでこれら誤りの訂正が
なされる。
簡単のためフローチヤート（第４図）の一部に
ついて第５図を参照して説明する。まず（x1＝
０）であれば、A1、A2、P1に関する誤りが存在
しないことであるから次のステツプに進む。（x1
≠０）で（y1＝０）であれば、e2、e′P1の少なく
共何れかが存在することであり、その判別のため
に（x1＝y5）が成立するか否かが調べられる。
（x1＝y5）であれば、A2に関する誤りワードe2が
存在していることであり、受信データが（A2＋
e2）であることを意味する。従つて（x1＝e2）で
あるから、加算回路a2において（A2＋e2＋x1）
の演算によつて正しいワードA2を得ることがで
きる。そして、遅延回路D15，D7がクリアされて
次のステツプに移行したときは、（x1＝y5＝０）
とされるようになされる。これは、上述のように
誤りワードe2が訂正ずみにも拘らず、再び訂正動
作を行なう無駄やその際に訂正ミスを生じたりす
ることを防止するためである。クリアの必要性
は、他の場合でも同様である。（x1≠y5）であれ
ば、（x1＝y9）であるかどうかが判別される。（x1
＝y9）であれば、P1に関する誤りワードeP1が存
在していることである。D5がクリアされて次の
ステツプに進む。（x1≠y9）でも次のステツプに
進む。
ついて第５図を参照して説明する。まず（x1＝
０）であれば、A1、A2、P1に関する誤りが存在
しないことであるから次のステツプに進む。（x1
≠０）で（y1＝０）であれば、e2、e′P1の少なく
共何れかが存在することであり、その判別のため
に（x1＝y5）が成立するか否かが調べられる。
（x1＝y5）であれば、A2に関する誤りワードe2が
存在していることであり、受信データが（A2＋
e2）であることを意味する。従つて（x1＝e2）で
あるから、加算回路a2において（A2＋e2＋x1）
の演算によつて正しいワードA2を得ることがで
きる。そして、遅延回路D15，D7がクリアされて
次のステツプに移行したときは、（x1＝y5＝０）
とされるようになされる。これは、上述のように
誤りワードe2が訂正ずみにも拘らず、再び訂正動
作を行なう無駄やその際に訂正ミスを生じたりす
ることを防止するためである。クリアの必要性
は、他の場合でも同様である。（x1≠y5）であれ
ば、（x1＝y9）であるかどうかが判別される。（x1
＝y9）であれば、P1に関する誤りワードeP1が存
在していることである。D5がクリアされて次の
ステツプに進む。（x1≠y9）でも次のステツプに
進む。
また（y1≠０）で（x1＝y1）が成立するとき
は、A1に関する誤りワードe1が存在することを
意味するので、加算回路a1において（A1＋e1）＋
x1の演算によつて誤りを訂正でき、次のステツプ
で（x1＝０）とするために遅延回路D15がクリア
される。
は、A1に関する誤りワードe1が存在することを
意味するので、加算回路a1において（A1＋e1）＋
x1の演算によつて誤りを訂正でき、次のステツプ
で（x1＝０）とするために遅延回路D15がクリア
される。
また（x1、y1≠０）で（x1≠y1）で（y1＝x1＋
x-3）が成立するときは、A1及びA-2に関する誤
りワードe1及びe-2が存在することである。従つ
て加算回路a1及びa3に対して夫々シンドロームx1
及びx-3が供給されて誤りが訂正される。この場
合には、遅延回路D15，D17がクリアされて次の
ステツプにおいて（x1、x-3＝０）となるように
なされる。以下、フローチヤートに従つて訂正論
理回路１１が訂正論理動作を行なう。
x-3）が成立するときは、A1及びA-2に関する誤
りワードe1及びe-2が存在することである。従つ
て加算回路a1及びa3に対して夫々シンドロームx1
及びx-3が供給されて誤りが訂正される。この場
合には、遅延回路D15，D17がクリアされて次の
ステツプにおいて（x1、x-3＝０）となるように
なされる。以下、フローチヤートに従つて訂正論
理回路１１が訂正論理動作を行なう。
VTRを用いたPCM信号記録再生装置に上述の
本発明を適用した実施例が第６図に示されてい
る。１４は、ヘリカルスキヤン方式のVTRを示
し、その映像入力端子１５ｉにテレビ信号と同様
の信号形態とされたPCM信号が供給され、VTR
１４の記録系を介して磁気テープに記録され、こ
の磁気テープの再生出力が再生系を介して映像出
力端子１５ｏに現れる。
本発明を適用した実施例が第６図に示されてい
る。１４は、ヘリカルスキヤン方式のVTRを示
し、その映像入力端子１５ｉにテレビ信号と同様
の信号形態とされたPCM信号が供給され、VTR
１４の記録系を介して磁気テープに記録され、こ
の磁気テープの再生出力が再生系を介して映像出
力端子１５ｏに現れる。
１６Ｌ及び１６Ｒは、夫々ステレオオーデイオ
信号の左チヤンネル信号及び右チヤンネル信号が
供給される端子を示し、１７Ｌ及び１７Ｒは、ロ
ーパスフイルタである。左右のチヤンネルの信号
がサンプリングホールド回路１８Ｌ及び１８Ｒに
よつてサンプリングされ、AD変換器１９Ｌ及び
１９Ｒによつてコード化され、その出力が後述の
エンコーダ２０に供給される。エンコーダ２０に
よつてパリテイビツトの付加、時間軸圧縮等の処
理がなされ、直列コードとして同期混合回路２１
に加えられる。２２は、基本クロツク発振器を示
し、この基本クロツクからサンプリングパルス、
AD変換用のクロツクパルス、複合同期信号、エ
ンコーダ２０に対する制御信号等がパルス発生回
路２３により形成され、同期混合回路２１の出力
がVTR１４の映像入力端子１５ｉに供給される。
信号の左チヤンネル信号及び右チヤンネル信号が
供給される端子を示し、１７Ｌ及び１７Ｒは、ロ
ーパスフイルタである。左右のチヤンネルの信号
がサンプリングホールド回路１８Ｌ及び１８Ｒに
よつてサンプリングされ、AD変換器１９Ｌ及び
１９Ｒによつてコード化され、その出力が後述の
エンコーダ２０に供給される。エンコーダ２０に
よつてパリテイビツトの付加、時間軸圧縮等の処
理がなされ、直列コードとして同期混合回路２１
に加えられる。２２は、基本クロツク発振器を示
し、この基本クロツクからサンプリングパルス、
AD変換用のクロツクパルス、複合同期信号、エ
ンコーダ２０に対する制御信号等がパルス発生回
路２３により形成され、同期混合回路２１の出力
がVTR１４の映像入力端子１５ｉに供給される。
VTR１４により再生され、映像出力端子１５
ｏに取り出されたPCM信号が同期分離回路２４
に供給される。同期分離回路２４で分離された複
合同期信号がパルス発生回路２５に供給され、
PCM信号が後述のデコーダ２６に供給される。
デコーダ２６により時間軸伸長、誤りの検出、誤
りの訂正等の処理がなされ、DA変換器２７Ｌ及
び２７Ｒに供給され、そのアナログ出力がローパ
スフイルタ２８Ｌ及び２８Ｒを介して出力端子２
９Ｌ及び２９Ｒに導れる。デコーダ２６に対する
制御信号、DA変換器２７Ｌ，２７Ｒに対するク
ロツクパルス、同期分離用のタイミングパルス等
がパルス発生回路２５によつて形成される。この
場合のタイムベースが再生複合同期信号である。
ｏに取り出されたPCM信号が同期分離回路２４
に供給される。同期分離回路２４で分離された複
合同期信号がパルス発生回路２５に供給され、
PCM信号が後述のデコーダ２６に供給される。
デコーダ２６により時間軸伸長、誤りの検出、誤
りの訂正等の処理がなされ、DA変換器２７Ｌ及
び２７Ｒに供給され、そのアナログ出力がローパ
スフイルタ２８Ｌ及び２８Ｒを介して出力端子２
９Ｌ及び２９Ｒに導れる。デコーダ２６に対する
制御信号、DA変換器２７Ｌ，２７Ｒに対するク
ロツクパルス、同期分離用のタイミングパルス等
がパルス発生回路２５によつて形成される。この
場合のタイムベースが再生複合同期信号である。
エンコーダ２０は、第７図に示す構成とされて
いる。AD変換器１９Ｌ，１９Ｒから端子３０
Ｌ，３０Ｒに左チヤンネルに関するPCM信号SL
と右チヤンネルに関するPCM信号SRとが供給さ
れ、夫々１ワード遅延回路D19L，D19Rに加えられ
る。この１ワード遅延回路の出力が更に１ワード
遅延回路D20L，D20Rを介してスイツチ回路３１
Ｌ，３１Ｒの入力端に加えられる。スイツチ回路
３１Ｌ，３１Ｒは、互いに同期しており、１ワー
ド時間毎に入力端と出力端とが順次接続されるよ
うになされている。また、PCM信号SL及びSRの
１ワードと夫々の１ワード前の１ワードと更に
夫々の２ワード前の１ワードとの計６ワードが加
算回路３２に加えられる。
いる。AD変換器１９Ｌ，１９Ｒから端子３０
Ｌ，３０Ｒに左チヤンネルに関するPCM信号SL
と右チヤンネルに関するPCM信号SRとが供給さ
れ、夫々１ワード遅延回路D19L，D19Rに加えられ
る。この１ワード遅延回路の出力が更に１ワード
遅延回路D20L，D20Rを介してスイツチ回路３１
Ｌ，３１Ｒの入力端に加えられる。スイツチ回路
３１Ｌ，３１Ｒは、互いに同期しており、１ワー
ド時間毎に入力端と出力端とが順次接続されるよ
うになされている。また、PCM信号SL及びSRの
１ワードと夫々の１ワード前の１ワードと更に
夫々の２ワード前の１ワードとの計６ワードが加
算回路３２に加えられる。
また、一方のスイツチ回路３１Ｌの出力端に現
れるビツト系列H11が直列化回路３３に供給さ
れ、その他の出力端に現れるビツト系列H13，
H15が遅延回路D22，D24を介して直列化回路３３
に供給される。他方のスイツチ回路３１Ｒの各出
力端に現れるビツト系列H12，H14，H16が遅延回
路D21，D23，D25を介して直列化回路３３に供給
される。更に加算回路３２により形成されたビツ
ト系列H17が遅延回路D26を介して直列化回路３
３に供給される。遅延回路D21の遅延量をｄワー
ドとすると、遅延回路D22，D23，D24，D25，D26
の遅延量が夫々2d、3d、4d、5d、6d（ワード）に
選ばれるようになされ、この例では（ｄ＝16ワー
ド）とされている。即ち各遅延回路の遅延量が
16、32、48、64、80、96（ワード）となる。これ
と共に７個のビツト系列H11とH18〜H23とが加算
回路３４に供給されてパリテイビツト系列Ｑから
なるビツト系列H24が形成され、このビツト系列
H24も直列化回路３３に供給される。直列化回路
３３に供給される計８個のビツト系列の夫々から
１ワードずつが取り出されて直列化された直列デ
ータが出力端子３５に得られる。この直列データ
が図示せずもエンコーダ２０内の時間軸圧縮回路
に加えられ、時間軸圧縮回路によつて水平ブラン
キング期間、垂直ブランキング期間に対応するデ
ータ欠如期間が形成される。
れるビツト系列H11が直列化回路３３に供給さ
れ、その他の出力端に現れるビツト系列H13，
H15が遅延回路D22，D24を介して直列化回路３３
に供給される。他方のスイツチ回路３１Ｒの各出
力端に現れるビツト系列H12，H14，H16が遅延回
路D21，D23，D25を介して直列化回路３３に供給
される。更に加算回路３２により形成されたビツ
ト系列H17が遅延回路D26を介して直列化回路３
３に供給される。遅延回路D21の遅延量をｄワー
ドとすると、遅延回路D22，D23，D24，D25，D26
の遅延量が夫々2d、3d、4d、5d、6d（ワード）に
選ばれるようになされ、この例では（ｄ＝16ワー
ド）とされている。即ち各遅延回路の遅延量が
16、32、48、64、80、96（ワード）となる。これ
と共に７個のビツト系列H11とH18〜H23とが加算
回路３４に供給されてパリテイビツト系列Ｑから
なるビツト系列H24が形成され、このビツト系列
H24も直列化回路３３に供給される。直列化回路
３３に供給される計８個のビツト系列の夫々から
１ワードずつが取り出されて直列化された直列デ
ータが出力端子３５に得られる。この直列データ
が図示せずもエンコーダ２０内の時間軸圧縮回路
に加えられ、時間軸圧縮回路によつて水平ブラン
キング期間、垂直ブランキング期間に対応するデ
ータ欠如期間が形成される。
上述のエンコーダ２０の動作について第８図及
び第９図を参照して説明する。加算回路３２にお
いてPCM信号SL，SRのワードと夫々の１ワード
前のワードと夫々の２ワード前のワードとの６ワ
ードからパリテイビツトからなるビツト系列H17
が形成される。例えば（L1R1L2R2L3
R3）の演算によつて１ワードのパリテイビツト
系列P1が形成される。スイツチ回路３１Ｌ及び
３１Ｒの各出力端から現れる６個のビツト系列
H11〜H16と上述のビツト系列H17とは第８図に示
すものとなる。そしてビツト系列H11〜H17のう
ちのビツト系列H11を除くH12〜H17が遅延回路
D21〜D26によつて夫々遅延されることによつて
ビツト系列H18〜H28が得られる。このビツト系
列H18〜H23と遅延されてないビツト系列H11とで
形成される７個のビツト系列から１ワードずつが
加算回路３４に供給されてビツト系列H24が形成
される。例えば（L1R-47L-94R-142L-189
R-237P-287）の演算によつて１ワードのパリ
テイビツト系列Q1が形成される。
び第９図を参照して説明する。加算回路３２にお
いてPCM信号SL，SRのワードと夫々の１ワード
前のワードと夫々の２ワード前のワードとの６ワ
ードからパリテイビツトからなるビツト系列H17
が形成される。例えば（L1R1L2R2L3
R3）の演算によつて１ワードのパリテイビツト
系列P1が形成される。スイツチ回路３１Ｌ及び
３１Ｒの各出力端から現れる６個のビツト系列
H11〜H16と上述のビツト系列H17とは第８図に示
すものとなる。そしてビツト系列H11〜H17のう
ちのビツト系列H11を除くH12〜H17が遅延回路
D21〜D26によつて夫々遅延されることによつて
ビツト系列H18〜H28が得られる。このビツト系
列H18〜H23と遅延されてないビツト系列H11とで
形成される７個のビツト系列から１ワードずつが
加算回路３４に供給されてビツト系列H24が形成
される。例えば（L1R-47L-94R-142L-189
R-237P-287）の演算によつて１ワードのパリ
テイビツト系列Q1が形成される。
直列化回路３３では、第８図において同一位置
を占める８ワードずつが直列化される。第９図に
は、同期信号が付加されてVTR１４に供給され
る信号の1H（1Hは水平同期信号HDで規定される
１水平周期を示す）の期間が示されている。ワー
ド長を16ビツトとすると1Hの中に（８×16＝128
ビツト）挿入されることになる。
を占める８ワードずつが直列化される。第９図に
は、同期信号が付加されてVTR１４に供給され
る信号の1H（1Hは水平同期信号HDで規定される
１水平周期を示す）の期間が示されている。ワー
ド長を16ビツトとすると1Hの中に（８×16＝128
ビツト）挿入されることになる。
またデコーダ２６には図示せずも時間軸伸長回
路が設けられており、データ欠如期間が除去され
た直列データが第１０図に示す入力端子３７から
並列化回路３８に供給される。並列化回路３８に
よつて第８図に示す時間関係にある８個のビツト
系列H11及びH18〜H24に分離され、このビツト系
列の夫々の１ワードが加算回路３９に供給され、
加算回路３９によつてシンドロームが形成され
る。これと共に、エンコーダにおけるビツト系列
間の遅延量の差を打ち消すような遅延量の遅延回
路D27〜D32を介されることによつて第８図に示
す時間関係にある７個のビツト系列H11〜H17に
変換され、このビツト系列の夫々の１ワードが加
算回路４０に供給されることによつてシンドロー
ムが形成される。更に、情報ビツト系列からなる
ビツト系列H11〜H16が１ワード遅延回路D33を介
して訂正用の加算回路群a11に供給される。以下、
16ワードの遅延回路D34，D35，D36，D37，D38と
訂正用の加算回路群a12，a13，a14，a15，a16とが
順次設けられる。訂正がなされた情報ビツト系列
がスイツチ回路４２に供給されて左右のチヤンネ
ルのPCM信号に変換され、出力端子４３Ｌ，４
３Ｒに夫々現れる。
路が設けられており、データ欠如期間が除去され
た直列データが第１０図に示す入力端子３７から
並列化回路３８に供給される。並列化回路３８に
よつて第８図に示す時間関係にある８個のビツト
系列H11及びH18〜H24に分離され、このビツト系
列の夫々の１ワードが加算回路３９に供給され、
加算回路３９によつてシンドロームが形成され
る。これと共に、エンコーダにおけるビツト系列
間の遅延量の差を打ち消すような遅延量の遅延回
路D27〜D32を介されることによつて第８図に示
す時間関係にある７個のビツト系列H11〜H17に
変換され、このビツト系列の夫々の１ワードが加
算回路４０に供給されることによつてシンドロー
ムが形成される。更に、情報ビツト系列からなる
ビツト系列H11〜H16が１ワード遅延回路D33を介
して訂正用の加算回路群a11に供給される。以下、
16ワードの遅延回路D34，D35，D36，D37，D38と
訂正用の加算回路群a12，a13，a14，a15，a16とが
順次設けられる。訂正がなされた情報ビツト系列
がスイツチ回路４２に供給されて左右のチヤンネ
ルのPCM信号に変換され、出力端子４３Ｌ，４
３Ｒに夫々現れる。
加算回路３９及び４０の出力に夫々６個の１ワ
ード遅延回路と６個の15ワード遅延回路とが交互
に位置するように直列に設けられており、これら
遅延回路の最終段と所定の段間からシンドローム
が取り出されて訂正論理回路４１に加えられる。
ード遅延回路と６個の15ワード遅延回路とが交互
に位置するように直列に設けられており、これら
遅延回路の最終段と所定の段間からシンドローム
が取り出されて訂正論理回路４１に加えられる。
上述の本発明の他の実施例も前述の一実施例を
拡張した概念である。デコーダの誤り訂正動作の
詳細は省略するが、加算回路３９，４０から夫々
シンドロームy289及びx1が発生しているときに
は、第１０図に示すようにシンドローム（y241、
y193、y145、y97、y49、y1）と（x-47、x-95、
x-143、x-191、x-239、x-287）とが現れて訂正論
理回路４１に加えられることになる。
拡張した概念である。デコーダの誤り訂正動作の
詳細は省略するが、加算回路３９，４０から夫々
シンドロームy289及びx1が発生しているときに
は、第１０図に示すようにシンドローム（y241、
y193、y145、y97、y49、y1）と（x-47、x-95、
x-143、x-191、x-239、x-287）とが現れて訂正論
理回路４１に加えられることになる。
上述の本発明に依れば、バースト誤りの訂正に
有効なデジタル信号伝送方法を実現することがで
きる。畳み込みコードの他のものとしてパリテイ
ビツト系列Ｑからなるビツト系列に代えて誤り検
出用コード例えばCRCコード（Cyclic
Redundancy Check Code：サイクリツク・リダ
ンダンシイ・チエツク・コード）を用いるコード
構成も考えられる。しかし本発明は、このような
コード構成を用いるものより訂正能力を高くする
ことができる。訂正能力の比較を説明するため
に、訂正、補正もれ回数（１時間当りの個数）を
縦軸にビツト相関係数を横軸にとつたグラフを第
１１図として示す。ビツト相関係数が（０、999）
に近ずくほど誤りがバースト的で、逆に（０、
900）に近ずくほどこれがランダム的となる。第
１１図における実線で示す特性がCRCコードを
パリテイビツト系列Ｑの代りに用いた場合を示
す。本発明によると破線で示すように、より訂
正、補正もれ回数を減少できると共に、ランダム
的誤りに対して強くすることができる。
有効なデジタル信号伝送方法を実現することがで
きる。畳み込みコードの他のものとしてパリテイ
ビツト系列Ｑからなるビツト系列に代えて誤り検
出用コード例えばCRCコード（Cyclic
Redundancy Check Code：サイクリツク・リダ
ンダンシイ・チエツク・コード）を用いるコード
構成も考えられる。しかし本発明は、このような
コード構成を用いるものより訂正能力を高くする
ことができる。訂正能力の比較を説明するため
に、訂正、補正もれ回数（１時間当りの個数）を
縦軸にビツト相関係数を横軸にとつたグラフを第
１１図として示す。ビツト相関係数が（０、999）
に近ずくほど誤りがバースト的で、逆に（０、
900）に近ずくほどこれがランダム的となる。第
１１図における実線で示す特性がCRCコードを
パリテイビツト系列Ｑの代りに用いた場合を示
す。本発明によると破線で示すように、より訂
正、補正もれ回数を減少できると共に、ランダム
的誤りに対して強くすることができる。
また本発明においては、複数ビツトから構成さ
れる各情報ワードを単位として、その各誤り訂正
用ワードをワード単位の演算により生成するよう
に誤り訂正符号化するものであるから、訂正復号
時に、誤りビツトを含むワードの位置が判明すれ
ば、誤りのある複数ビツトをワード単位で一括し
て訂正処理することで、そのワード内のビツトで
あれば各誤りビツトの位置まで判明しなくとも訂
正できるという効果を有しており、バースト的に
発生した複数ビツトの誤りでも、訂正可能なワー
ド数の各ワードに含まれるビツトであれば訂正可
能である。従つて、本発明によれば少なくとも１
ワードに含まれる全ビツトの誤りを訂正できる。
さらに本発明においては、第一誤り訂正用ワード
と第二誤り訂正用ワードとを共に、複数の情報ワ
ード系列をまたぐように構成された複数の第一の
情報ワードブロツクとその複数の第一の情報ワー
ドブロツクの互いに異なるブロツクで、かつ複数
の情報ワード系列をまたぐように構成されたブロ
ツクの情報ワードより生成しているので、マトリ
クスの行方向と列方向に夫々誤り訂正ワードを生
成するような、いわゆる積符号のようにマトリク
スの行、列ともにデータが揃つて完成するまで誤
り訂正用ワードの生成を持つ必要がなく、各情報
ワードブロツクの夫々の情報ワード系列にまたが
るデータが揃えば順次第一及び第二誤り訂正用ワ
ードを生成できるためのための待ち時間がなく、
特にオーデイオ信号などのようにリアルタイムで
処理することが要求されるようなデータ処理には
極めて有効である。また本発明においては第一及
び第二誤り訂正用ワードがワード単位の演算によ
り求めているので、夫々の訂正用ワードが同じビ
ツト数で構成され、演算方法や回路を同じビツト
数のデータを扱うものに統一でき、場合によつて
は一部を共用できるなど回路構成を簡単にするの
に有利な点がある。
れる各情報ワードを単位として、その各誤り訂正
用ワードをワード単位の演算により生成するよう
に誤り訂正符号化するものであるから、訂正復号
時に、誤りビツトを含むワードの位置が判明すれ
ば、誤りのある複数ビツトをワード単位で一括し
て訂正処理することで、そのワード内のビツトで
あれば各誤りビツトの位置まで判明しなくとも訂
正できるという効果を有しており、バースト的に
発生した複数ビツトの誤りでも、訂正可能なワー
ド数の各ワードに含まれるビツトであれば訂正可
能である。従つて、本発明によれば少なくとも１
ワードに含まれる全ビツトの誤りを訂正できる。
さらに本発明においては、第一誤り訂正用ワード
と第二誤り訂正用ワードとを共に、複数の情報ワ
ード系列をまたぐように構成された複数の第一の
情報ワードブロツクとその複数の第一の情報ワー
ドブロツクの互いに異なるブロツクで、かつ複数
の情報ワード系列をまたぐように構成されたブロ
ツクの情報ワードより生成しているので、マトリ
クスの行方向と列方向に夫々誤り訂正ワードを生
成するような、いわゆる積符号のようにマトリク
スの行、列ともにデータが揃つて完成するまで誤
り訂正用ワードの生成を持つ必要がなく、各情報
ワードブロツクの夫々の情報ワード系列にまたが
るデータが揃えば順次第一及び第二誤り訂正用ワ
ードを生成できるためのための待ち時間がなく、
特にオーデイオ信号などのようにリアルタイムで
処理することが要求されるようなデータ処理には
極めて有効である。また本発明においては第一及
び第二誤り訂正用ワードがワード単位の演算によ
り求めているので、夫々の訂正用ワードが同じビ
ツト数で構成され、演算方法や回路を同じビツト
数のデータを扱うものに統一でき、場合によつて
は一部を共用できるなど回路構成を簡単にするの
に有利な点がある。
なお、上述の一実施例では３ワード毎に、他の
実施例では７ワード毎にパリテイビツト系列Ｑを
付加したが、これらの数値以外の任意のワード毎
にパリテイビツト系列Ｑを付加するようにしても
良い。
実施例では７ワード毎にパリテイビツト系列Ｑを
付加したが、これらの数値以外の任意のワード毎
にパリテイビツト系列Ｑを付加するようにしても
良い。
第１図は本発明の一実施例におけるエンコーダ
のブロツク図、第２図はその説明に用いる略線
図、第３図は本発明の一実施例におけるデコーダ
のブロツク図、第４図及び第５図はその動作説明
に用いるフローチヤート及び略線図、第６図は
VTRを用いたPCM記録再生装置に本発明を適用
した他の実施例の全体のブロツク図、第７図はそ
のエンコーダのブロツク図、第８図及び第９図は
エンコーダの説明に用いる略線図、第１０図は本
発明の他の実施例におけるデコーダのブロツク
図、第１１図は本発明の説明に用いる略線図であ
る。 １は入力端子、３，４，９，１０，３２，３
４，３９，４０，a1〜a16は加算回路、１１，４
１は訂正論理回路、D1〜D12，D15〜D18，D19L，
D19R，D20L，D20R，D21〜D38は夫々遅延回路であ
る。
のブロツク図、第２図はその説明に用いる略線
図、第３図は本発明の一実施例におけるデコーダ
のブロツク図、第４図及び第５図はその動作説明
に用いるフローチヤート及び略線図、第６図は
VTRを用いたPCM記録再生装置に本発明を適用
した他の実施例の全体のブロツク図、第７図はそ
のエンコーダのブロツク図、第８図及び第９図は
エンコーダの説明に用いる略線図、第１０図は本
発明の他の実施例におけるデコーダのブロツク
図、第１１図は本発明の説明に用いる略線図であ
る。 １は入力端子、３，４，９，１０，３２，３
４，３９，４０，a1〜a16は加算回路、１１，４
１は訂正論理回路、D1〜D12，D15〜D18，D19L，
D19R，D20L，D20R，D21〜D38は夫々遅延回路であ
る。
Claims (1)
- １ 夫々第一の所定数の複数ビツトよりなる複数
の情報ワードより成るデジタル信号を第二の所定
数の複数の情報ワードごとに分割して上記第二の
所定数の複数の情報ワード系列を構成し、夫々
が、上記第二の所定数の複数の情報ワード系列に
またがつて上記第二の所定数の複数の情報ワード
を含むように複数の第一情報ワードブロツクを構
成し、この各第一情報ワードブロツクに含まれる
複数ワードからワード単位の演算によつて上記第
一の所定数の複数ビツトよりなる各第一誤り訂正
用ワードを夫々生成し、夫々が、上記第二の所定
数の複数の情報ワード系列にまたがて上記複数の
第一情報ワードブロツクの互いに異なるブロツク
から選ばれた上記第二の所定数の複数の情報ワー
ドを含むように複数の第二情報ワードブロツクを
構成し、この各第二情報ワードブロツクに含まれ
る複数ワードからワード単位の演算によつて上記
第一の所定数の複数ビツトよりなる各第二誤り訂
正用ワードを夫々生成し、上記複数の情報ワード
と複数の第一誤り訂正用ワードと複数の第二誤り
訂正用ワードとを伝送するようにしたデジタル信
号伝送方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4724778A JPS54139406A (en) | 1978-04-21 | 1978-04-21 | Digital signal transmission method |
| DE19792916102 DE2916102A1 (de) | 1978-04-21 | 1979-04-20 | Digitales signaluebertragungssystem |
| CA325,935A CA1108766A (en) | 1978-04-21 | 1979-04-20 | Digital signal transmitting system |
| GB08225391A GB2102994B (en) | 1978-04-21 | 1979-04-20 | Digital signal storage |
| GB7913749A GB2022372B (en) | 1978-04-21 | 1979-04-20 | Digital signal transmission apparatus |
| NLAANVRAGE7903181,A NL188878C (nl) | 1978-04-21 | 1979-04-23 | Digitaal-signaaloverdrachtstelsel. |
| FR7910237A FR2423935A1 (fr) | 1978-04-21 | 1979-04-23 | Systeme de transmission de signaux numeriques |
| AT0302579A AT369918B (de) | 1978-04-21 | 1979-04-23 | Digitalsignal-uebertragungssystem |
| US06/218,256 US4355392A (en) | 1978-04-21 | 1980-12-19 | Burst-error correcting system |
| AT140382A AT374603B (de) | 1978-04-21 | 1982-04-08 | Verfahren zur umwandlung einer auf einem traeger zu speichernden information |
| US06/492,245 USRE31666E (en) | 1978-04-21 | 1983-05-06 | Burst-error correcting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4724778A JPS54139406A (en) | 1978-04-21 | 1978-04-21 | Digital signal transmission method |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085862A Division JPS6116628A (ja) | 1985-04-22 | 1985-04-22 | 情報ワ−ドの誤り訂正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54139406A JPS54139406A (en) | 1979-10-29 |
| JPS6329451B2 true JPS6329451B2 (ja) | 1988-06-14 |
Family
ID=12769907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4724778A Granted JPS54139406A (en) | 1978-04-21 | 1978-04-21 | Digital signal transmission method |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4355392A (ja) |
| JP (1) | JPS54139406A (ja) |
| AT (1) | AT369918B (ja) |
| CA (1) | CA1108766A (ja) |
| DE (1) | DE2916102A1 (ja) |
| FR (1) | FR2423935A1 (ja) |
| GB (2) | GB2102994B (ja) |
| NL (1) | NL188878C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268504A (ja) * | 1988-04-21 | 1989-10-26 | Cleanup Corp | 多用途家具 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115753A (en) * | 1979-02-27 | 1980-09-05 | Sony Corp | Pcm signal transmission method |
| JPS56105314A (en) * | 1980-01-24 | 1981-08-21 | Sony Corp | Pcm signal processing device |
| JPS56119550A (en) * | 1980-02-25 | 1981-09-19 | Sony Corp | Transmission method of pcm signal |
| JPS574629A (en) * | 1980-05-21 | 1982-01-11 | Sony Corp | Data transmitting method capable of correction of error |
| DE3022573A1 (de) * | 1980-06-16 | 1981-12-24 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | System zur verarbeitung und uebertragung von pcm signalen |
| JPS5710558A (en) * | 1980-06-20 | 1982-01-20 | Sony Corp | Error correcting method |
| CA1161946A (en) * | 1980-07-26 | 1984-02-07 | Sony Corporation | Method and apparatus for recording digitized information on a record medium |
| JPS5736476A (en) * | 1980-08-08 | 1982-02-27 | Sony Corp | Pcm signal recorder and reproducer |
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