DE2916102A1

DE2916102A1 - Digitales signaluebertragungssystem

Info

Publication number: DE2916102A1
Application number: DE19792916102
Authority: DE
Inventors: Toshitada Doi; Akira Iga
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1978-04-21
Filing date: 1979-04-20
Publication date: 1979-10-31
Also published as: CA1108766A; AT369918B; FR2423935B1; FR2423935A1; GB2102994B; ATA302579A; JPS6329451B2; NL188878C; GB2022372A; NL188878B; GB2102994A; GB2022372B; NL7903181A; US4355392A; JPS54139406A

Description

Dipl.-Ing. H. MITSCHERLICH D-BODO MÜNCHEN 22

Dipi.-Ing. K. GUNSCHMANN Steinsdorfstraße 10

Dr. rer. not. W. KÖRBER ® ⁽⁰⁸⁹⁾ * » ^{66 84}

Dipl.-Ing. J. SCHMIDT-EVERS

PATENTANWÄLTE 2916102

(57247/78) - 4 -

SONY CORPORATION
7-35 Kitashinagawa
6-Chome
Shinagawa-ku
Tokyo , Japan

Digitales Signalübertragungssystem

Die Erfindung betrifft ein digitales Signalübertragungssystem, insbesondere ein System zur übertragung von digitalen Informations-Signalen über ein Übertragungsmedium, wie z. B. ein Magnetband oder eine Mikrowellenleitung, das Bündelfehler verursachenden Störungen unterworfen ist, und zur Korrektur der in dem empfangenen digitalen Signal enthaltenen Fehlern.

Es ist bekannt, ein digitales Informationssignal, wie z. B. ein Audio-PCM-Signal (puls -code-moduliert) auf ein Magnetband mit Hilfe eines Video-Bandrecorders aufzunehmen. Indessen ist es bekannt, daß einen Bündelfehler verursachende Signalausfälle häufig in dem von dem Band wiedergegebenen digitalen Signal vorkommen. Es gibt verschiedene Typen von Übertragungssystemen zur Korrektur eines solchen Bündelfehlers, wie es in dem wiedergegebenen PCM-Signal vorkommt. Eines dieser Systeme ist aus der U.S.-PS 3 409 875 bekannt, bei dem das PCM-Signal durch zwei Leitungen übertragen wird, von denen eine eine vorbestimmte Verzögerung aufweist. Auf der Empfangsseite werden die Ausgänge der Leitungen über einen Schalter einem Ausgabegerät angelegt, der durch ein auf einen Fehler ansprechendes Gerät gesteuert wird, welches

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auf ungleiche Signale an den Ausgängen der Leitungen anspricht, so daß bei Entdeckung der ungleichen Signale der Schalter mit der Leitung verbunden wird, die eine Verzögerung für eine vorbestimmte Zeit aufweist. Dadurch kann das System die in der Leitung auftretenden Bündelfehler korrigieren. Jedoch ist es im oben genannten System notwendig, zwei Leitungen zur übertragung des gleichen Signals vorzusehen. Mit anderen Worten ist die Kapazität des Übertragungsmediums notwendigerweise verdoppelt.

Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Übertragungssystem für digitale Signale vorzusehen, bei dem in dem übertragenen Signal enthaltene Bündelfehler auf der Empfangsseite korrigiert werden können.

Eine weitere Aufgabe der Erfindung liegt darin, ein neues System zur Übertragung von digitalen Signalen zusammen mit Paritäts-Signalen vorzusehen, die aus den ursprünglichen Signalen erzeugt sind, und zur Korrektur von Bündelfehlern in dem übertragenen Signal durch Benutzung der Paritäts-Signale.

Zur Lösung dieser Aufgabe schlägt die Erfindung vor, eine Vielzahl von Worten digitaler Informations-Signale Bit um Bit in einem Modulo-zwei-Addierer zu addieren und ein erstes Paritäts-Signal für die vorbestimmte Anzahl von Worten der digitalen Informations-Signale zu erzeugen. Jedes Wort der digitalen Informations-Signale und das Paritäts-Signal werden jeweils derart verzögert, daß sie voneinander verschiedene Verzögerungszeiten aufweisen. Die derart verzögerten Informations-Signale und ersten Paritäts-Signale werden Bit um Bit in einem Modulo-zwei-Addierer addiert, um ein zweites Paritäts-Signal für die Informations- und Paritäts-Signale zu erzeugen, und anschließend wird die vorbestimmte Anzahl von Worten digitaler Informationen sowie die ersten und zweiten Paritäts-Signale seriell durch eine Übertragungsleitung übertragen.

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Weitere Merkmale, Einzelheiten und Vorzüge der Erfindung ergeben sich aus der folgenden Beschreibung einer bevorzugten Ausführungsform sowie anhand der Zeichnung. Hierbei zeigen:

Fig. 1 ein Blockdiagramm eines Codierers eines erfindungsgemäßen Signalübertragungssystems;

Fig. 2A bis 2G Abschnitte digitaler Informations-Signale, wie sie bei dem Codierer der Fig. 1 erscheinen, sowie Paritäts-Signale, die von den digitalen Informations-Signalen gebildet werden;

Fig. 3 ein Blockdiagramm eines Decodierers des erfindungsgemäßen Übertragungssystems;

Fig. 4 ein Ablaufdiagramm, das den Fehler-Korrektur-Algorithmus des Systems nach Fig. 3 zeigt;

Fig. 5 eine Tabelle, die zur Erklärung des Fehler-Korrektur-Algorithmus der Fig. 4 verwendet wird;

Fig. 6 ein Blockdiagramm eines Audio-PCM-Recorders, bei dem das erfindungsgemäße übertragungssystem verwendet wird;

Fig. 7 ein weiteres Blockdiagramm des erfindungsgemäßen Codierers;

Fig. 8 einen Abschnitt.der digitalen Informations-Signale, die bei dem Codierer der Fig. 7 erscheinen und die Paritäts-Signale, die aus den digitalen Informations-Signalen gebildet werden;

Fig. 9 das Format der von dem Codierer nach Fig. 7 gebildeten Signale;

Fig. 10 ein weiteres Blockdiagramm des Decodierers, der für die von dem Codierer der Fig. 7 verarbeiteten digitalen Informations-Signale verwendet wird; und

Fig. 11 eine charakteristische Kurve, die die Fehlerkorrekturfähigkeit des erfindungsgemäßen Systems zeigt.

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Eine Beschreibung einer Ausführungsform der Erfindung wird nun unter Bezugnahme auf die Zeichnungen gegeben. Fig. 1 zeigt einen auf der Übertragungsseite angeordneten Codierer. Eine Folge von Informations-Bits mit ihrem einem Wort, die durch eine Ausgabe eines analogen Signales, wie z. B. eines Audio-Signales, gebildet wird, wird durch eine Eingabeklemme 1 einer Demultiplexer-Schaltung 2 angelegt, indem die eingegebene Folge von Informations-Bits in eine Gruppe von ungeradzahligen Worten und eine Gruppe von geradzahligen Worten umgewandelt wird. Das heißt, eine erste Folge EL von Informations-Bits, die aus den ungeradzahligen Worten besteht, und eine zweite Informations-Bit-Folge H„, die aus den geradzahligen Worten besteht, siehe Fig. 2A, gelangen aus der Demultiplexer-Schaltung 2 heraus. Diese Bit-Folgen H₁ und H₂ werden einer Addierschaltung 3 zugeführt, um daraus eine erste Fehler-Korrektur-Bit-Folge H₃ abzuleiten, die aus Paritäts-Bits (gerade Parität) besteht, siehe Fig. 2B. Der Addierer 3 und die unten erwähnten anderen Addierer sind derart konstruiert, daß sie eine Operation oder Berechnung nach der Modulo-zwei-Summierungsmethode durchführen, und bestehen in praxi aus Exklusiv-ODER-Gattern. Die Paritäts-Bit-Folge H₃ wird von jedem Wort der beiden parallel übertragenen Bit-Folgen H₁ und H₀ gebildet, die mit der gleichen Zeitfolge in Fig. 2A dargestellt sind, wie z. B. P₁ = A₁ ® A₀, wobei das Symbol ® eine Modulo-zwei durchgeführte Addition anzeigt. Die Bit-Folgen H₂ und H₃ werden anschließend Verzögerungsschaltungen D₁ und D₂ angelegt, in denen sie um zwei Worte bzw. vier Worte verzögert werden. Die Verzögerungsschaltungen D₁ und D₂ werden üblicherweise aus Schieberegistern gebildet. Entsprechend erhält man Bit-Folgen H₄ und H₁., wie in Fig. 2C und 2D zu sehen, an den Ausgangsselten der Verzögerungsschaltungen D₁ und D₂. Diese Bit-Folgen H₄ und H₁- werden weiterhin einer Addiereinrichtung 4 angelegt, wo sie Bit um Bit addiert werden, um eine zweite Fehler-Korrektur-Bit-Folge H_g zu bilden, die aus Paritäts-Bits (gerade Parität) bestehen, siehe Fig. 2E, wobei jedes Wort dieser Folge aus jedem Wort der Bit-Folgen H₄ und H₅ unter der gleichen Zeitsteuerung gebildet werden. Die in dem Addierer 4 vorgenommene Addition ist z. B. Q. = A__ ® P_₇· Diese vier Bit-Folgen H₁, H₄, H^ und H_fi werden einer Multiplexerschaltung

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angelegt. Diese Bit-Folgen bilden eine matrixartige Code-Formation mit vier Reihen und mehreren Spalten, und entsprechende Worte werden bei jeder Spalte dieser Code-Formation in eine Reihe umgewandelt, um an der Ausgabeklemme 6 seriell vorliegende Daten zu erhalten, beispielsweise in der Reihenfolge

A₁, A_₂, P_₇, Q₁, A₃, A_Q, P_₅, Q₃, Diese seriellen Daten

werden gegebenenfalls moduliert und verstärkt, bevor sie übertragen werden.

Figur 3 zeigt einen auf der Empfangsseite angeordneten Decodierer Empfangene serielle Daten, die je nach Bedarf demoduliert und verstärkt werden, werden durch eine Eingabeklemme 7 einer Demultiplexerschaltung 8 angelegt, wo die empfangenen seriellen Daten in vier parallel übertragene Bit-Folgen HL, H., H₅ und H, umgewandelt werden. Die Bit-Folgen H₁ und H. werden Verzögerungsschaltungen D, bzw. D. zugeführt, um um vier bzw. zwei Worte verzögert zu werden. Die an den Ausgangsseiten der Verzögerungsschaltungen D_ und D₄ erscheinenden Bit-Folgen werden die Bit-Folgen H₁ bzw. H„. Das bedeutet, daß in dem Decodierer vier Bit-Folgen H₁, H₄, H₁. und H, in der gleichen zeitlichen Beziehung wie in dem Codierer erhalten werden, und anschließend drei Bit-Folgen H₁, H„ und H₅ in der gleichen Zeitbeziehung wie in dem Codierer. Um die zeitliche Beziehung zu dem ursprünglichen Zustand wie oben beschrieben wieder herzustellen, wird z. B. alle vier Worte der zu übertragenden seriellen Daten ein Daten-Synchronisiersignal hinzuaddiert.

Die Bit-Folgen H₁, H₄, H₅ und H_g werden Wort für Wort einem Addierer 9 zugeführt, und die Bit-Folgen H₁ , H₂ und H₁. werden einem Addierer 10 Wort für Wort zugeführt. Die Addier-Einrichtungen 9 und 10 werden zur Bildung von Syndromen (Anzeiger) verwendet. Da bei dieser Erfindung zyklische Codes verwendet werden, werden die Syndrome aus den Addierern 9 und 10 einer Fehler-Korrekturschaltung 11 durch eine Serienschaltung von vier Ein-Wort-Verzögerungsschaltungen D- bis D₈ bzw. eine Serienschaltung von vier Ein-Wort-Verzögerungsschaltungen D_1E. bis D₁O angelegt. Daher werden die aus den Addier-Schaltungen 9 und 10 abgeleiteten Syndrome, die aus den jeweils letzten

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Abschnitten der Serienschaltungen abgeleiteten Syndrome, sowie die aus vorbestimmten zwischen Abschnitten der Serienschaltungen abgeleiteten Syndrome in die logische Schaltung 11 zur Fehler-Korrektur eingeführt. In der Zwischenzeit werden die Bit-Folgen H₁ und Η« aus den Verzogerungsschaltungen D- bzw. D. durch EinWort-Verzögerungsschaltungen Dq bzw. D₁₀ an Fehler-Korrektur-Addierer a₁ und a₂ angelegt, deren Ausgänge an Zwei-Wort-Verzögerungsschaltungen D₁₁ bzw. D₁₂ angelegt sind, und ein Ausgang der Verzögerungsschaltung D₁₂ wird einem Fehler-Korrektur-Addierer a_ angelegt. Die Ausgänge der Verzogerungsschaltungen D₁₁ und des Addierers a, werden einer Multiplexer-Schaltung 12 zugeführt, um an deren Ausgang 13 korrigierte serielle Daten zu erhalten. Die Verzögerungsschaltungen D„ und D₁₀ sind vorgesehen, um eine Zeit zur Verfügung zu stellen, die für eine logische Operation der logischen Schaltung 11 zur Fehler-Korrektur erforderlich ist, und die Verzögerungsschaltungen D₁₁ und D₁ sind vorgesehen, um einen Fehler vor zwei Worten zu korrigieren und eine synchronisierende Beziehung der Daten aufrechtzuerhalten. Obwohl in der Zeichnung nicht dargestellt, werden die aus dem Ausgang 13 austretenden seriellen Daten PGM-demoduliert, so daß das analoge Signal erhalten werden kann.

Im folgenden wird nun die Fehler-Korrektur-Wirkungsweise des Decodierers beschrieben werden. Wenn ein in einem empfangenen Wort enthaltenes fehlerhaftes Wort als e bezeichnet wird, und ein Index der Wortnummer an e angefügt wird, um seine Beziehung zu jedem Wort der Informations-Bit-Folge und der Paritäts-Bit-Folge zu zeigen, wird das durch die Addiereinrichtung 9 gebildete Syndrom nacheinander wie folgt ausgedrückt:

Y₁ - B₁ β e_₂ Θ e_p_₇ © e_q1
Y₃ = e₃ θ e₀ θ e_p_₅ θ e_q3
y₅ = e₅ Θ B₂ © e_p_₃ Θ e_q5
y₇ = e₇ θ e₄ θ e^ φ e_q?
y₉ = e₉ Θ e₆ Φ e_p1 Φ e_qQ .

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Ebenso wird das von der Addiereinrichtung 10 gebildete Syndrom nacheinander wie folgt ausgedrückt:

x_7 = ^e-7 ® ^e-6 ® ^ep-7
x_5 = e_₅ Θ e_₄ Θ e_p_₅

x_3 = e_3 θ e_₂ β e_p_₃

^X-1 ^{= e}-1 ® ^eo ® ^ep-1
X₁ = _βι © e₂ © e_p1 .

Wenn kein Fehler vorliegt, nehmen alle Bits dieser Syndrome den Wert "0" an. Die Wahrscheinlichkeit, eine Beziehung e. +e. =0 (e. \ 0 und e. \ 0) zur erhalten, beträgt 2 , wobei η (Bit) die Wortlänge darstellt. Wenn die Wortlänge η genügend groß gewählt wird, wird die Wahrscheinlichkeit, daß zwei fehlerhafte Worte e. und e. zufällig gleich werden, vernachlässigbar klein. Weiterhin wird der Zeitablauf der Herstellung der Syndrome durch die Addierer 9 und 10 so wie in Fig. 2F und 2E zu sehen, entsprechend den Informations-Bit-Folgen.

Figur 4 ist ein Flussdiagramm, das die Fehlerkorrektur-Wirkung der logischen Schaltung 11 zur Fehler-Korrektur zeigt. In Fig. bedeutet die Seite eines Entscheidungsblockes, an der ein kleiner Kreis angebracht ist, ein "Ja", während die Seite ohne den Kreis ein "Nein" bedeutet. Weiterhin bedeutet Z eine Löschoperation derart, daß alle Bits eines Syndroms, das in einer entsprechenden Verzögerungsschaltung gehalten wird, zu "0" gemacht werden. Figur 5 zeigt eine wechselseitige Beziehung von Syndromen. Die Syndrome aus der Addiereinrichtung werden durch entsprechende fehlerhafte Worte in der horizontalen Richtung der Fig. 5 gebildet, während die Syndrome aus der Addiereinrichtung 10 durch entsprechende fehlerhafte Worte in der senkrechten Richtung von Fig. 5 gebildet werden.

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Zu den Zeitpunkten, bei denen die Syndrome (y.. , y₅, y_g) und (x_₇, x_₃/ X₁) an die Fehler-Korrekturschaltung 11 angelegt werden, können in den Informatxonsworten A₁, A„ bzw. A_„ enthaltene fehlerhafte Worte e.., e„ bzw. e_„ korrigiert werden, und vorbestimmte Syndrome werden zur Korrektur dieser Fehler den Addier-Einrichtungen a₁, a„ und a-, hinzuaddiert.

Um nicht zu ausführlich zu werden, wird das Flußdiagramm der Fig. 4 teilweise beschrieben unter Bezugnahme auf Fig. 5. Zuerst, wenn X₁ = 0 ist, bedeutet dies, daß kein Fehler bezüglich A.., A„ und P₁ existiert, so daß es erforderlich wird, den nächsten Schritt durchzuführen. Wenn X₁ ^ O und y.. = O erfüllt ist, so bedeutet dies, daß entweder e₂ oder e .. vorhanden sind, so daß es erforderlich wird, zu überprüfen, ob X₁ = y- für die obige Entscheidung gültig ist oder nicht. Wenn die Gleichung X₁ = y- erfüllt ist, bedeutet dies, daß das zu A₂ gehörende Fehler-Wort e₂ existiert und daß die empfangenen Daten gleich A₂ + e₂ sind. Da die Gleichung X₁ = e₂ erfüllt ist, wird dementsprechend eine Operation von (A₂ + e„ + X₁) bei der Addier-Einrichtung a₂ durchgeführt, so daß das korrekte Wort A₂ erhalten werden kann. Anschließend werden die Verzögerungsschaltungen j D₁₅ und D_ gelöscht, und zum nächsten Schritt übergegangen. Wenn zum nächsten Schritt übergegangen wird, erhält man X₁ = Yc = 0. Diese Löschoperation wird durchgeführt, um zu verhüten, daß eine Fehler-Korrektur-Operation noch einmal ungeachtet der Tatsache unnütz ausgeführt wird, daß das Fehlerwort e₂ schon, wie oben erwähnt, korrigiert worden ist, und um ebenso eine Falschkorrektur in diesem Fall zu verhindern. Die Löschoperation wird in anderen Fällen in ähnlicher Weise erforderlich.

Wenn χ. \ y_c erhalten wird, ist es weiterhin notwendig, zu entscheiden, ob die Gleichung X₁ = y„ erfüllt ist oder nicht. Wenn sie erfüllt ist, bedeutet dies, daß das zu P₁ gehörende Fehlerwort e_p1 existiert, so daß die Verzögerungschaltung D₅ gelöscht und zu dem nächsten Schritt übergegangen wird. Wenn X₁ ^ y_q erreicht wird, wird es ebenso erforderlich, zum nächsten Schritt überzugehen.

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! Wenn die Gleichungen y~ \ O und X₁ = y.. erfüllt sind, bedeutet j dies, daß das zu A₁ gehörende Fehlerwort e.. existiert, so daß eine Operation (A₁ + e..) +X₁ bei der Addiereinrichtung a..

durchgeführt wird, um den Fehler zu korrigieren, und daß die Verzögerungsschaltung D₁₁. gelöscht wird, um X₁ = 0 beim nächsten Schritt zu erhalten.

Wenn (y*=x*+x_~) unter gleichzeitiger Erfüllung der Gleichung ^xiH°r yA° ^{und x}A^vi ^erfüllt ist, bedeutet dies, das Vorhandensein der zu A₁ und A_„ gehörenden Fehlerworte e.. und β_~. Dementsprechend werden die Syndrome X₁ und x_₃ an die Addierer a₁ bzw. a_ angelegt, um die Fehler zu korrigieren. In diesem Fall werden die Verzögerungsschaltungen D₁₁. und D₁₇ gelöscht, um beim nächsten Schritt X₁=O und x_-,=O zu erhalten. Also wird die Fehler-Korrektur-Operation in ähnlicher Weise in der logischen Fehler-Korrekturschaltung 11 in Übereinstimmung mit dem Ablaufdiagramm der Fig. 4 ausgeführt.

Figur 6 zeigt eine erfindungsgemäße Ausführungsform eines PCM-Signal-Aufnahme- und -Wiedergabegerätes unter Verwendung eines Videobandrecorders. An dem Eingang 15i des Videobandrecorders 14 mit schraubenförmiger Abtastung liegt ein PCM-Signal an, das die gleiche Betriebsart aufweist, wie ein Fernsehsignal. Dieses PCM-Signal wird auf ein Magnetband durch das Aufnahmesystem des Videobandrecorders 14 aufgezeichnet, und eine wiedergegebene Ausgabe von dem Magnetband wird durch sein Wiedergabesystem an seinen Ausgang 15o geliefert.

Rechtskanal-und Linkskanal-Signale eines Stereo-Audio-Signals werden von den Anschlüssen 16R bzw. 16L durch die Tiefpaßfilter 17R bzw. 17L in die Schaltkreise 18R bzw. 18L zur Abtastung und Haltung geliefert. Daher werden abgetastete Signale aus den Schaltungen 18R und 18L in die Analog/Digital-Konverter 19R bzw. 19L zugeführt, um aus diesen digitale Code-Signale abzuleiten, die dann einem noch zu beschreibenden Codierer 20 zugeführt werden. In dem Codierer 20 wird ein Paritäts-Bit hinzugefügt, eine Kompression der Zeitbasis wird ausgeführt, und so weiter zur Erzielung eines seriellen Codes, der einer Schaltung 21

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zur Mischung mit einem Synchronisier-Signal angelegt wird. Um den beschriebenen Vorgang durchzuführen, ist ein Referenztaktoszillator 22 vorgesehen, der einen Referenztakt erzeugt, der in einen impulserzeugenden Schaltkreis 23 geführt wird, um einen Abtastimpuls, einen Taktimpuls zur Analog/Digital-Umwandlung, ein zusammengesetztes Synchronisier-Signal, ein Steuerungs-Signal für den Codierer und dgl. zu erzeugen. Ein Ausgang der Mischschaltung 21 für das Synchronisier-Signal wird dem Eingang 15i des Videobandrecorders 14 angelegt.

Ein von dem Videobandrecorder 14 wiedergegebenes PCM-Signal wird durch seine Ausgangsklemme 15o einer Schaltung 24 zur Abtrennung des Synchronisier-Signals angelegt. Ein bei der das Synchronisier-Signal abtrennenden Schaltung 24 abgetrenntes zusammengesetztes Synchronisier-Signal wird einer impulserzeugenden Schaltung 25 zugeführt, während das PCM-Signal aus der Schaltung 24 einer Decodier-Einrichtung 26 zugeführt wird, die später beschrieben wird. Nachdem das PCM-Signal solchen Vorgängen wie Zeitbasis-Expansion, Fehler-Entdeckung und Fehler-Korrektur in der Decodier-Einrichtung 26 unterworfen wurde, wird es an Digital/Analog-Konverter 27R bzw. 27L angelegt, um aus diesen analoge Ausgaben zu erhalten, die durch Tiefpaßfilter 28R bzw. 28L an die Ausgänge 29R bzw. 29L geliefert werden. Ein Steuersignal für die Decodier-Einrichtung 26, ein Taktimpuls für die Digital/Analog-Konverter 27R und 27L, ein Zeitgeber-Impuls zur Trennung des Synchronisier-Signals und dgl. werden von einer impulserzeugenden Schaltung 25 hergestellt. Eine Zeitbasis in diesem Fall ist das wiedergegebene zusammengesetzte Synchronisier-Signal.

Die Bauart des Codierers 20 ergibt sich aus Fig. 7. Ein zu dem rechten Kanal gehörendes PCM-Signal S₀ und ein zu dem linken Kanal gehörendes PCM-Signal S_L werden von den Analog/Digital-Konvertern 19R bzw. 19L der Fig. 6 durch die Anschlüsse 3OR bzw. 3OL an die Ein-Wort-Verzögerungsschaltungen D₁₉₁, und D_{1 g} angelegt. Die Ausgänge dieser Ein-Wort-Verzögerungsschaltungen D_19R und D-j _9L werden weiterhin durch Ein-Wort-Verzögerungsschaltungen D_2QR bzw. ^₂OL ^{an die} ^Ein9'^an<3^e ^der Schaltkreise 31R

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bzw. 31L angelegt. Die Schaltkreise 31R und 31L arbeiten synchron zueinander, und jeder ihrer Eingänge wird nacheinander mit den Ausgängen des entsprechenden Schaltkreises zu jeder Ein-Wort-Zeit verbunden. Jedes Wort der PCM-Signale S„ und S_T, wobei jedes Wort von dem vorhergehenden um ein Wort verzögert ist, und jedes Wort, welches von dem ersten Signal um zwei Worte verzögert ist, d. h. insgesamt sechs Worte, werden in eine Addier-Einrichtung 32 gebracht, um dort Bit um Bit addiert zu werden.

Eine an einem Ausgang des Schaltkreises 31L erscheinende Bit-Folge H₁₁ wird einer Multiplexer-Schaltung 33 zugeführt, während an den anderen Ausgängen des Schaltkreises 31L erscheinende Bit-Folgen H₁- und H₁,- durch Verzögerungsschaltungen D„₂ und D₂₄ an die Multiplexer-Schaltung 33 angelegt werden. In der Zwischenzeit werden an den Ausgängen des anderen Schaltkreises 31R erscheinende Bit-Folgen H.„, H₁₄ bzw. H₁₆ durch Verzögerungsschaltungen D , D₃₃ bzw. D₅ an die Multiplexer-Schaltung 33 angelegt. Weiterhin wird eine durch die Addier-Einrichtung 32 erzeugte Bit-Folge H₁₇ durch eine Verzögerungsschaltung D₂₆ an die Multiplexer-Schaltung 33 angelegt. Wenn der Betrag der Verzögerung der Verzögerungsschaltung D₂₁ d Worte beträgt, sind die Verzögerungs-Beträge der Verzögerungsschaltungen D₃₂, D₂₃, D₃₄, D₃₅ bzw. D₃₆ als 2d Worte, 3d Worte, 4d Worte, 5d Worte bzw. 6d Worte ausgewählt. In diesem Beispiel ist d als 16 Worte ausgewählt, so daß die Verzögerungsbeträge der entsprechenden Verzögerungsschaltungen 16 Worte, 32 Worte, 48 Worte, 64 Worte, 80 Worte und 96 Worte werden. Diese sieben Bit-Folgen H.. „ und H„ _o bis H₀₀ werden ebenfalls einer Addier-

Il Io Zi

Einrichtung 34 angelegt, um dort Bit um Bit addiert zu werden, um eine Bit-Folge H₃₄ zu erzeugen, die aus einer Paritäts-Bit-Folge Q besteht. Auch diese Bit-Folge H₃₄ wird in die Multiplexer-Schaltung 33 eingeführt. Jedes Wort wird aus diesen acht in die Muliplexer-Schaltung 33 eingeführten Bit-Folgen extrahiert, um serielle Daten zu bilden, die an dem Ausgang 35 vorliegen. Diese seriellen Daten werden einer nicht dargestellten die Zeitbasis komprimierenden Schaltung in der Codier-Einrichtung

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angelegt, um Intervalle zu bilden, in denen keine Daten vorhanden sind, wobei diese Intervalle einer horizontalen Ausblendeperiode und einer vertikalen Aüsblendeperiode entsprechen.

Die Wirkungsweise der Codier-Einrichtung 20 wird nun unter Bezugnahme auf die Figuren 8 und 9 beschrieben. Der Addierer 32 erzeugt die aus Paritäts-Bits von sechs Worten bestehende Bit-Folge H₁₇, wobei die sechs Worte aus jedem Wort der PCM-Signale S_x, und S₇., jedem vorhergehenden Wort der beiden Signale sowie jedem vorvorhergehenden Wort der beiden Signale besteht. Zum Beispiel wird die Berechnung (L₁ ® R₁ © L„ © R₂ θ L, © R-) durchgeführt, um eine Paritäts-Bit-Folge P₁ eines Wortes zu bilden. Die an entsprechenden Ausgängen des Schaltkreises 31L bzw. 31R erscheinenden sechs Bit-Folgen H₁₁ bis EL, und die Bit-Folge H.„ werden in Fig. 8

Il Io I /

gezeigt. Von diesen Bit-Folgen H₁,. bis H₁₇ werden die Bit-Folgen H₁₂ bis H₁₇, mit Ausnahme von H₁₁, durch die entsprechenden Verzögerungsschaltungen D₂₁ bis D₃₆ verzögert, um die Bit-Folgen H₁O bis H₂^ zu ergeben. Jedes Wort aus den sieben Bit-Folgen, bestehend aus den Bit-Folgen H₁O bis H₂₃ und der unverzögerten Bit-Folge H₁₁, wird an den Addierer 34 angelegt, um bitweise addiert zu werden, um die Bit-Folge H„₄ zu bilden. Beispielsweise wird die Berechnung (L₁ © R_₄₇ © L_₉₄ © R_-142 © L_-18g © R_₂₃₇ © ^p_287⁾ durchgeführt, um die Paritäts-Bit-Folge Q₁ eines Wortes zu erhalten.

Die Multiplexer-Schaltung 33 bewirkt die Bildung von seriellen Daten aus jeweils acht zum gleichen Zeitpunkt in Fig. 8 angeordneten Worten. Fig. 9 zeigt ein Beispiel eines an den Videobandrecorder 14_ während einer horizontalen Periode zwischen benachbarten horizontalen Synchronisiersignalen HD anzulegenden Signales. Wenn die Wortlänge als 16 Bit ausgewählt ist, werden 8 χ 16 = 128 Bits innerhalb einer horizontalen Periode eingefügt.

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Figur 10 zeigt ein Beispiel einer Schaltungsanordnung des Decodierers 26. Der Decodierer 26 ist mit einer nicht dargestellten Zeitbasis-Expansionsschaltung versehen, um serielle Daten zu erzeugen, bei denen die Intervalle ohne Daten eliminiert sind. Diese seriellen Daten gelangen von einem Eingang 37 in eine Demultiplexer-Schaltung 38, wo sie in die acht Bit-Folgen H₁. und H.ο bis H₀ „ in der zeitlichen Beziehung der Fig. 8

Il IO ^ 4

umgewandelt werden. Jedes Wort dieser Bit-Folgen wird einem Addierer 3 9 zugeführt, wo sie Bit um Bit addiert werden, um ein Syndrom zu bilden. In der Zwischenzeit sind Verzögerungsschaltungen D₂ bis D₃₂ vorgesehen, um die Unterschiede der Verzögerungszeiten zwischen den entsprechenden Bit-Folgen in dem Codierer und denen im Decodierer auszugleichen. Daher werden die Bit-Folgen H₁₁ und H₁₈ bis H₃₃ in die sieben Bit-Folgen H bis H₁₇ in einer in Fig. 8 gezeigten zeitlichen Beziehung ! umgewandelt, durch Durchgang durch diese Verzögerungsschaltungen ] D₀-, bis D₀.,, und jedes Wort der obigen Bit-Folgen H₁₁ bis H₀-

δ, ι Z. j Il / /

wird einem Addierer 40 zugeführt, wo sie Bit um Bit zur Bildung eines Syndroms addiert werden. Weiterhin werden die aus Informations-Bit-Folgen bestehenden Bit-Folgen H₁₁ bis H.., durch eine Ein-Wort-Verzögerungsschaltung D-, zu einer aus sechs Additions-Schaltungen bestehenden Gruppe a.. ₁ zur Fehler-Korrektor-Addition geführt. In ähnlicher Weise sind 16-Wort-Verzögerungsschaltungen D₃₄, D₃₅, D₃₆, D₃₇ und D₃₈ sowie Fehler-Korrektur-Additionsgruppen a₁₂, a₁₃, a₁₄, a_1c- und a_1fi vorgesehen. Daher werden korrigierte Informations-Bit-Folgen einem Schaltkreis 42 zugeführt, wo sie in rechte und linke PCM-Signale umgewandelt werden, die an den Ausgängen 43R bzw. 43L erhalten werden.

Die Addierer 39 und 40 sind jeweils an ihrem Ausgang mit einer aus insgesamt sechs Ein-Wort-Verzögerungsschaltungen und sechs 15-Wort-Verzögerungsschaltungen gebildeten Serienschaltung verbunden, wobei die Ein-Wort-Verzögerungsschaltungen und die ijS-Wort-Verzögerungsschaltungen abwechselnd aufeinander folgen. Syndrome werden von den letzten Abschnitten dieser Serienschaltungen und von vorbestimmten Zwischenabschnitten dieser Schaltungen abgeleitet, und die derart abgeleiteten Syndrome

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werden der logischen Schaltung 41 zur Fehler-Korrektur angelegt. Die oben beschriebene Ausführungsform der Erfindung weist eine Konzeption auf, die auf der Vergrößerung der vorher beschriebenen Ausführungsform beruht. Obwohl die ins Einzel gehende Beschreibung einer Fehler-Korrektur-Operation dieses Decoders ausgelassen wird, so ist aus Fig. 10 doch zu sehen, daß, wenn die Syndrome Y₂Qg ^und X₁ von den Addierern 39 bzw. 40 erzeugt werden, die Syndrome-y_24<| , Y₁₉₃, Y₁₄₅/ ^97' Y49' ^vi ^und ^x_47' ^x-95' ^X-143' ^X-19V ^x-239' ^X-287 ^auftreten und daß diese Syndrome der logischen Schaltung 41 zur Fehlerkorrektur angelegt werden.

Entsprechend der oben beschriebenen Erfindung kann eine Übertragungsmethode für digitale Signale erzielt werden, die wirksam in der Korrektur von Bündelfehlern ist. Als ein weiterer Typ eines zyklischen Codes wird die Bildung eines Codes unter Verwendung eines Fehler-Entdeckungs-Codes ins Auge gefaßt, z. B. eines CRC-Codes anstelle der Bit-Folge, die aus der Paritäts-Bit-Folge Q besteht (CRC = zyklischer Redundanz-Code). Bei dieser Erfindung kann jedoch die Fehlerkorrektur-Fähigkeit vergrößert werden gegenüber dem oben genannten System, das eine solche Code-Bildung verwendet. Zur Erklärung des Vergleiches der Fehlerkorrektur-Fähigkeiten ist eine graphische Darstellung in Fig. 11 enthalten, in der die Ordinate die Anzahl der Korrektur-Kompensätions-Fehlzeiten (Anzahl von Zeiten pro Stunde) und die Abszisse den Bit-Korrelations-Koeffizienten darstellt. Sobald der Bit-Korrelations-Koeffizient den Wert 0,999 erreicht, nimmt die Anzahl der Bündelfehler zu, während, wenn er den Wert 0,900 erreicht, die zufällig vorkommenden Fehler ansteigen. Die in Fig. 11 mit Hilfe einer ausgezogenen Linie gezeigte Kurve stellt einen Fall dar, wo der CRC-Code anstelle der Paritäts-Bit-Folge Q verwendet wird. Entsprechend der Erfindung, wie durch die gepunktete Linie angezeigt, kann die Anzahl der Korrektur-Kompensations-Fehlzeiten weiter reduziert werden und auch eine größere Anzahl von zufällig auftretenden Fehlern kann korrigiert oder kompensiert werden.

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In der zuerst erwähnten Ausführungsform der Erfindung wird die Paritäts-Bit-Folge Q alle drei Worte addiert, während bei der zweiten Ausführungsform die Paritäts-Bit-Folge Q alle sieben Worte addiert wird. Jedoch ist es ebenfalls möglich, die Paritäts-Bit-Folge Q zu jeder anderen gegebenen Anzahl von Worten zu addieren.

Der Patentanwalt

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Claims

Dlpl.-I.«. H. MITSCHERLICH D-8000 MÜNCHEN 22 Dl-I-I- K- GUNSCHMANN ΪΪΑ,ί Dr. re r. not. W. KORBER S Dipi.-I ng. J. SCHMIDT-EVERS 20. April 1979 PATENTANWÄLTE SE/Schö/ga (57247/78) 2916102 SONY CORPORATION 7-35 Kitashinagawa 6-Chome Shinagawa-ku Tokyo , Japan Digitales Signalübertragungssystem PATENTANSPRÜCHE

1. Digitales Signalübertragungssystem, gekennzeichnet durch:

eine Einrichtung (3) zur Modulo-zwei-Addition einer Vielzahl von Worten digitaler Signale zur Erzeugung eines ersten Fehler-Korrektursignals;

Verzögerungseinrichtungen (0.,D₃) zur Verzögerung der Vielzahl von Worten digitaler Signale und des ersten Fehler-Korrektursignals zur Verarbeitung der digitalen Signale und des ersten Fehler-Korrektursignals derart, daß sie voneinander verschiedene Verzögerungszeiten aufweisen;

eine Einrichtung (4) zur Modulo-zwei-Addition des ersten Fehler-Korrektursignals und mindestens eines der digitalen Signale zur Erzeugung eines zweiten Fehler-Korrektursignals;

eine Einrichtung zur Serienübertragung der Informationssignale und des ersten und des zweiten Fehler-Korrektursignals.

2. Digitales Signalübertragungssystem, gekennzeichnet durch:

eine erste Modulo-zwei-Additionseinrichtung (3) zur Addition einer Vielzahl von digitalen Informationssignalen zur Bildung eines ersten Paritäts-Signals;

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erste Verzögerungseinrichtungen (D₁, D») zur Verzögerung der Informations- und Paritäts-Signale derart, daß die Informationsund Paritäts-Signale voneinander verschiedene Verzögerungszeiten aufweisen;

eine zweite, mit den ersten Verzögerungseinrichtungen (D₁, D₉) verbundene Modulo-zwei-Addiereinrichtung (4) zum Addieren des ersten Paritäts-Signals und mindestens eines der Informations-Signale zur Bildung eines zweiten Paritäts-Signals;

eine Einrichtung zur übertragung und zum Empfang der Informations-Signale sowie der ersten und zweiten Paritäts-Signale;

eine dritte Modulo-zwei-Addiereinrichtung (9) zum Addieren der ersten und zweiten Paritäts-Signale und mindestens eines der Informations-Signale;

zweite Verzögerungseinrichtungen (D-., D.) zum Verzögern der Informations- und Paritäts-Signale derart, daß die in den ersten Verzögerungseinrichtungen (D₁, D„) verzögerten Signale in einer zu der Verzögerung auf der Übertragungsseite entgegengesetzten Art verzögert werden;

eine vierte, mit den zweiten Verzögerungseinrxchtungen (D , D^) verbundene Modulo-zwei-Addiereinrichtung (10) zum Addieren der Informations-Signale und des ersten Paritäts-Signals;

mit den Ausgängen der dritten und vierten Modulo-zwei-Addiereinrichtungen (9,10) verbundene Einrichtungen zur Feststellung, ob die Informations-Signale einen Fehler aufweisen; sowie

eine Einrichtung (11) zur Korrektur des Fehlers in den Informations-Signalen als Reaktion auf die Ausgabe der Feststelleinrichtung.

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3. System nach Anspruch 2, dadurch gekennzeichnet, daß die Fehler-Feststelleinrichtung eine Einrichtung zum Vergleichen der Ausgänge der dritten und vierten Module—zwei-Addiereinrichtungen (9,10) enthält und das Fehler-Signal durch die Ausgabe der Vergleichseinrichtung bestimmt wird.

4. System nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Korrektureinrichtung (11) eine fünfte Modulo-zwei-Addiereinrichtung aufweist zur Addition des Fehler-Signales und der Ausgabe der dritten oder vierten Modulo-zwei-Addiereinrichtung (9,10).

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