DE2915459C2 - Verfahren und Vorrichtung zur fehlerkorrigierenden Codierung serieller wortweise strukturierter Daten, Verfahren und Vorrichtung zur Decodierung derart codierter Signale sowie Aufzeichnungsträger für derart codierte Signale - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur fehlerkorrigierenden Codierung serieller wortweise strukturierter Daten, die PCM-Signale eines rechten und eines linken Stereokanals einer Audiosignalquelle darstellen, eine Vorrichtung zur Codierung gemäß diesem Verfahren, ein Verfahren zur Decodierung derart codierter Signale, eine Vorrichtung zur Durchführung dieser Decodierung sowie einen Aufzeichnungsträger für derart codierte Signale.

Bei der Wiedergewinnung von übertragenen Signalen oder von auf Aufzeichnungsträgern aufgezeichneten Signalen kann es aufgrund von Rauschen, zeitlich geballt auftretenden Störungen und Signalausfällen (burst) zu erheblichen Störungen kommen, die unerwünscht sind. Zur Vermeidung solcher Störungen ist es bekannt, Codierungen durchzuführen, wobei es die Kenntnis der Codierung erlaubt, Fehler im übertragenen bzw. wiedergegebenen Signal festzustellen und, sofern der Fehler ein vorgegebenes Maß nicht übersteigt, auch zu korrigieren.

Aus der US 4,044,328 A1 ist es bekannt, die fortlaufende Anordnung seriell ankommender Daten in jeweils eine feste Anzahl von Wörtern aufweisende Blöcke aufzuteilen und diese durch ein zusätzliches Paritätswort zu sichern. Die Paritätswortermittlung erfolgt spaltenweise seriell nacheinander für eine Wortbreite. In Verzögerungsschaltungen werden fortlaufend die korrespondierenden Wörter aufeinanderfolgender Blöcke um ein zunehmendes Vielfaches einer Wortlänge verzögert, wodurch neue Blöcke gebildet werden, die jeweils nur ein Wort eines ursprünglichen Blocks enthalten. Diese werden erneut durch Paritätswortermittlung gesichert. Die Aufzeichnung erfolgt mittels eines Mehrspurverfahrens. Die Decodierung bei der Wiedergabe erfolgt in umgekehrter Weise. Die durch die eingesetzte zeitliche Verzögerung bewirkte Verschachtelung erreicht, daß geballt auftretende Signalausfälle (burst-Fehler) nach der Entschachtelung auf sehr viele Blöcke verteilt sind, was die Korrekturfähigkeit erheblich verbessert.

Aus A. W. Pierce et al "Effective Application on Forward-acting Error-control Coding to Multichannel HF-data Modems" in: IEEE trans. Vol. COM-18, No. 4, Aug. 1970, S. 281-294, ist es bekannt, bei einer symbolweisen Codierung unter Symbolen Bits oder Worte zu subsumieren.

Aus J. L. Ramsey "Realisation of Optimum Interleavers" in: IEEE trans. Vol. IT-16, No. 3, Mai 1970, S. 338-345 ist es grundsätzlich bekannt, symbolweise fortlaufend zu verschachteln.

Schließlich ist es allgemein bekannt, nach einer Serialisierung von Daten eine CRC- Sicherung durch Komprimieren und Einfügen von CRC-Symbolen vorzunehmen.

Wie jedoch ein Codierverfahren für die Daten zweier paralleler Stereokanäle aussehen könnte, ist diesem Stand der Technik nicht ohne weiteres entnehmbar.

Es ist daher Aufgabe der vorliegenden Erfindung, ausgehend von den Kenntnissen bei der Codierung und Sicherung einkanaliger Datenströme, ein Codierverfahren bzw. eine Codiervorrichtung sowie ein Decodierverfahren bzw. eine Decodiervorrichtung sowie einen Datenträger anzugeben, die unter Nutzung der Sonderheiten zweier paralleler Datenströme eine bessere Sicherungsmöglichkeit und damit Fehlerkorrekturfähigkeit schaffen.

Die Aufgabe wird bei einem Codierverfahren durch die Merkmale des Anspruches 1 gelöst und durch die Merkmale des Anspruches 2 weitergebildet.

Die Codiervorrichtung ist durch die Merkmale der Ansprüche 3 und 4 gekennzeichnet. Die Aufgabe wird bei einem Decodierverfahren durch die Merkmale des Anspruches 5 gelöst und durch die Merkmale des Anspruches 6 weitergebildet.

Eine Decodiervorrichtung ist in den Ansprüchen 7 und 8 angegeben.

Ein Datenträger ist durch die Merkmale des Anspruches 9 gekennzeichnet.

Zusammengefaßt wird ein Codierverfahren für die Daten zweier paralleler Stereokanäle angegeben, bei dem fortlaufend wortparallel die Sicherungsinformation für erste Blöcke ermittelt wird, deren Wörter, verschieden verzögert, zweite Blöcke ergeben, die serialisiert und gesichert werden. Entsprechend wird bei dem Decodierverfahren die vorgenannte Codierung rückgängig gemacht, wobei die Wörter eines fehlerbehafteten Blocks alle auf Null gesetzt werden, wodurch auch solche Blöcke sowie fehlerfreie Blöcke die Decodierschaltung durchlaufen können. Anstelle der auf Null gesetzten Wörter wird in allen betroffenen wiederhergestellten Blöcken das auf Null gesetzte Wort durch das jeweils von der wortweise parallel arbeitenden Paritätsschaltung ermittelte korrekte Wort ersetzt.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigen

Fig. 1A bis 1H graphische Darstellungen der zeitlichen Zuordnungen von Signalen eines einkanaligen Datenstroms zur Erläuterung der Grundzüge der Zeitverschachtelung von Wörtern,

Fig. 2 ein Blockschaltbild des grundsätzlichen Aufbaus einer Anordnung zur Aufzeichnung bzw. Wiedergabe von Stereo-Audiofrequenzsignalen, bei der die Anwendung der Erfindung von Bedeutung ist,

Fig. 3 ein Blockschaltbild eines Codierers gemäß der vorliegenden Erfindung,

Fig. 4A bis Fig. 4I graphische Darstellungen der zeitlichen Zuordnung von Signalen zur Erläuterung der Arbeitsweise der Codierers gemäß Fig. 3,

Fig. 5A bis 5G graphische Darstellungen der zeitlichen Zuordnungen von Signalen, auf die zur Erläuterung der Entschachtelung von zeitverschachtelten Blöcken Bezug genommen wird,

Fig. 6A bis 6C graphische Darstellungen zur Erläuterung eines zeitverschachtelten Blocks von Digitaldaten, die durch den Codierer gemäß Fig. 3 erzeugt werden,

Fig. 7 ein Blockschaltbild eines Decodierers gemäß der vorliegenden Erfindung insbesondere zur Verwendung in Verbindung mit dem Codierer gemäß Fig. 3.

Fig. 1 zeigt eine Blockcodebildung, wobei A ein Wort der Information, die aufgezeichnet werden soll, bezeichnet, das zweckmäßigerweise aus 8 Bits besteht. Ein Analogsignal wie z. B. ein tonfrequentes Signal wird abgetastet zur Bildung eines Digitalwortes, daß die Amplitude des Analogsignals zum Abtastzeitpunkt darstellt. Die Reihenfolge bzw. Wortnummer der Informationswörter ist mit den Indexzahlen 1, 2, 3 usw. zum Buchstaben A bezeichnet, wie in den rechten drei Spalten ersichtlich. Wörter, die vor den Wörtern A₁ bis A₆ entstanden sind, werden nur durch die jeweilige Indexzahl ausgedrückt. Der Entstehungszeitpunkt ist dabei von der Verzögerungszeit d abhängig. Das Wort im obersten linken Kasten mit Index 1-36d ist demnach das Wort A, das 36 Verzögerungszeiten d vor dem Wort A₁ entstanden ist. Die Verzögerungszeit d ist dabei zweckmäßigerweise diejenige Zeit, die zum Darstellen eines vollständigen Wortes A_N erforderlich ist. Sechs aufeinanderfolgende Wörter A₁ bis A₆, A₇ bis A₁₂, A₁₃ bis A₁₈, usw. sind so angeordnet, daß sie Spalten bilden. Gemäß Fig. 1A stellt die am weitesten links stehende Gruppe oder Spalte aus Wörtern A_1-36d, A_2-36d, A_3-36d, A_{4- 36d}, A_5-36d, A_6-36d die ersten sechs Wörter dar, die um 36 Verzögerungszeiten d vor der am meisten rechtsstehenden Gruppe A₁₃ bis A₁₈ entstehen. Ein Fehlerkorrekturcodewort, nämlich ein Paritätswort P wird jeder Spalte aus sechs Wörtern zugefügt. Ein Paritätswort P_1-36d wird beispielsweise der Spalte zugefügt, die die Worte A_1-36d bis A_{6- 36d} enthält. Die das Paritätswort bildende Anzahl von Bits ist der Anzahl der Bits eines Datenwortes gleich. Das den obengenannten sechs Wörtern entsprechende Paritätsbit P_{1- 36d} wird durch Modulo-2-Addition erzielt gemäß A_1-36d ⊕ A_2-36d ⊕ A_3-36d ⊕ A_4-36d ⊕ A_{5- 36d} ⊕ A_6-36d = P_1-36d. So erhält man eine Matrix bzw. einen Block aus Digitaldaten, der sieben Zeilen H₁ bis H₇ und zahlreiche Spalten enthält, nämlich sechs Zeilen H₁ bis H₆, deren jede aus Digitalworten besteht, und eine Zeile H₇, die aus Paritätsworten besteht.

Zur Durchführung einer Zeitverschachtelung von Wörtern werden die Wörter der zweiten Zeile H2 gemäß Fig. 1 um eine Zeitverzögerung d verzögert, die der Wortdauer entspricht, um eine Wortreihenfolge H_2-d (Fig. 1B) zu erhalten. In ähnlicher Weise wird die Wortfolge H₃ um 2d verzögert, um die Wortfolge H_3-2d (Fig. 1C) zu erhalten, wird die Wortfolge H₄ um 3d verzögert, um die Wortfolge H_4-3d (Fig. 1D), wird die Wortfolge H₅ um 4d verzögert, um die Wortfolge H_5-4d (Fig. 1E) zu erhalten, wird die Wortfolge H₆ um 5d verzögert, um die Wortfolge H_6-5d (Fig. 1F) zu erhalten und wird die Wortfolge H₇ um 6d verzögert, um die Wortfolge H_7-6d (Fig. 1G) zu erhalten. Die Wortfolge H₁ wird nicht verzögert. Auf diese Weise werden sieben Wortfolgen H₁, H_2-d, H_3-2d, H_4-3d, H_5-4d, H_6-5d und H_7-6d erhalten, die zeitmäßig miteinander synchronisiert sind. Die zeitlich synchronisierten sieben Wörter jeder Spalte werden dann während einer einzigen Wortdauer serialisiert, damit sie zum Erhalten eines Seriendatenstroms S₁ gemäß Fig. 1H verfügbar sind. In dem Serien­ datenstrom S1 ist der minimale Zeitabstand zwischen Worten H₁, H₂, H₃, H₄, H₅, H₆ und H₇, die ursprünglich nebeneinander in der gleichen Spalte des Ausgangsblocks enthalten waren, nunmehr 7d Wörter. Somit befinden sich die Wörter A_1-6d und A_2-6d in einem Abstand von 7d Wörter voneinander. Irgendein Burst- oder Ausfallfehler, der dem so zeitverschachtelten Block überlagert wird und der sich über ein Zeitintervall von weniger als 7d Wörtern in dem zeitverschachtelten Block erstreckt, kann daher einen Fehler in nur einem Wort in irgendeiner der ursprünglichen Spalten erzeugen. Somit ist nach der Wiedergabe und der Entschachtelung eine Fehlererfassung und Fehlerkorrektur unter Verwendung des Paritätswortes möglich. Da es notwendig ist, zu erkennen, ob ein Fehler in dem zeitverschachtelten Seriendatenstrom S₁ vorliegt oder nicht, wird ein Fehlererkennungscode, insbesondere ein zyklischer Redundanzcode (CRC) dem Datenstrom S₁ alle ganzzahligen Vielfachen von sieben Wörtern hinzugefügt, wodurch der zeitverschachtelte Block gebildet wird.

Ein PCM-Aufzeichnungswiedergabesystem unter Verwendung eines Videobandrekorders ist in Fig. 2 gezeigt. Ein nach dem Schrägspuraufzeichnungsverfahren arbeitender Videobandrekorder (VTR) 1 empfängt an seinem Eingangsanschluß 2i ein PCM-Signal. Das PCM-Signal enthält übliche Fernseh-Horizontal- und Vertikal-Synchronisationssignale. Das PCM-Signal wird auf ein Magnetband in herkömmlicher Weise mittels eines Aufzeichnungssystems in dem Videobandrekorder 1 aufgezeichnet. Ein vom Magnetband reproduziertes Ausgangssignal wird an einem Videoausgangsanschluß 2 _o mittels eines herkömmlichen Wiedergabesystems in dem Videobandrekorder 1 wiedergegeben.

Rechtskanal- und Linkskanalsignale eines Stereo-Audiofrequenzsignals werden über Eingangsanschlüsse 3R bzw. 3L und Tiefpaßfilter 4R bzw. 4L Abtast- und Halteschaltungen 5R bzw. 5L zugeführt, von denen sie abgetastet werden. Die abgetasteten Ausgangswerte werden von den Abtast- und Halteschaltungen 5R bzw. 5L Analog/Digital-Umsetzern 6R bzw. 6L zugeführt, in denen sie in Digitalwörter umgesetzt werden, die dann einem Codierer 7, der weiter unten näher erläutert wird, parallel zugeführt werden. Ein Paritätswort und ein CRC-Wort werden den parallelen Wörtern zugefügt, wobei das erhaltene Signal in dem Codierer 7 zeitbasiskomprimiert wird, bevor es als serielles Signal einer Synchronisationssignaladdierschaltung 8 zugeführt wird. Ein Ausgangssignal der Synchronisationssignaladdierschaltung 8 wird dem Videoeingangsanschluß 2i des Videobandrekorders 1 zugeführt. Ein Bezugstaktsignal von einem Bezugstaktoszillator 9 wird einer Impulsgeberschaltung 10 zur Erzeugung von Steuersignalen zugeführt, wie z. B. eines Abtastimpulses, eines Analog/Digital-Umsetztaktimpulses, eines Synchronisationssignaladdiersignales und eines Steuersignals für den Codierer 7.

Das von dem Videobandrekorder 1 wiedergegebene PCM-Signal wird über den Videoausgangsanschluß 2 _o einer Synchronisationssignaltrennschaltung 11 zugeführt. Das durch die Synchronisationssignaltrennschaltung 11 abgetrennte Synchronisationssignalgemisch wird einer Impulsgeberschaltung 12 zugeführt. Das PCM-Signal wird von der Synchronisationssignaltrennschaltung 11 einem Decodierer 13 zugeführt, der weiter unten näher erläutert wird, wobei der Decodierer 13 die Zeitbasisdehnung, die Fehlererkennung und die Fehlerkorrektur des PCM-Signals durchführt und die resultierenden parallelen Wörter Digital/Analog-Umsetzern 14R bzw. 14L zuführt. Die analogen Ausgangssignale der Digital/Analog-Umsetzer 14R bzw. 14L werden über Tiefpaßfilter 15R und 15L Ausgangsanschlüssen 16R bzw. 16L zugeführt. Steuersignale für den Decodierer 13, Taktimpulse für die Digital/Analog- Umsetzer 14R bzw. 14L, Zeitsteuerimpulse für die Synchronisationssignaltrennschaltung 11 und dergleichen Steuersignale werden durch die Impulsgeberschaltung 12 erzeugt. Die bei der Wiedergabe verwendete Zeitbasis wird aus dem abgetrennten Synchronisationssignalgemisch abgeleitet.

Ein Ausführungsbeispiel des Codierers 7 gemäß der Erfindung ist in Fig. 3 dargestellt. Ein PCM-Signal S_R für einen rechten Audio- bzw. Tonfrequenzkanal und ein PCM- Signal S_L für einen linken Audio- bzw. Tonfrequenzkanal werden von den entsprechenden Analog/Digital-Umsetzern 6R bzw. 6L (Fig. 2) über Anschlüsse 21R bzw. 21L Einwortverzögerungsschaltungen 22R bzw. 22L zugeführt. Die Ausgangssignale S_R-1 bzw. S_L-1 der Einwortverzögerungschaltung 22R bzw. 22L werden über weitere Einwortverzögerungschaltungen 23R bzw. 23L Eingangsanschlüssen 25L bzw. 25R von Schalteinrichtungen 24R bzw. 24L unter Erzeugung von zweiwortverzögerten Signalen S_R-2 bzw. S_L-2 zugeführt. Die Schalteinrichtungen 24R bzw. 24L sind für Gleichlauf gekoppelt, wobei die Eingangsanschlüsse 25L bzw. 25R bei jedem einer Wortlänge entsprechenden Intervall sequentiell umschalten, wobei Ausgangsanschlüsse 26a, 26b und 26c jeder Schalteinrichtung 24L und 25R sequentiell zwischen den jeweiligen Eingangsanschlüssen 25L bzw. 25R geschaltet werden. Ferner werden sechs Wörter, nämlich die beiden nichtverzögerten Wörter der PCM-Signale SR und SL, die beiden um ein Wort in den Einwortverzögerungsschaltungen 22R und 22L verzögerten Wörter S_R-1 und S_L-1 sowie die um ein zusätzliches Wort in den Einwortverzögerungsschaltungen 23L und 23R verzögerten Wörter S_R-2 und S_L-2 einer Modulo-2-Additionsschaltung 27 zugeführt. Die Modulo-2-Additionschaltung 27 führt alle sechs Wörter (3 Paare von Wörtern) der PCM-Signale SR und SL eine Modulo-2- Berechnung durch und erzeugt somit ein Paritätswort H₇ aus diesen sechs Wörtern, das dieselbe Anzahl von Bits wie jedes der Datenwörter hat.

Das am Ausgangsanschluß 26c der Schalteinrichtung 24L auftretende Wort H1 wird ohne weitere Verzögerung einem Parallel/Serien-Umsetzer 34 zugeführt, während die an den anderen Ausgangsanschlüssen 26b und 26a der Schalteinrichtung 24L auftretenden Wörter H₃ bzw. H₅ um 2d bzw. 4d in Verzögerungsschaltungen 29 bzw. 31 verzögert werden, bevor sie dem Parallel/Serien-Umsetzer 34 zugeführt werden. Auf ähnliche Weise werden die an den Ausgangsanschlüssen 26c, 26b und 26a der Schalteinrichtung 24R auftretenden Wörter H₂, H₄ und H₆ um 1d bzw. 3d bzw. 5d in Verzögerungsschaltungen 28 bzw. 30 bzw. 32 verzögert, bevor sie dem Parallel/Serien- Umsetzer 34 zugeführt werden. Zusätzlich wird das Paritätswort H₇ aus der Modulo-2- Additionsschaltung 27 um 6d in einer Verzögerungsschaltung 33 verzögert, bevor es dem Parallel/Serien-Umsetzer 34 zugeführt wird. Die Wörter H₁, H_2-d, H_3-2d, H_4-3d, H_5-4a, H_6-5d, H_7-6d aus den Verzögerungsschaltungen 28 bis 33 werden in dem Parallel/Serien-Umsetzer 34 in einen Seriendatenstrom S₁ (vgl. Fig. 6A) umgesetzt. In einer Zeitbasiskomprimierschaltung 35 wird die Zeitbasis der Seriendatenfolge S₁ komprimiert. Die Zeitbasiskomprimierschaltung 35 bildet Perioden ohne Daten, die in Fig. 6B mit Vollinien bzw. Strichlinien schraffiert dargestellt sind, entsprechend dem Horizontalaustastintervall, dem Vertikalaustastintervall und einem Intervall, in dem der CRC-Code eingefügt werden kann. Eine Seriendatenfolge S₂ von der Zeitbasiskomprimierschaltung 35 mit den Lücken oder Perioden ohne Daten wird einer Addierschaltung 37 unmittelbar und über eine Schaltung 36 zur Erzeugung eines zyklischen Redundanzcodes, CRC-Codes, zugeführt, um so eine Seriendatenfolge, die den zyklischen Redundanzcode (CRC-Code) enthält, an einem Ausgangsanschluß 38 zu erhalten.

Die Arbeitsweise des Codierers 7 gemäß Fig. 3 wird unter Bezugnahme auf Fig. 4A bis 4E, Fig. 5 und Fig. 6A bis 6C näher erläutert. Fig. 4A zeigt eine Folge von PCM- Wörtern, R bzw. L, die von den Eingangsanschlüssen 21R bzw. 21L geliefert werden. Fig. 4B zeigt die PCM-Signale S_R-1, bzw. S_L-1, die um 1d in den Einwortverzögerungsschaltungen 22R bzw. 22L verzögert worden sind. Fig. 4C zeigt die PCM-Signale S_R-2 bzw. S_L-2, welche zusätzlich um 1d in den Einwortverzögerungsschaltungen 23R bzw. 23L verzögert worden sind. Die Modulo-2- Additionsschaltung 27 führt bitweise eine Modulo-2-Addition der insgesamt 6 PCM- Wörter S_R, S_L, S_R-1, S_L-1, S_R-2, S_L-2 durch, um das Paritätswort H₇ (Fig. 4D) zu erhalten. Das Paritätswort H₇ ist somit derart gebildet, daß L₁ ⊕ R₁ ⊕ L₂ ⊕ R₂ ⊕ L₃ ⊕ R₃ = P₁. Wie bereits erwähnt werden 6 Wörter H₁ bis H₆, die ursprünglich gleichzeitig in Paaren gemäß Fig. 4E vorlagen, an 6 Ausgangsanschlüssen der Schalteinrichtungen 24R bzw. 24L erhalten.

Die Wörter H₂ bis H₇ werden durch die Verzögerungsschaltungen 28 bis 33 jeweils entsprechend verzögert, wodurch verzögerte Wörter H_2-d bis H_7-6d im Anschluß an die Darstellung gemäß Fig. 4E erhalten werden. In dem Parallel/Serien-Umsetzer 34 bilden die Wörter H₁ und H_2-d bis H_7-6d einen neuen zeitverschachtelten Block aus 7 Zeilen und mehreren Spalten (vgl. Fig. 5). Aus dem zeitverschachtelten Block, der am Ausgang des Parallel/Serien-Umsetzer 34 anliegt, werden 7 Wörter abgeleitet, die in der gleichen Spalte angeordnet sind, wie z. B. die Wörter L₁, R_1-3d, L_2-6d, R_2-9d, L_3-12d, R_3-15d und P_1-18d (vgl. Fig. 5), die den Seriendatenstrom S₁ (Fig. 6A) bilden.

Die Zeitschaltungskomprimierschaltung 35 komprimiert die Zeitbasis der seriellen Daten S₁ (Fig. 6A), um serielle Daten S2 zu bilden, die Datenlücken aufweisen, die einer Horizontalaustastperiode entsprechen (Fig. 6B), die mit Vollinien und Strichlinien schraffiert sind, nämlich eine Lücke, die erforderlich ist, um den zyklischen Redundanzcode (CRC-Code) einfügen zu können (hier mit Strichlinien schraffierter Bereich), sowie eine Lücke, die der nicht näher dargestellten Horizontalaustastperiode entspricht. Der bzgl. dem zeitverschachtelten Block gebildete CRC-Code wird den 7 Wörtern einer Horizontalaustastperiode hinzugefügt. Die Anzahl der Bits des CRC- Codes ist die gleiche wie die Anzahl der Bits in den Wörtern des zeitverschachtelten Blocks. Fig. 6C zeigt ein Format eines vollständigen Signals, das zur Aufzeichnung bereit ist, einschließlich des CRC-Codes und des Horizontalsynchronisationssignals HD und weiterer entsprechender Signale. Dieses Signal wird bitweise dem Videoeingangsanschluß 2 _i (Fig. 2) des Videobandrecorders 1 zugeführt und dort aufgezeichnet.

Ein Decodierer gemäß der Erfindung, der in der Lage ist, die in vorstehender Weise codierten und wiedergegebenen seriellen Daten zu decodieren, wird anhand Fig. 7 näher erläutert. Dabei ist bei den wiedergegebenen seriellen Daten das Synchronisationssignal bereits entfernt worden (Synchronsignaltrennschaltung 11 gemäß Fig. 2). Diese seriellen Daten werden über einen Eingangsanschluß 41 einer Detektorschaltung 42 für CRC-Wörter und einer Datenumsetzschaltung 43 zugeführt. Falls kein Fehler ermittelt wird, werden die Daten von der Datenumsetzschaltung 43 einer Zeitbasisdehnschaltung 44 zugeführt, um serielle Daten ohne Datenlücke zu erzeugen. Diese zeitlich gedehnten seriellen Daten von der Zeitbasisdehnschaltung 44 werden einem Serien/Parallel-Umsetzer 45 zugeführt, wo sie in entsprechende 7 parallele Wörter H₁, H_2-d, . . . . . H_7-6d aufgetrennt werden.

Die Wörter H₁ bis H_6-5d von dem Serien/Parallel-Umsetzer 45 werden jeweils Verzögerungsschaltungen 46 bis 51 zugeführt, die Verzögerungen von 6d bis 1d jeweils ausüben. Die Gesamtverzögerungen sämtlicher Wörter einschließlich der Verzögerungen während der Zeitverschachtelungen im Codierer 7 gemäß Fig. 3 und während der Zeitentschachtelung im Decodierer 13 werden somit gleich. Dementsprechend werden die Wörter H_1-6d - H_6-5d, die an den entsprechenden Ausgängen der Verzögerungsschaltungen 46 bis 51 erhalten werden, und das Wort H_{7- 6d}, zu dem in den Fig. 4D und 4E gezeigten Verhältnis bzw. dem von den Wörtern H₁ bis H₇ gemäß Fig. 5 zurückgeführt. Diese entschachtelten Wörter werden einer Modulo-2-Additionsschaltung 52 sowie ersten Anschlüssen von Schaltgliedern 54 bis 59 einer Korrekturschalteinrichtung 53 zugeführt. Das durch die Modulo-2- Additionsschaltung 52 ermittelte Wort wird den zweiten Anschlüssen der Schaltglieder 54 bis 59 der Korrekturschalteinrichtung 53 zugeführt. D. h., ein durch einen weißen Kreis dargestellter Eingang eines Schaltglieds ist mit je einem Ausgang einer der Verzögerungsschaltungen 46 bis 51 verbunden, während der andere, durch einen schwarzen Kreis dargestellte Eingang mit dem Ausgang der Modulo-2- Additionsschaltung 52 verbunden ist.

Die Detektorschaltung 52 für CRC-Wörter ermittelt, ob ein Fehler in den 6 Datenwörtern innerhalb der jeweils verarbeiteten Horizontalperiode vorliegt. Im Falle der Ermittlung eines Fehlers wird ein Steuersignal erzeugt, das der Datenumsetzerschaltung 43 zugeführt wird. Wenn ein Fehler durch die Detektorschaltung 42 für CRC-Wörter in den 6 Datenwörtern, die in einem verschachtelten Block enthalten sind, ermittelt worden ist, werden sämtliche Bits der 6 Datenwörter in dem zeitverschachtelten Block mittels der Datenumsetzerschaltung 43 auf Null gesetzt. Das Ausgangssignal der Detektorschaltung 42 für CRC-Wörter wird auch einer Korrektursteuerschaltung 62 zugeführt, deren Ausgangssignal der Korrekturschalteinrichtung 53 zugeführt wird, um die entsprechenden Schaltglieder 54 bis 59 selektiv zu steuern. Wörter, in denen kein Fehler mittels der Detektorschaltung 42 für CRC-Wörter ermittelt worden ist, werden von den mit weißem Kreis gekennzeichneten Eingangsanschlüssen der Schaltglieder 54 bis 59 zu deren Ausgangsanschlüssen geführt. Wenn ein Fehler durch die Detektorschaltung 42 für CRC-Wörter ermittelt worden ist, wird jedoch das fehlerhaltige Wort in dem entschachtelten Block durch das fehlerkorrigierte Wort am Ausgang der Modulo-2- Additionsschaltung 52 ersetzt, und zwar durch Umschalten des entsprechenden Schalters der Schaltglieder 54 bis 59 von dem mit weißem Kreis bezeichneten Eingangsanschluß zu dem mit schwarzem Kreis bezeichneten Eingangsanschluß.

Falls ein Fehler in Folge von zeitlich geballt auftretenden Störungen oder eines Signalausfalles (Burst-Fehler) während der Aufzeichnung oder der Wiedergabe nicht mehr als 7d Wörter andauert, wobei alle Wörter innerhalb eines einzigen zeitverschachtelten Blocks vorliegen, so erscheint der Fehler in nur einem Wort einer Spalte irgendeines entschachtelten Blocks. Wenn nur ein einziger Fehler in einer Spalte eines Blocks erscheint, so kann dieser Fehler unter Verwendung des Paritätswortes, das durch diesen Block vor der Verschachtelung erzeugt wurde, korrigiert worden. Wenn beispielsweise nur das Wort R₁ der 7 Wörter R₁, L₁, R₂, L₂, R₃, L₃ und P₁ in der gleichen Spalte einen Fehler enthält, so werden sämtliche Bits in dem Wort R₁ durch die Datenumsetzerschaltung 43 auf "Null" gestellt. Die Modulo-2-Addition von L₁ ⊕ 0 ⊕ L₂ ⊕ R₂ ⊕ L₃ ⊕ R₃ ⊕ P₁ = R₁ wird in der Modulo-2-Additionschaltung 52 zur Erzeugung des richtigen (korrigierten) Wortes R₁ durchgeführt. Das Ergebnis als Ausgangssignal der Modulo-2-Additionschaltung 52, welches das korrigierte Wort R₁ darstellt, wird über das Schaltglied 55 der Korrekturschalteinrichtung 53 unter Steuerung durch die Korrektursteuerschaltung 62 weitergeleitet.

Das auf Fehler korrigierte PCM-Signal wird den Eingängen von Schalteinrichtungen 60R bzw. 60L zugeführt. Die Schalteinrichtung 60R kommutiert zwischen seinen Eingangssignalen zur sequentiellen Abgabe des PCM-Signals für den rechten Kanal, dargestellt durch die Schaltglieder 55, 57 und 59 zur Durchleitung dieses Signals an den Ausgangsanschluß 61R. Auf ähnliche Weise kommutiert die Schalteinrichtung 60L zwischen ihren Eingangsanschlüssen, um das PCM-Signal für den linken Kanal sequentiell über die Schaltglieder 54, 56 und 58 einem Ausgangsanschluß 61L zu­ zuführen.

Zusammenfassend werden also aufzuzeichnende Signale wie insbesondere tonfrequente Signale (Audiosignale) für linke S_L und rechte S_R Stereoaudiofrequenzkanäle unter Verwendung von Abtast- und Halteschaltungen 5L, 5R und Analog-Digital-Umsetzern 6L, 6R zur Erzeugung von Digitalsignalen digitalisiert, welche einem erfindungsgemäßen Codierer 7 zugeführt werden. Jeder abgetastete Wert oder Pegel (Amplitude) eines tonfrequenten Signals ergibt somit ein mehrstelliges Digitalwort. Die Digitalwörter werden dem Codierer seriell zugeführt. Ein Fehlerkorrekturwort (Paritätswort) wird durch eine Modulo-2-Addition dreier aufeinanderfolgender Wörter des rechten und dreier aufeinanderfolgender Wörter des linken Kanals, welche einen hinsichtlich Fehler gesicherten Block definieren, gebildet.

Diese 6 digitalen Wörter in einem Block, die zu einem Fehlerkorrekturwort (Paritätswort) beitragen, werden in neue zeitverschachtelte Blöcke verschachtelt, derart, daß diese 6 digitale Wörter zeitmäßig so verteilt sind, daß sie in unterschiedlichen neuen Blöcken auftreten. Dieses erfolgt mittels Verzögerungsschaltungen. Das Paritätswort wird ebenfalls, und zwar um 6 Wörter, verzögert und bildet das 7. Wort eines zeitverschachtelten neuen Blocks. Diese zeitmäßig verteilten Datenwörter und das Paritätswort werden parallel/serien-umgesetzt und in der Zeitbasis komprimiert. In die Lücken des Datenstroms werden Fehlererkennungsworte, insbesondere CRC-Worte, eingefügt, sowie übliche Fernsehhorizontal- und -vertikalsynchronisationssignale.

Der so gebildete Seriendatenstrom S₂ aus 6 zeitverschachtelten Datenwörtern, einem zeitverschachteltem Korrekturwort und einem Fehlererkennungscode kann nun in einem Videobandrecorder 1 mit Schrägspurabtastung aufgezeichnet werden.

Bei der Wiedergabe werden die zeitverschachtelten Wörter nach Erfassen des CRC- Codes und der Synchronisationssignale wieder in der Zeitbasis gedehnt und serien/parallel-umgesetzt. Die so gebildeten parallel anstehenden Wörter werden zeitmäßig entschachtelt mit Hilfe von Verzögerungsschaltungen. Die zeitmäßig entschachtelten Wörter werden einer Korrekturschaltung zugeführt und anschließend wieder richtig auf den linken und den rechten Stereokanal verteilt, wonach eine Digital/Analog-Umsetzung erfolgt, um die analogen Tonfrequenzsignale (Audiosignale) des linken und des rechten Stereokanals wiederherzustellen.

Ein Detektor für die CRC-Wörter prüft jeden noch zeitverschachtelten Block auf Fehler. Bei Ermittlung eines Fehlers werden sämtliche Datenwörter in dem zeitverschachtelten Block auf Null gesetzt. Bei Ermittlung eines Fehlers wird ferner die Korrekturschaltung so angesteuert, daß in jedem betroffenen zeitlich entschachtelten Block ein durch Modulo-2-Addition unter Verwendung des Paritätswortes ermitteltes richtiges Datenwort anstelle des fehlerbehafteten Wortes gesetzt wird.

Es ist zu erwähnen, daß anstelle des CRC-Wortes auch ein anderer Fehlererkennungscode verwendet werden kann. Es ist ferner zu erwähnen, daß dann, wenn in der gleichen Spalte 2 oder mehr Wörter fehlerbehaftet sind, die Korrektur der Fehler durch Verwendung eines Paritätwortes nicht mehr möglich ist. In diesem Fall sind andere Vorgehensweisen anzuwenden, vor allem eine Verdeckung durch Interpolation mit Hilfe der Bildung von Mittelwerten von folgenden korrekten, d. h. fehlerfreien, Wörtern oder auf andere Weise.

Claims (9)

1. Verfahren zur fehlerkorrigierenden Codierung serieller wortweise strukturierter Daten, die PCM-Signale eines rechten und eines linken Stereokanals einer Audiosignalquelle darstellen,

• - bei dem fortlaufend die Wörter seriell und kanalparallel in Einwortverzögerungseinrichtungen wortweise gespeichert und verzögert werden, und zur Sicherung eines Blocks von Wörtern, der jeweils die unverzögert anstehenden und alle gespeicherten Wörter umfaßt, wortweise parallel zur Berechnung eines Paritätsworts modulo-2-addiert werden,
• - bei dem gleichlaufend in jedem Stereokanal die seriell eintreffenden Wörter derart verteilt werden, daß abwechselnd aus jedem Stereokanal ein Wort des Blocks soviel parallel angeordneten Verzögerungsschaltungen zugeführt wird, wie der Block Wörter zuzüglich des Paritätswortes aufweist, wobei die Verzögerung der einzelnen Verzögerungsschaltungen beginnend bei Null fortschreitend jeweils um ein gleiches Vielfaches einer Wortlänge zunimmt,
• - bei dem die verzögerten Wörter parallel/seriell in eine Seriendatenfolge umgesetzt werden, die einen neuen zeitverschachtelten Block darstellt, und
• - bei dem die Zeitbasis der Seriendatenfolge (S1) komprimiert wird und in die Lücken in der Seriendatenfolge (S1) jeweils ein aus den Wörtern des vorausgehenden neuen Blocks abgeleitetes zyklisches Redundanzcodewort eingefügt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zwischen den neuen Blöcken Synchronisationssignale eingefügt werden.

3. Vorrichtung zur Fehlerkorrigierenden Codierung serieller wortweise strukturierter Daten, die PCM-Signale eines rechten und eines linken Stereokanals einer Audiosignalquelle darstellen,

• - mit Einwortverzögerungsschaltungen (22 _R, 22 _L, 23 _R, 23 _L) in jedem Stereokanal, die fortlaufend die Daten seriell und kanalparallel speichern und um ein Wort verzögert abgeben und einem Modulo-2-Addierer (27), der die unverzögert anstehenden und alle gespeicherten Wörter empfängt und wortweise parallel alle diese einen Block bilden Wörter modulo-2-addiert und ein so gebildetes Paritätswort zur Sicherung des Blocks abgibt,
• - mit einer Verteileinrichtung (24 _R, 24 _L) in jedem Stereokanal, die gleichlaufend die seriell eintreffenden Wörter auf so viel parallel angeordnete Verzögerungsschaltungen (28-33) verteilt wie der Block Wörter zuzüglich des Paritätswortes aufweist, wobei abwechselnd aus jedem Stereokanal ein Wort des Blocks einer der Verzögerungsschaltungen (28-33) zugeführt wird, wobei die Verzögerung der einzelnen Verzögerungsschaltungen (28-33) beginnend bei Null fortschreitend jeweils um ein gleiches Vielfaches der Wortlänge zunimmt,
• - mit einem Parallel/Serien-Umsetzer (34), der die verzögerten Wörter von den Verzögerungsschaltungen (28-33) empfängt und diese in eine Seriendatenfolge (S₁) parallel/serien-umsetzt, die einen neuen zeitverschachtelten Block darstellt, und
• - mit einer Zeitbasiskomprimierschaltung (35), die die Zeitbasis der Seriendatenfolge (S₁) komprimiert, und einer Einfügungsschaltung (36, 37), die in die Lücken der komprimierten Seriendatenfolge (S₁) jeweils ein aus Wörtern des vorausgegangenen neuen Blocks abgeleitetes zyklisches Redundanzcodewort (CRC-Wort) einfügt.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Einfügungsschaltung (36, 37, 8) ferner Synchronisationssignale in die Lücken der komprimierten Seriendatenfolge (S₁) und damit zwischen die neuen Blöcke einfügt.

5. Verfahren zum Decodieren von seriellen wortweise strukturierten Daten, die nach dem Verfahren gemäß Anspruch 1 codiert sind,

• - bei dem mittels des zyklischen Redundanzcodewortes gegebenenfalls ein Fehler eines neuen Blocks ermittelt wird und in diesem Fall alle Wörter dieses neuen Blocks auf Null gesetzt werden,
• - bei dem die Zeitbasiskomprimierung rückgängig gemacht wird und die Daten seriell/parallel umgesetzt werden,
• - bei dem in entsprechenden Verzögerungsschaltungen unterschiedliche Verzögerungen beseitigt werden und die so rückgewonnenen Wörter eines ursprünglichen Blocks und das zugehörige Paritätswort wortweise parallel modulo-2-addiert werden,
• - bei dem die rückgewonnenen Wörter eines ursprünglichen Blocks parallel und zugleich das bei der Modulo-2-Addition ermittelte zugehörige Wort einer Korrekturschalteinrichtung (53) zugeführt werden,
• - bei dem bei einem ermittelten Fehler das auf Null gesetzte Wort in jedem ursprünglichen Block in der Korrekturschalteinrichtung (53) zeitgesteuert durch das jeweilige bei der Modulo-2-Addition ermittelte Wort ersetzt wird und
• - bei dem die parallel am Ausgang der Korrekturschalteinrichtung (53) anstehenden Wörter eines ursprünglichen Blocks wieder in der richtigen Reihenfolge auf die beiden Stereokanäle verteilt werden.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß bei der Codierung eingefügte Synchronisationssignale vor der Fehlerermittlung ausgekoppelt werden.

7. Vorrichtung zur Decodierung von seriellen wortweise strukturierten Daten, die nach dem Verfahren gemäß Anspruch 1 bzw. mittels der Vorrichtung nach Anspruch 3 codiert sind,

• - mit einem Fehlerdetektor (42) zum Ermitteln eines gegebenenfalls vorhandenen Fehlers in einem neuen Block mittels des zyklischen Redundanzcodewortes und einer Datenumsetzschaltung (43), die im Falle der Ermittlung eines Fehlers alle Worte des entsprechenden neuen Blocks auf Null setzt,
• - mit einer Zeitbasisdehnschaltung (44) zum rückgängigmachen der Zeitkomprimierung und einem Serien/Parallel-Umsetzer (45) zur Serien/Parallel-Umsetzung der Daten,
• - mit Verzögerungschaltungen (46-51) zum rückgängig machen der unterschiedlichen Verzögerungen und einem Modulo-2-Addierer (52), der die so rückgewonnen Wörter eines ursprünglichen Blocks und das zugehörige Paritätswort modulo-2-addiert,
• - mit einer Korrekturschalteinrichtung (53), die die rückgewonnen Wörter eines unverzögerten Blocks parallel und zugleich das bei der Modulo-2-Addition ermittelte zugehörige Wort empfängt,
• - mit einer Steuerschaltung, die in der Korrekturschalteinrichtung (53) abhängig von einem ermittelten Fehler das auf Null gesetzte Wort im ursprünglichen Block zeitgesteuert durch das jeweilige bei der Modulo-2-Addition ermittelte Wort ersetzt, und
• - mit einer Verteileinrichtung (60R, 60L), die die parallelen am Ausgang der Korrekturschalteinrichtung (53) anstehenden Wörter des ursprünglichen Blocks wieder in der richtigen Reihenfolge auf die beiden Stereokanäle verteilt.

8. Vorrichtung nach Anspruch 7, gekennzeichnet durch eine Synchronisationssignaltrennschaltung (11) vor dem Fehlerdetektor (42), die bei der Codierung eingefügte Synchronisationssignale vor der Fehlerermittlung auskoppelt.

9. Aufzeichnungsträger, der serielle wortweise strukturierte Daten trägt, die nach dem Verfahren nach Anspruch 1 bzw. mittels der Vorrichtung nach Anspruch 3 codiert sind.