DE3132840C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren und eine Anordnung zum Aufbereiten bzw. Editieren von auf einem Aufzeichnungsträger aufgezeichneten Digitalsignalen nach dem Oberbegriff des Patentanspruchs 1 bzw. nach dem Oberbegriff des Patentanspruchs 4.

Es wurden PCM-Aufzeichnungs- und -wiedergabeanordnungen zum Aufzeichnen und Wiedergeben eines Audiosignals als Digitalsignal angegeben. Bei derartigen Anordnungen wird ein Audiosignal in ein Digitalsignal mittels Pulscodemodulation (PCM) umgesetzt und dann aufgezeichnet und später wiedergegeben bzw. abgespielt. Bei einer typischen Studioaufzeichnung ist es erwünscht, elektronisches Editieren zum Kombinieren eines bereits aufgezeichneten Signals mit einem neuen Signal zu verwenden. Im allgemeinen führt die PCM-Aufzeichnungs- und -wiedergabeanordnung elektronisches Zusammenfüg- oder Einfüg-Editieren durch.

Ein Beispiel eines derartigen elektronischen Editierens ist angegeben in der US-Serial-Nr. 1 16 401 vom 29. 1. 1980.

Wenn das erwähnte elektronische Editieren bei einem aufgezeichneten Signal durchgeführt wird, ist stets zu erwarten, daß an den Editierpunkten Fehler erzeugt werden, d. h. den Start- oder Anfangspunkten und den Stopp- oder Endpunkten des Aufzeichnungsbetriebes. Wenn ein Fehler lediglich einmal in einer vorgegebenen Länge des Aufzeichnungsmediums erzeugt wird, kann er unter Verwendung eines Fehlerkorrekturcodes korrigiert werden, der allgemein mit dem Digitalsignal aufgezeichnet worden ist.

Aus der DE-OS 29 15 459 ist ein Digitalsignal-Fehlerkorrekturverfahren bekannt, bei dem eine Verschachtelungsmethode angewandt ist, gemäß der ein Fehlerkorrekturwort mit den Datenworten verschachtelt wird. Dabei werden in das kontinuierliche Programmaterial Steuersignale eingesetzt. Ein Aufbereiten bzw. Editieren von digitalen Signalen unter Bereitstellung zusätzlicher digitaler Signale findet bei diesem bekannten Verfahren nicht statt.

Aus der US-PS 42 11 997 ist ein Verfahren und eine Anordnung bekannt, bei dem eine digitale Aufzeichnung bzw. ein digitales Editieren durchgeführt werden kann. Dabei spielt die tatsächliche Lage der Aufzeichnungs- bzw. Editierpunkte eine wichtige Rolle, nicht jedoch der Zwischenraum zwischen diesen Punkten, so daß Daten an den betreffenden Editierpunkten nicht zerstört werden. Demgemäß ist es nicht möglich, die Lage von Zwischenblockabständen zu bestimmen, so daß der Aufbereitungs- bzw. Editierpunkt in dem Zwischenblockabstand auftreten kann und Daten nicht zerstört werden. Eine Erkennung eines Aufbereitungs- bzw. Editierpunktes, der einen Fehler erzeugen kann, und einer bestimmten Fehlerkorrekturfähigkeit des Fehlerkorrekturcodes ist nicht vorgesehen.

Aus der Veröffentlichung Karl Tröndle: Codier- und Decodiermethoden zur Fehlerkorrektur digitaler Signale, Habilitationsschrift der TU München, 7. Juni 1974, ist eine Code-Ausbreitungsmethode bekannt, mit der die Fehlerkorrekturfähigkeit maximiert wird. Durch diese Methode werden ähnliche Wirkungen erzielt wie durch die Verschachtelungsmethode.

Wenn Editieren wiederholt durchgeführt wird, derart, daß viele Editierpunkte in einer kurzen Spannweite auftreten, kann eine entsprechende Anzahl von Fehlern in dieser Spannweite bzw. Strecke erzeugt werden, mit dem Ergebnis, daß die Fehler nicht mehr korrigierbar sind. Folglich sind, wenn das Digitalsignal abgespielt wird, Abschnitte davon, an denen Mehrfacheditieren stattgefunden hat, häufig von einem deutlich hörbaren Klicken begleitet. Zur Überwindung dieses unerwünschten Effektes sollten die Start- und Stoppunkte der Aufzeichnung während des elektronischen Editierens so gesteuert sein, daß unkorrigierbare Fehler verhindert sind.

Aufgabe der Erfindung ist es deshalb, ein Verfahren und eine Anordnung der eingangs genannten Art anzugeben, bei dem die Erzeugung mehrfacher Fehler in einer einen Fehlerkorrekturblock bildenden Gruppe digitaler Worte verhindert wird.

Diese Aufgabe wird mit den Merkmalen der Patentansprüche 1 und 4 gelöst.

Die Erfindung hat den Vorteil, daß wiederholte Editieroperationen am selben Punkt des Aufzeichnungsträgers und daß eine Editieroperation durch Verbinden mehrerer kurzer aufgezeichneter Signallängen ohne Erzeugung unkorrigierbarer Fehler durchgeführt werden können.

Gemäß einem Merkmal der Erfindung werden die Punkte auf einem Aufzeichnungsträger, an denen es gestartet oder gestoppt werden kann (die im folgenden als Einblend- oder Ausblendpunkte bezeichnet sind) gesteuert bzw. geregelt oder eingestellt, um zu verhindern, daß unkorrigierbare Fehler während des Editierens erzeugt werden. Wenn der zugeordnete Fehlerkorrekturcode in der Lage ist, einen m-fach-Fehler zu korrigieren, und eine Verschachtelungs- oder Fehlerstreutechnik verwendet wird, um gegenüber sogenannten Burstfehlern zu schützen, erreicht die Vorrichtung gemäß der Erfindung ein Steuersignal, das zulässige Einblend- oder Ausblendpunkte anzeigt in Zusammenhang mit dem Verschachteln einer aufgezeichneten Datensequenz, so daß weniger als m+1 Fehler als Ergebnis bei irgendeinem Einblend- oder Ausblendbetrieb auftreten. Das Verfahren und die Vorrichtung gemäß der Erfindung sind dort verwendbar, wo das aufgezeichnete Digitalsignal mit einer Fehlerkorrekturfähigkeit versehen ist durch dessen Verarbeitung vor dem Aufzeichnen als eine Sequenz von Fehlerkorrekturblöcken, die durch eine Mehrheit N von Sequenzen von Digitalinformationsworten und n Sequenzen von Fehlerkorrekturworten gebildet sind, deren Erzeugungselemente durch Worte der jeweiligen Informationswortsequenzen gebildet sind, und durch Erreichen von Verzögerungs-Verschachtelung durch Erreichen für jede der N Sequenzen von Informationsworten und n Sequenzen von Fehlerkorrekturworten jeweiliger unterschiedlicher Verzögerungszeiten, die ganzzahlige Vielfache von D Blocklängen sind. In solchem Fall wird das Edieren durch Wiedergeben des aufgezeichneten Digitalsignals von dem Aufzeichnungsmedium, Vorsehen eines zu edierenden zusätzlichen Signals, Mischen des wiedergegebenen Digitalsignals, vorzugsweise in einem Digital-Überblender zum Erreichen eines edierten Digitalsignals und Aufzeichnen des edierten Digitalsignals auf dem Aufzeichnungsmedium durchgeführt. Die Zeitsteuerung des Beginns und des Endes des Aufzeichnens des edierten Digitalsignals ist derart steuerbar, daß sie an Punkten auftreten, die um ein vorgegebenes Intervall T getrennt sind, um sicher zu stellen, daß weniger als m+1 Fehler erzeugt werden. Insbesondere kann das vorgegebene Intervall länger sein als die größte der jeweiligen verschiedenen Verzögerungszeiten, so daß ein Edier-Einblenden oder -Ausblenden nur einmal pro Strecke des Aufzeichnungsmediums durchgeführt wird, die ein gegebenes Fehlerkorrekturwort oder Worte und die Informationsworte enthält, die dessen bzw. deren Erzeugungselemente bilden. Andererseits wird das vorgegebene Intervall T so gewählt, daß das kleinste gemeinsame Vielfache von T und D größer ist als die Anzahl der Verzögerungszeiten D, die die Worte eines gegebenen Fehlerkorrekturblockes trennen. Das heißt, für N Informationswortsequenzen und n Fehlerkorrekturwortsequenzen erreicht bzw. überschreitet das kleinste gemeinsame Vielfache von T und D (N+n-1) D.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild eines Beispieles einer PCM-Aufzeichnungsvorrichtung zur Verwendung bei der Erfindung,

Fig. 2 einen Übertragungsblock eines fehlerkorrekturcodierten Signals des obigen Beispieles,

Fig. 3 eine Darstellung zur Erläuterung der Verzögerungsverschachtelung bei der Vorrichtung gemäß Fig. 1,

Fig. 4A, 4B, 5A u. 5B zeitliche Darstellungen die zum Erläutern von Ausführungsbeispielen des Verfahrens gemäß der Erfindung verwendet werden,

Fig. 6 ein Segment eines aufgezeichneten Magnetbandes, das in Zusammenhang mit der Erfindung verwendet ist,

Fig. 7A, 7B ein Aufzeichnungsformat für ein Ausführungsbeispiel der Erfindung,

Fig. 8 eine schematische Darstellung einer Band-Kopfanordnung zur Verwendung bei der Erfindung,

Fig. 9 u. 10 Blockschaltbilder des Aufbaues einer Aufzeichnungsanordnung bzw. einer Wiedergabeanordnung, die in Zusammenhang mit einem Ausführungsbeispiel der Erfindung verwendbar sind,

Fig. 11 ein Blockschaltbild des Aufbaues eines Codierers, der bei einer praktischen Aufzeichnungsanordnung verwendet ist,

Fig. 12, 13, 14A u. 14B Darstellungen zur Erläuterung des Aufbaues des aufgezeichneten Digitalsignals und dessen Kreuzverschachtelung bei einem Ausführungsbeispiel der Erfindung,

Fig. 15 ein Blockschaltbild des Aufbaues eines Decodierers, der bei einer praktischen Wiedergabeanordnung vorgesehen ist,

Fig. 16 ein Blockschaltbild eines Ausführungsbeispieles der Ediervorrichtung gemäß der Erfindung,

Fig. 17-17F zeitabhängige Darstellungen zur Erläuterung des Betriebes der obigen Ediervorrichtung.

Ein digitales Aufzeichnen wurde zum Aufzeichnen von Signalen wie Audiosignalen hoher Wiedergabegüte als ein pulscodemoduliertes (PCM) Signal angegeben, wobei bei einer derartigen Vorgehensweise die Wiedergabegüte oder Wiedergabetreue der Signalverarbeitungsanordnung sehr stark verbessert ist und bei den wiedergegebenen Signalen höchste Qualität sichergestellt ist. Jedoch können digitalisierte Signale Burstfehlern ausgesetzt sein, die durch Ausfall verursacht sind, der in dem Aufzeichnungs- und dem Wiedergabevorgang auftreten kann. Zum Schutz des PCM-Signals gegenüber solchen Burstfehlern wurde eine Verschachtelungstechnik entwickelt. Bei einer derartigen Vorgehensweise werden mehrere aufeinanderfolgende Worte des PCM-Datensignals verwendet, um ein Fehlerkorrekturcodewort zu erzeugen. Dann werden die jeweiligen PCM-Datenworte und das Fehlerkorrekturcodewort mittels einer Verzögerungsverschachtelungstechnik gestreut, derart, daß sie in verschiedenen Blöcken auf dem Aufzeichnungsmedium auftreten. Auf diese Weise kann ein Burstfehler kaum mehr als ein einziges Wort in irgendeinem Fehlerkorrekturblock beeinflussen. Daher ist, wenn die PCM-Datenworte in deren ursprüngliche Ordnung bzw. Reihenfolge wieder zusammengeführt werden, höchstens ein einziges Wort fehlerhaft, wobei ein derartiger Fehler leicht korrigiert werden kann.

Ein Beispiel einer einfachen Codiervorrichtung zum Durchführen des obigen Verschachtelns ist in Fig. 1 dargestellt.

Wie in Fig. 1 dargestellt, wird ein einkanaliges Audiosignal einem Eingangsanschluß 1 und dann einem Pulscodemodulator 2 zugeführt, in dem das Signal in ein Audio-PCM-Signal umgesetzt wird. Der Modulator 2 ist so angeordnet, daß er aufeinanderfolgende Abtastungen des analogen Eingangssignals in aufeinanderfolgende Digitalworte Wi mittels eines (nicht dargestellten) Analog/Digital-Umsetzers umsetzt. Das Audio-PCM-Signal wird dann von dem Modulator 2 zur einer Verteilerschaltung 3 geführt, in der es zyklisch in vier PCM-Datensequenzen W(0), W(1), W(2) und W(3) aufgeteilt wird. Jede derartige Datensequenz enthält jeweils jedes vierte Wort gemäß:

W(0) = [W₀, W₄, W₈, . . .],
W(1) = [W₁, W₅, W₉, . . .],
W(2) = [W₂, W₆, W₁₀, . . .],
W(3) = [W₃, W₇, W₁₁, . . .].

Diese vier Datensequenzen W(0) bis W(3) werden ein Wort pro Zeitpunkt einesm Modulo-2-Addierer 4 zur Bildung einer Paritätsdatensequenz P(0) zugeführt, die zur Fehlerkorrektur verwendet wird. Die Paritätssequenz P(0), die aus Paritätsworten P₀, P₂, P₄, P₆, . . . besteht, ergibt sich gemäß:

P(0) = W(0) ⊕ W(1) ⊕ W(2) ⊕ W(3).

Jedes solche Paritätswort P₀, P₂, . . . und die vier Worte W(0), W(1), W(2) und W(3), die dessen Erzeugungselemente bilden, bilden einen Fehlerkorrekturcodeblock.

Diese Sequenzen W(0), W(1), W(2), W(3) und P(0) werden einer Verschachtelungsstufe 5 zugeführt, die zum Verschachteln oder Streuen jedes Fehlerkorrekturblockes über eine Spanne bzw. eine Spannweite mehrerer Übertragungsblöcke dient. Die Verschachtelungsstufe 5 enthält jeweilige Verzögerungsschaltungen, mit Verzögerungszeiten von Null Worten, D Worten, 2D Worten, 3D Worten und 4D Worten derart, daß unterschiedliche jeweilige Verzögerungen auf jede der Sequenzen W(0), W(1), W(2), W(3) und P(0) ausgeübt werden.

In einer praktischen Anordnung kann die Verschachtelungsstufe 5 durch mehrere Speicher mit wahlfreiem Zugriff (RAM) gebildet sein, wobei die Einschreibadressen und die Ausleseadressen jedes RAM so gesteuert werden, daß die jeweilige Verzögerungszeit durch jede erreicht wird. In einem solchen Fall können die RAM auch als Verteilerschaltung 3 sowie als Zusammensetzschaltung 6 verwendet werden, die anschließend folgt und im folgenden erläutert wird.

An einem Ausgang der Verschachtelungsstufe 5 werden verschachtelte Datensequenzen W(0), W′(1), W′(2), W′(3) und P′(0) erreicht, und die Zusammensetzschaltung 6 setzt die fünf verschachtelten Sequenzen W(0), W′(1), W′(2), W′(3) und P′(0) in eine Reihe oder Serie von Aufzeichnungsblöcken um, die fünf Worte der jeweiligen Sequenzen enthält. In Anschluß an die Zusammensetzschaltung 6 addiert ein CRC-Codegenerator 7 einen zyklischen Blockprüfcode (CRC-Code) an das Ende jedes Blockes hinzu und addiert eine Synchronsignalmischschaltung 8 ein Synchronwort an den Anfang jedes Blockes hinzu. Folglich werden die Übertragungsblöcke, wie sie typisch in Fig. 2 dargestellt sind, in serieller Form an einem Ausgangsanschluß 9 erreicht.

Der CRC-Codegenerator 7 kann beispielsweise einen Volladdierer enthalten, wobei die niedrigstwertigen Bit einer Summe der verschachtelten Worte des Übertragungsblockes als der CRC-Code verwendet werden kann. In einer komplementären Decodierschaltung wird der CRC-Code mit den weniger bedeutenden Stellen einer Summe der empfangenen verschachtelten Worte für jeden Block verglichen. Wenn der CRC-Code und die niedrigstwertigen Bit der abgeleiteten Summe nicht zusammenpassen, werden alle Worte dieses Blockes mit Fehlerzeigerbit (Pointerbit) versehen, um zu identifizieren, daß diese fehlerhaft bzw. fehlerhaltig sind. Daher wird der CRC-Code als Fehlererfassungscode verwendet.

Wenn auch in Fig. 1 nicht dargestellt, sind ein Modulator, ein Aufzeichnungsverstärker und ein Aufzeichnungskopf mit dem Ausgangsanschluß 9 gekoppelt, so daß die seriellen Übertragungsblöcke nacheinander auf einer Längsspur eines Magnetbandes aufgezeichnet werden.

Der Effekt der Verzögerungstrennung der jeweiligen Worte jedes Fehlerkorrekturblockes kann mit Bezug auf Fig. 3 erläutert werden. Wenn eine Fehlerkorrekturcodierung in der erläuterten Weise durchgeführt wird, werden fünf Worte W₀, W₁, W₂, W₃ und P₀, die einen bestimmten Fehlerkorrekturcodeblock bilden, auf der Längsspur des Magnetbandes mit einem Intervall von D Blöcken zwischen zeitlich nächstgelegenen aufgezeichnet. Im allgemeinen ist die Gesamtlänge der Spannweite der Bandspur, die zum Aufzeichnen aller Worte dieses Codeblockes erforderlich ist, als Codesequenzlänge CL definiert. Wenn irgendein bestimmter Fehlerkorrekturcodeblock aus N Worten von PCM-Daten und n Fehlerkorrekturworten gebildet ist, und die Verzögerungszeit D eine ganze Anzahl von Übertragungsblocklängen beträgt, überspannt die Codesequenzlänge CL einen Abstand gemäß:

CL = (N+n-1) D Blocklängen.

Bei obigem Beispiel gilt CL=4D Blocklängen.

Weil bei dem obigen Beispiel zur Fehlerkorrektur Paritätsworte P(0) verwendet werden, kann bis zu einem einzigen fehlerhaften Wort in jedem Fehlerkorrekturcodeblock korrigiert werden, und können Burstfehler mit einer Länge, die kleiner als D Übertragungsblöcke ist, vollständig korrigiert werden, wenn die erläuterte Verzögerungsverschachtelung verwendet wird. Bestimmte Fehlerkorrekturcodes wie der b-Abstand-Code können mehr als ein fehlerhaftes Wort in jedem Fehlerkorrekturcodeblock korrigieren. Daher können, wenn ein solcher Code verwendet wird, Burstfehler, die die Länge von D Übertragungsblöcken überschreiten, mitunter vollständig korrigiert werden.

Wenn das Aufzeichnen der Übertragungscodeblöcke aus irgendeinem Grund unterbrochen wird, wie für das Einfügen eines edierten Signals, wird ein Fehler in mindestens einem Übertragungsblock erzeugt. Um sicherzustellen, daß irgendwelche Fehler, die durch solche Unterbrechung erzeugt werden, vollständig korrigierbar sind, sollten die Einblend- und Ausblendpunkte für das Edieren derart gesteuert werden, daß, wenn eine Mehrfachaufzeichnung durchgeführt wird, keine Burstfehler erzeugt werden, die sich über einen Abstand verbreiten können, der D Übertragungsblöcke erreicht bzw. überschreitet.

Wenn ein PCM-Digitalsignal so codiert ist, daß es eine Codesequenzlänge CL von 4D Blöcken besitzt, wie das erläutert ist, und die Anzahl n der Fehlerkorrektursequenzen zu Eins gewählt ist, dann können der Edier-Einblend- und -Ausblendpunkt so gewählt werden, daß ein Intervall T dazwischen größer ist als die Codesequenzlänge CL, wie das in den Fig. 4A und 4B dargestellt ist. Solange die Intervalle T größer sind als die Codesequenzlänge CL, müssen die Intervalle T nicht zueinander gleich sein.

Andererseits können die Einblend- und Ausblendpunkte auch so gesteuert werden, wie das in den Fig. 5A und 5B dargestellt ist. Solange die jeweiligen Worte irgendeines Fehlerkorrekturcodeblockes voneinander um einen regelmäßigen Abstand von D Übertragungsblöcken (entsprechend einem Verzögerungseinheitsbetrag D) getrennt sind, können die gesteuerten Einblend- und Ausblendpunkte, wie in Fig. 5B dargestellt, so angeordnet sein, daß das kleinste gemeinsame Vielfache von D und dem Intervall T in der Sequenz der Einblend- und Ausblend-Punkte länger ist als die Codesequenzlänge CL. Wenn das Intervall T zwischen dem Einblend- und Ausblend-Punkt so gewählt ist, wie in den Fig. 5A und 5B dargestellt, dann stimmen die Fehler, die durch Unterbrechung des aufgezeichneten Signals durch Edieren erzeugt werden, mit höchstens einem einzigen Wort in irgendeinem gegebenen Fehlerkorrekturblock W₀, W₁, W₂, W₃, P₀ überein.

Ein Ausführungsbeispiel einer Aufzeichnung- und Wiedergabevorrichtung zum Durchführen des Aufzeichnens eines edierten Signals gemäß der Erfindung wird nun mit zunächst Bezug auf Fig. 6 erläutert. Gemäß Fig. 6 weist ein 1/4-Inch-Magnetband 10 (6,35 mm) acht Längsdatenspuren TD₀ bis TD₇ darauf aufgezeichnet auf. Eine Steuerspur TC und eine Zeitcodespur TT sind in einem mittigen Abschnitt des Bandes 10 aufgezeichnet, während Analogspuren TA₁ und TA₂ jeweils an Randabschnitten des Bandes 10 aufgezeichnet sind.

Diese acht Datenspuren TD₀ bis TD₇ sind jeweils mit jeweiligen Audio-PCM-Signalen von acht Kanälen CH₁ bis CH₈ aufgezeichnet. Die Analogspuren TA₁ und TA₂ können analoge Formen oder Versionen des PCM-Signals tragen, und werden für Bezugszwecke, beispielsweise zum Erleichtern des Edierens verwendet.

Wie in Fig. 7A dargestellt, haben die Datenspuren TD₀ bis TD₇ und die Steuerspur TC die in Fig. 7A dargestellte Beziehung. Diesbezüglich wird eine typische Spur TD verwendet, um irgendeine der Spuren TD₀ bis TD₇ wiederzugeben. Die Steuerspur TC ist durch aufeinanderfolgende Sektoren gebildet, deren jeder vier Blöcken des in der Datenspur TD aufgezeichneten Signals entspricht. Jeder Sektor des Steuersignals enthält ein 4-Bit-Synchronwort, ein 16-Bit-Steuerwort, eine 28-Bit-Sektoradresse und einen 16-Bit-CRC-Code. Das in der Datenspur TD aufgezeichnete PCM-Signal besitzt eine höhere Bitrate als das Steuersignal, und jeder Übertragungsblock ist durch ein anfängliches 16-Bit-Synchroncodewort, durch 16 16-Bit-Datenworte und ein sich anschließendes 16-Bit-CRC-Codewort gebildet.

In dem Synchroncodewort SYNC für jeden Block der PCM-Daten ist eine 3-Bit-Blockadresse [B₂ B₁ B₀] enthalten. Das höchstwertige Bit B₂ jeder derartigen Blockadresse entspricht dem niedrigstwertigen Bit S₀ der entsprechenden Sektoradresse, die in dem Steuersignal getragen bzw. enthalten ist. Die übrigen Bit B₁ und B₀ der Blockadresse ändern sich sequentiell für die vier Blöcke in jedem Sektor derart, daß für jeden Sektor sich die Blockadressen zyklisch ändern, gemäß:

[S₀ 0 0], [S₀ 0 1], [S₀ 1 0], [S₀ 1 1].

Das in dem Steuersignal enthaltene Steuerwort unterstützt beim Diskriminieren der Abtastfrequenz des PCM-Audiosignals, das in der Datenspur TD aufgezeichnet ist, und identifiziert auch dessen Aufzeichnungsformat. Die Sektoradresse, eine absolute Adresse, die von einem Anfangswert Null inkrementiert, kann zum Auffinden eines bestimmten Vorwärtsbewegungspunktes längs des Bandes verwendet werden. Der CRC-Code kann zum Prüfen der Genauigkeit des Steuerwortes und der Sektoradresse für jeden Sektor des Steuersignals verwendet werden.

Eine Dreistellungsmodulation (3PM) oder eine andere hochdichte Modulation ist für das Aufzeichnen der Datenspur TD vorzuziehen. Das Steuersignal in der Spur TC kann unter Verwendung von Frequenzmodulation aufgezeichnet werden.

Die Anordnung des Aufzeichnungs- und Wiedergabekopfes für jede der Spuren TD₀ bis TD₇ ist in Fig. 8 dargestellt. Ein Aufzeichnungskopf HR, ein Wiedergabekopf HP und ein zusätzlicher Aufzeichnungskopf HR′ sind nacheinander in Richtung der Vorwärtsbewegung des Bandes 10 angeordnet. In der Praxis besitzt jeder Kopf HR, HP, HR′ 10 getrennte Spalte und 10 getrennte Wicklungen, wobei die Spalte über dem Magnetband 10 (d. h. in dessen Querrichtung) in Linie angeordnet sind.

Von diesen Spalten entsprechen 8 Spalte den Datenspuren TD₀ bis TD₇ und entsprechen den beiden übrigen Spalte der Steuerspur TC und der Zeitcodespur TT. Die Analogspuren TA₁ und TA₂ werden durch getrennte (nicht dargestellte) Köpfe aufgezeichnet.

Die anfängliche oder erste Aufzeichnung auf dem Magnetband 10 wird unter Verwendung des Aufzeichnungskopfes HR erreicht während späteres Aufzeichnen wie das Einblend- oder Ausblend-Edieren unter Verwendung des Aufzeichnungskopfes HR′ durchgeführt wird.

Die Steuerspur TC wird nur durch den Aufzeichnungskopf HR gebildet und wird nur aufgezeichnet, wenn das Band anfänglich aufgezeichnet wird. Daher wird die Steuerspur TC als Ergebnis irgendeines Edierbetriebes nicht wieder aufgezeichnet oder anderweitig überarbeitet bzw. revidiert.

Die Fig. 9 und 10 zeigen den Aufbau der Aufzeichnungs- der Abspiel- oder Wiedergabeanordnung für das Aufzeichnen bzw. Wiedergeben der PCM-Daten in den acht Datenspuren TD₀ bis TD₇.

Bei der Digitalaufzeichnungsanordnung gemäß Fig. 9 werden die Audio-PCM-Signale der acht Kanäle CH₁ bis CH₈ über Eingangsanschlüsse 11a bis 11h entsprechenden Codierern 12a bis 12h zugeführt. Diese Codierer 12a bis 12h allgemein jeweils den Aufbau, wie er weiter unten in bezug auf Fig. 11 erläutert wird, und enthalten eine Verzögerungsverschachtelungsschaltung, eine Paritätssignalgeneratorschaltung, eine CRC-Addierschaltung, und eine Synchronsignalmischschaltung und erzeugen Fehlerkorrekturcodeblöcke mit Parametern N=6 und n=2.

Die von den Codierern 12a bis 12h abgegebenen Übertragungsblöcke werden dann einem Demultiplexer 13 zum Erzeugen von acht Datensequenzen zugeführt. Ein Diskriminationssignal wird an einem Anschluß 14 vorgesehen und damit für einen Steuersignalcodierer 15. Der Steuersignalcodierer 15 gibt ein Zeitsteuersignal an den Demultiplexer 13 zum Steuern der darin durchgeführten Formatierung ab.

Der Demultiplexer 13 gibt dann die acht Datensequenzen in einem vorgegebenen Format an Modulatoren 16a bis 16h und dann über jeweilige Aufzeichnungsverstärker 17a bis 17h an Aufzeichnungsköpfe HR₀ bis HR₇ ab. In der Praxis sind letztere tatsächlich die getrennten Spalte an einem einzigen Kopf HR und sind daher in einer Linie über dem Magnetband 10 angeordnet.

Wenn ein einkanaliges Audio-PCM-Signal auf einer einzigen Spur aufgezeichnet wird, ist der Demultiplexer 12 nicht unbedingt notwendig. Wenn jedoch mehrere Datenspuren, beispielsweise zwei Spuren oder vier Spuren, zum Aufzeichnen eines einkanaligen PCM-Audiosignals verwendet werden, ist der Demultiplexer 12 erforderlich, um die PCM-Daten unter den verschiedenen Spuren aufzuteilen.

Das Aufzeichnen der Steuerspur TC wird ebenfalls mittels der Anordnung gemäß Fig. 9 durchgeführt. Der Steuersignalcodierer 15 gibt das Steuersignal gemäß Fig. 7A an einen Modulator 18 und dann über einen Aufzeichnungsverstärker 19 an einen Steuersignalaufzeichnungskopf HR_C ab.

Die Digitalwiedergabeanordnung gemäß Fig. 10 ist allgemein komplementär zur Aufzeichnungsanordnung gemäß Fig. 9 und enthält Datenwiedergabeköpfe HP₀ bis HP₇ und einen Steuersignalwiedergabekopf HP_C, die jeweils in Berührung mit den Datenspuren TD₀ bis TD₇ und der Steuerspur TC sind. Die jeweiligen aufgenommenen Datensignale werden von den Köpfen HP₀ bis HP₇ über jeweilige Wiedergabevorverstärker 20a bis 20h und Taktsignalextrahierschaltungen 21a bis 21h Demodulatoren 23a bis 23h zugeführt. Die demodulierten Datensignale werden dann jeweiligen Zeitbasiskorrekturschaltungen 24a bis 24h zugeführt. Das aufgenommene Steuersignal wird von dem Kopf HP_C über einen Wiedergabeverstärker 20k und eine Taktsignalextrahierschaltung 21k einem Steuersignaldemodulator 23k zugeführt. Das demodulierte Steuersignal wird dann einem Steuersignaldecodierer 25 zugeführt.

Der Steuersignaldecodierer 25 gibt ein Kapstan-Steuersignal für einen (nicht dargestellten) Kapstan-Servoantrieb, ein Formatsteuersignal und Einschreibtaktsignale zum Steuern der Speicheradressen der Zeitbasiskorrekturglieder 24a bis 24h ab. Insbesondere werden die Sektoradresse und die Blockadressen, die von der Steuerspur TC abgeleitet sind, und die Synchronworte in den Datenspuren TD₀ bis TD₇ zum Definieren der Einschreibadressen für die Zeitbasiskorrekturglieder 24a bis 24h verwendet. Ein Bezugstaktsignal wird an einem Bezugstakteingang 26 als Lesetaktsignal jedem der Zeitbasiskorrekturglieder 24a bis 24h zugeführt. Die Zeitbasiskorrekturglieder 24a bis 24h geben dann die Sequenz der Blöcke frei von irgendwelchen Zeitbasisschwankungen ab, die dann einem Multiplexer 27 zugeführt werden. Letzterer dient zum Reformatieren der wiedergegebenen Daten von den acht Spuren in eine vorgegebene Anzahl von Kanälen von Datensequenzen, in diesem Beispiel in acht Sequenzen. Jede dieser Sequenzen wird dann einem jeweiligen Fehlerkorrekturdecodierer 28a bis 28h zugeführt. Jeder Fehlerkorrekturdecodierer 28a bis 28h enthält eine CRC-Prüfschaltung, eine Entschachtelungsschaltung, eine Fehlerkorrekturschaltung und eine Fehlerkompensationsschaltung wie das weiter unten mit Bezug auf Fig. 15 erläutert werden wird. Schließlich werden die wiedergegebenen Audio-PCM-Signale an Ausgangsanschlüssen 29a bis 29h abgegeben.

Die Fehlerkorrekturcodierer 12a bis 12h gemäß Fig. 9 können alle den gleichen grundsätzlichen Aufbau besitzen und sind jeweils vorzugsweise so ausgebildet, wie das in Fig. 11 dargestellt ist. Wie dort dargestellt, wird eine einkanalige PCM-Datensequenz, die durch aufeinanderfolgende Digitalworte Wi gebildet ist, über einen Eingangsanschluß 30 einer Ungerade/Gerade-Verteilerschaltung 31 zugeführt, in der die PCM-Datensequenz in zwölf Datensequenzen aufgeteilt wird. Bei dieser Anordnung werden die Datensequenzen auf zwei Gruppen verteilt, nämlich ungerade Datensequenzen W(1), W(3), W(5), W(7), W(9) und W(11), die jeweils durch ungeradzahlige Worte gebildet sind, und gerade Datensequenzen W(2), W(4), W(6), W(8), W(10) und W(12), die jeweils durch ungeradzahlige Worte gebildet sind. Die ungerade oder ungeradzahlige Gruppe der Sequenzen W(1) bis W(11) und die gerade bzw. geradzahlige Gruppe der Sequenzen W(2) bis W(12) werden zur Fehlerkorrektur getrennt codiert.

Jede dieser Datensequenz enthält jedes 12. Wort wie folgt:

Die ungeraden Datensequenzen W(1) bis W(11) werden ein Wort pro Zeit bzw. Zeitpunkt einem Modulo-2-Addierer 32A zur Bildung einer Paritätsdatenwortsequenz P(1) zugeführt.

Das Paritätswort P₁ als Beispiel ergibt sich mathematisch gemäß:

P₁ = W₁ ⊕ W₃ ⊕ W₅ ⊕ W₇ ⊕ W₉ ⊕ W₁₁.

Die sechs PCM-Datensequenzen und die Paritätsdatensequenz P(1) werden dann einer Verzögerungsverschachtelungsstufe 33A zugeführt.

In der Verschachtelungsstufe 33A werden die Sequenzen W(1), W(3), W(5), P(1), W(7), W(9) und W(11) mit jeweiligen Verzögerungszeiten von Null Worten; d Worten, 2d Worten, 3d Worten, 5d Worten, 6d Worten bzw. 7d Worten versehen. Die so verschachtelten Sequenzen W(1), W′(3), W′(5), P′(1), W′(7), W′(9) und W′(11) werden dann einem weiteren Modulo-2-Addierer 34A zum Erzeugen einer zweiten Paritäts-datenwortsequenz Q(1) zugeführt. Dann werden die sechs ungeraden Datensequenzen W(1) bis W′(11) und die Paritätsdatensequenzen P′(1) und Q(1) alle einer weiteren Verzögerungsverschachtelungsstufe 35A zugeführt. Diese Verschachtelungsstufe 35A weist Verzögerungsschaltungen auf, die jeweilige Verzögerungsbeträge von Null-Worten, (D-d) Worten, 2(D-d) Worten, 3(D-d) Worten, 4(D-d) Worten, 5(D-d) Worten, 6(D-d) Worten bzw. 7(D-d) Worten für die jeweiligen Sequenzen W(1), W′(3), W′(5), P′(1), Q′(1), W′(7), W′(9) bzw. W′(11) erreichen, um die doppelt verschachtelten Sequenzen W(1), W′′(3), W′′(5), P′′(1), Q′(1), W′′(7), W′′(9) bzw. W′′(11) zu erreichen. Diese doppelt verschachtelten Sequenzen werden dann alle einer Zusammensetzschaltung 36 zugeführt.

Gleichzeitig werden die geraden Sequenzen W(2) bis W(12) mittels eines ersten Modulo-2-Addierers 32B zum Erzeugen einer ersten Paritätssequenz P(2), einer ersten Verzögerungsverschachtelungstufe 33B, die im wesentlichen ähnlich der Stufe 33A ist, eines zweiten Modulo-2-Addierers 34B zum Erzeugen einer zweiten Paritätsdatensequenz Q(2) und einer zweiten Verzögerungsverschachteltungsstufe 35B verarbeitet, die im wesentlichen ähnlich der Stufe 35A ist. Die doppelt codierten Datensequenzen W(2), W′′(4), W′′(6), P′′(2), Q′(2), W′′(8), W′′(10) bzw. W′′(12) werden alle einer K-Wortverzögerungsschaltung zugeführt, bevor sie der Zusammensetzschaltung 36 zugeführt werden. Die K-Wortverzögerungsschaltung dient dazu, jeder der Sequenzen P(2) bis W′′(12) einen konstanten Verzögerungsbetrag von K-Worten zu geben, derart, daß nach einem Doppelverschachtelungsbetrieb die ungeraden Worte und die geraden Worten so weit wie möglich voneinander getrennt verteilt sind. Auf diese Weise können, selbst wenn eine große Anzahl an Fehlern nahe irgendeinem bestimmten Einblend- oder Ausblendpunkt während eines Edierbetriebes erzeugt wird, alle diese Fehler wirksam korrigiert oder kompensiert werden.

Die Zusammensetzschaltung 36 setzt die 16 doppelt verschachtelten Sequenzen zu Übertragungsblöcken zusammen, und weist ein 16-Bit-Synchronwort zu Beginn jedes Blockes auf, wie das in Fig. 12 dargestellt ist. Ein CRC-Codegenerator 38 addiert einen CRC-Prüfcode mit 16 Bit an das Ende jedes Übertragungsblockes, wobei die so aufgebauten Übertragungsblöcke dann an einem Ausgangsanschluß 39 abgegeben werden.

Fig. 13 zeigt eine Darstellung der Zeitsteuerung ("Timing") der Worte der Fehlerkorrekturblöcke, die in dem ersten und dem zweiten Modulo-2-Addierern 32A und 34A gebildet werden, bezüglich der Zeitsteuerung der doppelt verschachtelten Worte W₁, W′′₃, W′′5, P′′₁, Q′₁, W′′₇, W′′₉ und W′′₁₁, die in den Übertragungsblöcken auftreten. In Fig. 13 zeigt ein Kreis die Worte W₁, W₃, . . . W₁₁ an, die die Erzeugungselemente des Paritätswortes P₁ bilden, während ein Kreuz diejenigen Worte W₁, W′₃, . . . W′₁₁ und P′₁ anzeigt, die die Erzeugungselemente des Paritätswortes Q₁ bilden. Hier sind die Verzögerungsbeträge D und d zu 17 bzw. 2 Worten gewählt, derart, daß in den aufgezeichneten Übertragungsblöcken die Worte des ersten Fehlerkorrekturblockes W₁, W₃, W₅, P₁, W₇, W₉ und W₁₁ voneinander um 17 Blöcke getrennt sind, während die Worte des zweiten Fehlerkorrekturblockes W₁, W′₃, W′₅, P′₁, Q₁, W′₇, Q′₉ und W′₁₁ voneinander um (D-d)=15 Blöcke getrennt sind. Hier ist, weil das kleinste gemeinsame Vielfache von D und (D-d) 225 Blöcke beträgt und daher die Codelänge von 7D=199 Codeblöcken überschreitet, lediglich ein einziges Wort koinzident unter den beiden Fehlerkorrekturblöcken. Daher besteht, wenn ein bestimmtes Wort nicht unter Verwendung eines der Paritätsworte P₁ und Q₁ korrigiert werden kann, hohe Wahrscheinlichkeit, daß es unter Verwendung des anderen Paritätswortes korrigiert werden kann.

Die Fig. 14A und 14B zeigen die veschiedenen Zeitsteuerungen oder Zeitpunkte der verschachtelten Fehlerkorrekturblöcke und eines Signals CRR, das die Zeiten definiert, an denen ein Aufzeichnungsbetrieb während des Edierens beginnen oder enden kann. Bei diesem Ausführungsbeispiel kann das Signal CRR nur an Intervallen T auftreten, die voneinander um 32 Blöcke (entsprechend 8 Sektoren) getrennt sind. In diesem Fall überschreitet das größte gemeinsame Vielfache von T und sowohl D als auch (D-d) die Codesequenzlänge CL von 7D Blöcken, wobei irgendwelche Fehler, die während eines Edierverfahrens erzeugt werden, leicht korrigiert werden können.

Fig. 15 zeigt eine praktische Fehlerkorrekturdecodieranordnung, zur Verwendung als jeweilige Decodierer 28a bis 28h gemäß Fig. 10. Diese Decodieranordnung ist grundsätzlich komplementär zur Fehlerkorrekturcodieranordnung gemäß Fig. 11 und empfängt Übertragungsblöcke des wiedergegebenen Datensignals an einem Eingang 40.

Das empfangene Signal wird einer CRC-Prüfschaltung 41 zugeführt, die für jeden Block bestimmt, ob der Block irgendwelche fehlerhaften Worte enthält. Wenn die CRC-Prüfschaltung 41 bestimmt, daß der Block Fehler enthält, dann wird jedes der 16 Datenworte darin mit einem Zeigerbit versehen.

Danach wird das geprüfte Signal einer Verteilerschaltung 42 zugeführt, die die 16 Datenworte jedes Blockes in eine ungerade Gruppe und eine gerade Gruppe von Sequenzen aufteilt, die jeweils die 6 PCM-Datensequenzen W(1) bis W′′(11) und die zwei Paritätsdatensequenzen P′′(1) und Q′(1) bzw. die 6 PCM-Datensequenzen W(2) bis W′′(12) und die beiden Paritätsdatensequenzen P′′(2) und Q′(2) enthält. In Anschluß daran werden die beiden ungeraden und geraden Gruppen jeweils getrennt fehlerkorrigiert. Jedoch werden die ungeraden Sequenzen zunächst einer K-Wortverzögerungsschaltung 43 zugeführt, die eine gleichförmige Verzögerung für jede der ungeraden Sequenzen zur Kompensation bezüglich der Verzögerung erreicht, die durch die K-Wortverzögerungsschaltung 37 der Codieranordnung gemäß Fig. 11 erreicht worden ist. Dann werden die ungeraden Sequenzen einer ersten Entschachtelungsstufe 44A zugeführt, die Verzögerungsbeträge von 7(D-d) Worten, 6(D-d) Worten, 5(D-d) Worten, . . . bzw. 0 Worten erreicht, zur Kompensation bezüglich der jeweiligen Verzögerungen, die in der Verschachtelungsstufe 35A gemäß Fig. 11 ausgeübt worden sind. In Anschluß an diese Entschachtelung werden die sich ergebenden Datensequenzen einem Q-Decodierer 45A zugeführt, in dem eine Fehlerkorrektur unter Verwendung der zweiten Paritätsdatensequenz Q(1) durchgeführt wird. Hier wird, wenn ein einziges Wort fehlerhaft ist, das fehlerhafte Wort korrigiert, und das zugeordnete Zeigerbit korrigiert, bzw. gelöscht.

Die korrigierten Sequenzen W(1), W′(3), W′(5), P′(1), W′(7), W′(9) und W′(11) werden über eine zweite Entschachtelungsstufe 46A geführt, die jeweilige Verzögerungen von 7d Worten, 6d Worten, 5d Worten, 4d Worten, 2d Worten, d Worten bzw. 0 Worten erreicht, zum Kompensieren bezüglich der Verzögerungsbeträge, die in der Verschachtelungsstufe 33A gemäß Fig. 11 ausgeübt worden sind. Dann werden die entschachtelten Sequenzen einem P-Decodierer 47A zugeführt, in dem bis zu einem Wort unter Verwendung der Paritätssequenz P(1) korrigiert werden kann, und wenn irgendein Wort korrigiert wird, wird das zugeordnete Zeigerbit gelöscht. Danach werden die entschachtelten und korrigierten Sequenzen W(1) bis W(11) einer Kompensationsschaltung 48 zugeführt.

Die gerade Gruppe der Sequenzen W(2), W′′(4), W′′(6), P′′(2), Q′(2), W′′(8), W′′(10) und W′′(12) wird über eine Entschachtelungsstufe 44B, einen Q-Decodierer 45B, eine zweite Entschachtelungsstufe 46B und einen P-Decodierer 47B geführt, derart, daß entschachtelte korrigierte Sequenzen W(2), W(4), W(6), W(8), W(10) und W(12) ebenfalls der Kompensationsschaltung 48 zugeführt werden. Der Aufbau und die Betriebsweise der Entschachtelungsstufen 44B und 46B und des Q-Decodierers 45B und des P-Decodierers 47B sind im wesentlichen die gleichen wie die der entsprechenden Elemente 44A bis 47A.

Die Kompensationsschaltung 48 identifiziert irgendein Wort, das einen unkorrigierbaren Fehler enthält, durch Bestimmen des Vorliegens eines Zeigerbit. Dann, wenn ein derartiges Wort erfaßt ist, wird ein Interpolationsbetrieb durchgeführt, bei dem ein synthetisiertes Datenwort erzeugt wird durch Berechnen des Mittelwertes der Datenworte, die Abtastwerte wiedergeben, die dem Wort unmittelbar vorhergehen und unmittelbar folgen, das den unkorrigierbaren Fehler enthält. Das interpolierte Wort kann dann für das fehlerhafte Wort substituiert werden. Das Interpolieren dient dazu, irgendwelche unkorrigierbaren Fehler unmerkbar zu machen und ist erfolgreich wegen des allgemein hohen Maßes an Korrelation, die innerhalb eines PCM-Audiosignals vorhanden ist. Das Ausgangssignal der Kompensationsschaltung 48 wird dann einer Ungerade/Gerade-Zusammensetzschaltung 49 zugeführt, die die 12 Sequenzen W(1) bis W(12) in serielle Form an einem Ausgangsanschluß 50 zurückführt.

Fig. 16 zeigt ein Ausführungsbeispiel der Ediervorrichtung gemäß der Erfindung. Die Ediervorrichtung gemäß Fig. 16 wird beim Edieren eines Audio-PCM-Signals, das zuvor in der erläuterten Weise aufgezeichnet worden ist, verwendet. Zur Vereinfachung wird jedoch die Anordnung gemäß Fig. 16 mit Bezug auf ein einkanaliges Audio-PCM-Signal erläutert, das in einer einzigen Spur TD₀ aufgezeichnet ist. Weiter wird aus dem gleichen Grund ein Einfügedieren durchgeführt bezüglich lediglich der einen Datenspur TD₀. Selbstverständlich ist jedoch bei einer Mehrspuraufzeichnung eine ähnliche Verarbeitung bzw. Behandlung jedes Audio-PCM-Signals möglich, das in jeder der verschiedenen Spuren TD₀ bis TD₇ aufgezeichnet ist.

Während des Edierens werden der Wiedergabekopf HP₀ und der zweite Aufzeichnungskopf HR′₀, wie gemäß Fig. 8, verwendet. Das aufgenommene Audio-PCM-Signal wird von dem Wiedergabekopf HP₀ einem Wiedergabesystem 51 zugeführt, das allgemein so ausgebildet ist, wie das anhand Fig. 10 erläutert worden ist. Das wiedergegebene Audio-PCM-Signal wird dann über eine Verzögerungsleitung 52 (DL) einem Eingangsanschluß eines Überblenders 53 zugeführt. Ein mit dem wiedergegebenen Signal zu edierendes Signal wird einem weiteren Eingangsanschluß 54 des Überblenders 53 zugeführt. Ein ediertes Signal, das aus dem wiedergegebenen Signal und dem zusätzlichen Signal zusammengesetzt ist, wird von dem Überblender 53 einem Aufzeichnungssystem 55 zugeführt, das ähnlich dem gemäß Fig. 9 aufgebaut sein kann. Das edierte Signal wird dann über eine gesteuerte Schalteinrichtung 56 dem Edier-Aufzeichnungskopf HR′₀ zugeführt.

Die Verzögerungsschaltung oder Verzögerungsleitung 52 besitzt eine Verzögerungszeit, die dem Abstand zwischen den beiden Köpfen HP₀ und HR′₀ entspricht, derart, daß dann, wenn das Ausgangssignal des Wiedergabekopfes HP₀ über die Verzögerungsleitung 52, den Überblender 53 und das Aufzeichnungssystem 55 und die Verknüpfungsschaltung bzw. Schalteinrichtung 56 zum Aufzeichnungskopf HR′₀ geführt wird, und dadurch auf das Band 10 aufgezeichnet wird, ein Signal, das dem Signal gleich ist, das ursprünglich auf dem Band aufgezeichnet war, wiederaufgezeichnet wird.

Ein Überblendersteuerimpuls P₁ (Fig. 17B) wird über einen Anschluß 56 zugeführt, und während des Intervalls, in dem der Puls P₁ auf hohem Pegel bzw. auf "1" ist, nimmt eine Multiplizierkonstante α des Überblenders langsam von Null auf Eins zu, während eine Multiplizierkonstante (1-α) des Überblenders langsam von Eins auf Null abnimmt. Ein Steuerbefehlssignal P₂ (Fig. 17A) steuert das Auftreten des Steuerimpulses P₁ derart, daß letzterer unmittelbar in Anschluß an das Ansteigen des Steuerbefehlssignals P₂ auf "1" und unmittelbar in Anschluß an dessen Abfallen auf "0" auftritt. Hier wird das Steuerbefehlssignal P₂ weiter auch einem Anschluß 58 zugeführt.

Ein Bezugstaktgenerator 59 erzeugt Taktimpulse CP₁ mit der Sektorfrequenz und Taktimpulse CP₂ mit der Blockfrequenz. Die Taktimpulse CP₁ und die wiedergegebenen Steuersignale werden einer (nicht dargestellten) Kapstan-Servoschaltung zugeführt zur Steuerung der Vorwärtsbewegungsgeschwindigkeit des Bandes 10. Die Taktimpulse CP₂ werden einem Taktanschluß eines 5-Bit-Binärzählers 60 zugeführt. Der Zähler 60 ist an seinen Ladeeingangsanschlüssen mit anfänglichen Nullen in den höchstwertigen Bit versehen und mit den drei niedrigstwertigen Ziffern [S₂ S₁ S₀] der Sektoradresse des wiedergegebenen Steuersignals. Der Zähler 60 wird rückgesetzt wenn die drei Ziffern oder Stellen [S₂ S₁ S₀] alle auf "0" sind. Danach, wird, wenn 32 Taktimpulse CP₂ dem Zähler 60 zugeführt sind, ein einziger Ein/Aus-Steuerimpuls CRR an einem Ausgangsanschluß abgegeben.

Bei diesem Ausführungsbeispiel wird, weil die niedrigstwertigen Bit der Sektoradresse nur einmal pro 8 Sektoren zu "0" werden, weil ein Sektor 4 Blöcke enthält, der Steuerimpuls CRR einmal alle 32 Blöcke erzeugt. Folglich ist die Zeitsteuerung des Steuerimpulses CRR bezüglich den PCM-Daten in einer konstanten Beziehung, wie das weiter oben anhand den Fig. 14A und 14B erläutert worden ist. Das Öffnen (Sperren) und Schließen (Durchschalten) der Schalteinrichtung 56 wird durch die Anordnung gesteuert, die eine Verzögerungsleitung 61 (DL) und ein ODER-Glied 62 und ein D-Flipflop 63 enthält. Das Flipflop 63 besitzt einen Takteingang, der mit dem Zähler 60 verbunden ist, einen D-Eingang, der mit dem ODER-Glied 62 verbunden ist, und einen Ausgang Q, der mit dem Steueranschluß der Schalteinrichtung 56 verbunden ist. Der Anschluß 57 ist direkt mit einem Eingang des ODER-Glieds 62 verbunden, ist weiter über die Verzögerungsleitung 61 mit einem anderen Eingang davon verbunden, während der Anschluß 58 mit einem dritten Eingang des ODER-Glieds 62 verbunden ist. Der Überblendsteuerimpuls P₁, ein Impuls P′₁ gemäß Fig. 17C, der durch Treten des Impulses P₁ durch die Verzögerungsleitung 61 erzeugt ist, und das Steuerbefehlssignal P₂ werden alle dem ODER-Glied 62 zugeführt, so daß das Ausgangssignal des ODER-Glieds 62 während des gesamten Edierbetriebes auf "1" ist. Der Steuerimpuls CRR, der dem Taktanschluß des Flipflops 63 zugeführt ist, erreicht, daß letzterer ein Aufzeichnungs-Ein/Aus-Signal P₃ der Schalteinrichtung 56 zuführt, so daß das Aufzeichnen durch den Kopf HR′₀ begonnen und beendet wird, an genau den vorgegebenen Stellen auf dem Band, die voneinander um die vorerwähnte Periode P beabstandet wird.

Der Betrieb der Schaltung gemäß Fig. 16 sei anhand der Fig. 17A bis 17F näher erläutert. Das Steuerbefehlssignal P₂ wird zu "1" oder auf hohen Pegel gemacht, um einen Einblendbetrieb zu beginnen, und wird auf "0" oder niedrigen Pegel gemacht, um einen Ausblendbetrieb zu beginnen, wie das in Fig. 17A dargestellt ist. Der Überblendsteuerimpuls P₁ wird zur "1" oder hohen Pegel während einer Periode von einem Zeitpunkt t₂ zu einem Zeitpunkt t₄ in Anschluß an das Einsetzen des Steuerbefehlssignals P₂ und während einer ähnlichen Periode von einem Zeitpunkt t₆ bis zu einem Zeitpunkt t₈ an dessen Beendigung gemacht, wie das in Fig. 17B dargestellt ist. Der verzögerte Impuls P′₁ ist auf "1" oder hohem Pegel während einer Periode vom Zeitpunkt t₃ zu einem Zeitpunkt t₅ und während einer Periode von einem Zeitpunkt t₇ bis zu einem Zeitpunkt t₉ in Anschluß an das Einsetzen und das Enden des Steuerbefehlssignals P₂, wie das in Fig. 17C dargestellt ist.

Der Ein/Aus-Steuerimpuls CRR wird wie in Fig. 17D dargestellt mit einer Periode von T=32 Blöcken dem Takteingang des Flipflops 63 zugeführt. Letzteres wird zum Einschalten bedingt oder gesetzt, jedesmal wenn irgendeines von Steuerbefehlssignal P₂ oder der Impulse P₁ und P′₁ auf "1" ist, und wird zum Ausschalten bedingt oder gesetzt, jedesmal wenn das letzte der Signale P₂ und der Impulse P₁ und P′₁ auf "0" zurückkehrt. Daher erreicht, wie in Fig. 17E dargestellt, der Ausgang Q des Flipflops 63 das Aufzeichnungs-Ein/Aus-Signal P₃ von einem Zeitpunkt t₁ bei dem ersten Steuerimpuls CRR in Anschluß an das Einsetzen des Signals P₂ bis zu einem Zeitpunkt t₁₀ in Anschluß an das Rückkehren des Impulses P′₁ zu einem Zeitpunkt t₉ auf Null.

Daher werden bei dem Ausführungsbeispiel gemäß Fig. 16 Digitaldaten wie gemäß Fig. 17F einfügediert. Zunächst wird beim Einblenden das Aufzeichungsverknüpfungsglied oder die Schalteinrichtung 56 zu dem Zeitpunkt t₁ zu Beginn des Aufzeichnens durch den Kopf HR′₀ geschlossen. Bis zum Zeitpunkt t₂ wird das wiedergegebene Signal aufgezeichnet. Dann, zum Zeitpunkt t₂, beginnt der Überblendbetrieb. Während des Intervalls zwischen den Zeitpunkten t₂ bis t₄ wird ein übergeblendetes Signal, das durch eine schräge Linie wiedergegeben ist, aufgezeichnet. Das Überblenden kann jegliche Diskontinuität unmerklich machen, wie einen Pegelsprung am Übergang zweier Audiosignale. Wegen der Verzögerungsleitung 61, die eine Verzögerung um eine Codesequenzlänge CL=7D erreicht, werden die verschachtelten Datenworte des übergeblendeten Signals während des Intervalls zwischen den Zeitpunkten t₃ bis t₅ aufgezeichnet, wie das durch die geneigte Strichlinie dargestellt ist.

Wenn das Aufzeichnungs-Befehlssteuersignal P₂ zu "0" zum Zeitpunkt t₆ wird, findet ein Ausblend-Überblendbetrieb während des Intervalls zwischen den Zeitpunkten t₆ bis t₈ statt. Die verschachtelten Worte des übergeblendeten Signals werden ebenfalls während des Intervalls zwischen den Zeitpunkten t₇ bis t₉ aufgezeichnet. Danach wird vom Zeitpunkt t₉ bis zum Zeitpunkt t₁₀ das wiedergegebene Signal im wesentlichen genau so aufgezeichnet, wie es zuvor aufgezeichnet worden war. Dann, zum Zeitpunt t₁₀ wird das Aufzeichnungsverknüpfungsglied bzw. die Schalteinrichtung 56 geöffnet (gesperrt) und ist der Aufzeichnungsbetrieb beendet. Dann, beginnend mit dem Zeitpunkt t₁₀, bleibt das aufgezeichnete Datensignal in der Spur TD₀ unverändert.

Bei dem obigen Ausführungsbeispiel wird der Ein/Aus-Steuerimpuls CRR alle T=32 Blöcke erzeugt, derart, daß die Beziehung zwischen dem Impuls CRR und den aufgezeichneten Daten so ist, wie das in den Fig. 14A und 14B dargestellt ist. Das heißt, die kreuzverschachtelten Worte W₁ bis W₁₁, die die Erzeugungselemente für das erste Paritätsdatenwort P₁ bilden, sind in einem Intervall D=17 Blöcke verteilt. Weiter sind die kreuzverschachtelten Worte W₁ bis W₁₁, wie die Erzeugungselemente für das zweite Paritätswort Q₁ bilden, in einem Intervall von (D-d)=15 Blöcken verteilt. Deshalb wird, wenn ein Übertragungsblock, der W₁ enthält, mit dem Steuerimpuls CRR koinzident ist, wenn letzterer mit einem Intervall von T=32 Blöcken erzeugt wird, ein Übertragungsblock der irgendein anderes Wort W₃ bis W₁₁ enthält, nicht mit irgendeinem Impuls CRR koinzident. Zusätzlich, da gilt, 2D=34 Blöcke und 2(D-d)=30 Blöcke, sind die Steuerimpulse CRR und die Übertragungsblöcke die irgendwelchen anderen Worten W₃ bis W₁₁ oder W′₃ bis W′₁₁ enthalten, voneinander um mindestens zwei Blöcke beabstandet. Deshalb tritt, selbst wenn ein Fehler in einer Beziehung zwischen dem Steuerimpuls CRR und den aufgezeichneten Daten auftritt, aufgrund von Strecken bzw. Dehnen des Magnetbandes, Jitter und dergleichen, eine Störung der Fehlerkorrekturfähigkeit in dem edierten Signal kaum auf.

In Fig. 17 müssen die Intervalle t₂ bis t₄ und t₃ bis t₅, ebenso wie die Intervalle t₆ bis t₈ und t₇ bis t₉, nicht notwendigerweise einander überlappen, wenn die Codesequenzlänge CL länger ist als die Kreuzverschachtelungsperiode. In einem solchen Fall kann eine zusätzliche Verzögerungsleitung enthalten sein und mit dem ODER-Glied 62 gekoppelt sein, derart, daß ein Intervall auf "0" zwischen den "1"-Perioden der Impulse P₁ und P′₁ vermieden werden.

Wie sich aus der Erläuterung des obigen Ausführungsbeispiels ergibt, werden mehrere Worte und damit in Beziehung stehende Fehlerkorrekturcodeworte blockcodiert. Wenn die in einem Codeblock enthaltenen Daten verschachtelt werden und aufgezeichnet werden, selbst obwohl der Einblend- oder Ausblendbetrieb am gleichen Punkt wiederholt wird, überschreiten die Fehler, die das Umschalten von Aufzeichnung und Wiedergabe an dem Edierpunkt begleiten, nicht den Maximalwert der korrigiert werden kann. Wenn beispielsweise ein Übertragungsblock, der das PCM-Wort W₁ enthält, mittels des CRC-Codes als einen Fehler enthaltend beurteilt wird, und zwar aufgrund des ersten Einblendbetriebes, und das Wort W₁ fehlerhaft ist, beeinflussen der zweite und der folgende Einblendbetrieb, die an der gleichen Stelle durchgeführt werden, lediglich den Block, der das Wort W₁ enthält, und beeinflussen keine anderen Datenworte oder Paritätsworte in dem gleichen Fehlerkorrekturblock wie das Wort W₁. Das heißt, da der Ein/Aus-Steuerimpuls CRR auf der Grundlage der Sektoradresse erzeugt wird, die auf der Steuerspur TC aufgezeichnet ist, wird selbst bei der zweiten und der folgenden Edierung der Impuls CRR mit der identischen Phase wie bei der ersten Edierung erzeugt. Es ist auch möglich, daß nicht nur die Sektoradresse sondern auch ein Signal mit konstanter Beziehung zu den aufgezeichneten Daten (wie die Datenadresse, das Steuersignal oder dergleichen) zur Bildung des Ein/Aus-Steuerimpulses CRR verwendet werden kann.

Wenn auch die Erfindung mit Bezug auf eine stationäre Mehrfachkopf-Bandvorrichtung erläutert worden ist, ist die Erfindung selbstverständlich auch bei einem stationären Einfachkopf-PCM-Aufzeichnungsgerät oder bei einem Einfach- oder Mehrfach-Drehkopf-PCM-Aufzeichnungsgerät anwendbar.

Weiter ist auch der Fehlerkorrekturcode nicht auf den erläuterten Paritätscode beschränkt, sondern es können auch ein Volladdierercode, ein b-Abstandscode oder ein anderer geeigneter Fehlerkorrekturcode verwendet werden. Der b-Abstandscode hat den Vorteil, daß er die Korrektur von bis zu zwei fehlerhaften Worten in irgendeinem Block ermöglicht, derart, daß zwei Wortfehler bei dem Einblend- oder Ausblendbetrieb erzeugt werden können, ohne daß dadurch die Qualität des edierten Signals nachteilig beeinflußt würde.

Selbstverständlich sind noch andere Ausführungsformen möglich.

Bei der Erfindung wird elektronisches Edieren (Editing) eines aufgezeichneten Digitalsignals derart durchgeführt, daß irgendwelche Fehler, die durch das Edieren erzeugt werden, korrigierbar sind. Das Digitalsignal wird gegenüber Fehlern geschützt, beispielsweise mittels einer Kreuzverschachtelung, derart, daß m-fache Fehler in einer Codesequenzlänge korrigiert werden können, wenn das Signal wiedergegeben wird. Die Edier-Einblend- und Ausblendpunkte werden so gesteuert, daß bei Durchführen einer Mehrfachedierung weniger als m+1 Fehler erzeugt werden, wobei das edierte Signal keine Klickgeräusche aufweist, die durch unkorrigierbare Fehler verursacht sind. Die zulässigen Punkte für das Einblenden und das Ausblenden können um einen Abstand beabstandet sein, der größer als die Codesequenzlänge ist. Andererseits kann, wenn Kreuzverschachtelung durchgeführt wird, derart, daß Digitalworte in Blöcke gruppiert sind und mit jeweiligen unterschiedlichen Verzögerungen versehen sind, die ganzzahlige Vielfache von D-Blocklängen sind, das Intervall zwischen solchen Punkten so gewählt werden, daß es T-Blocklängen entspricht, derart, daß das kleinste gemeinsame Vielfache von D und T größer ist als die Codesequenzlänge.

Claims (5)

1. Verfahren zum Aufbereiten bzw. Editieren von auf einem Aufzeichnungsträger aufgezeichneten digitalen Signalen, umfassend folgende Schritte:
Codieren der betreffenden digitalen Signale in eine Folge von Fehlerkorrekturcodes, die zur Korrektur von m-Wort-Fehlern dienen und die aus einer Vielzahl von Folgen aus Informationswörtern und zumindest einer Folge von Fehlerkorrekturworten gebildet sind;
Erzeugen von Elementen, die aus Worten der betreffenden Informationswortfolgen gebildet sind;
Verschachteln der Folgen der Informations- und Fehlerkorrekturworte dadurch, daß diesen Worten unterschiedliche Verzögerungen erteilt werden, welche ganzzahlige Vielfache eines vorbestimmten Verzögerungswertes sind;
Bilden von Aufzeichnungsblöcken aus den verschachtelten Worten;
Bereitstellen von zusätzlichen digitalen Signalen, die mit den aufgezeichneten digitalen Signalen auf dem Aufzeichnungsträger aufzubereiten bzw. zu editieren sind;
Aufzeichnen der zusätzlichen digitalen Signale auf dem Aufzeichnungsträger;
dadurch gekennzeichnet, daß der Aufzeichnungsschritt die Erzeugung eines Aufzeichnungsbeginn- oder Aufzeichnungsende-Steuersignals umfaßt, durch welches der Beginn und das Ende der Aufzeichnung der zusätzlichen digitalen Signale derart gesteuert wird, daß der Beginn bzw. das Ende der betreffenden Aufzeichnung lediglich an bestimmten Punkten (CRR) liegt, die sich nicht in aufgezeichneten Bereichen von (m+1) oder mehr Worten identischer Fehlerkorrektorcodes befinden, derart, daß bei Ausführen eines mehrfachen Aufbereitens bzw. Editierens weniger als (m+1) Fehler erzeugt werden, die durch bestimmte Daten mit einer festen Beziehung bezüglich der auf dem Aufzeichnungsträger aufgezeichneten digitalen Signale bestimmt sind.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß aufeinanderfolgende der bestimmten Punkte voneinander um einen solchen Betrag getrennt werden, daß das kleinste gemeinsame Vielfache eines derartigen Betrages (T) und die einen bestimmten Verzögerungswert (D) entsprechende Länge des Aufzeichnungsträgers größer als die Länge des Aufzeichnungsträgers ist, welche einen verschachtelten Fehlerkorrekturblock ((N+n-1)D) entspricht, der das zumindest eine Fehlerkorrekturwort und die in Abstand voneinander angeordneten Wörter enthält, welche die erzeugenden Elemente bilden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß aufeinanderfolgende der vorbestimmten Punkte um einen Betrag (T) voneinander getrennt sind, der einer Länge des Aufzeichnungsträgers entspricht, die größer als eine Länge des Aufzeichnungsträgers ist, welche einem verschachtelten Fehlerkorrekturblock ((N+n+1)D) entspricht, der das zumindest eine Fehlerkorrekturwort und die digitalen Informationswörter, welche die erzeugenden Elemente bilden, enthält.

4. Anordnung zum Aufbereiten digitaler Signale zur Durchführung eines Verfahrens nach einem der vorhergehenden Ansprüche, mit einer Wiedergabeschaltung für die Wiedergabe der digitalen Signale von dem Aufzeichnungsträger, mit einem Eingang, dem ein zusätzliches aufzubereitendes digitales Signal zugeführt ist, mit einer Mischschaltung zum Mischen der wiedergegebenen digitalen Signale und des zusätzlichen digitalen Signales zur Bildung eines aufbereiteten Signals, und mit einer Aufzeichnungsschaltung zum Aufzeichnen des aufbereiteten digitalen Signals auf den Aufzeichnungsträger, dadurch gekennzeichnet, daß eine Zeitsteuerschaltung (59, 60, 61, 62, 63) vorgesehen ist, welche den Beginn und die Beendigung der Aufzeichnung des aufbereiteten digitalen Signals bei dem durch ein Synchronisationswort eines Sektors auf dem Aufzeichnungsträger und einer Zähleinrichtung festgelegten vorbestimmten Punkten (CRR) zeitlich steuert.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Zeitsteuerschaltung einen Zähler (60) aufweist, der ein Steuersignal (CRR) jeweils auf eine bestimmte Anzahl von Aufzeichnungsblöcken hin erzeugt, daß eine logische Verknüpfungsschaltung (60, 61) vorgesehen ist, die so geschaltet ist, daß sie ein oder mehrere Aufbereitungsbefehlssignale (P₁, P′₁, P₂) aufnimmt und ein logisches Signal abgibt, und daß ein Aufbereitungs-Steuersignalgenerator (63) vorgesehen ist, der eingangsseitig das Steuersignal (CRR) und das logische Signal aufnimmt und der ausgangsseitig ein Aufbereitungs-Steuersignal (P₃) für die Regelung der Aufzeichnung des aufbereiteten digitalen Signals abgibt.