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Lösungsignale des Kodierers nach Fig. 7 und die Paritätssignale, welche aus den digitalen Informationssignalen gebildet sind, Fig. 9 die Form des vom Kodierer nach Fig. 7 erzeugten Signals, Fig. 10 ein anderes Blockschaltbild des Dekodierers, welcher für die durch den Kodierer nach Fig. 7 verarbeiteten digitalen Informationssignale verwendet wird, und Fig. 11 ein Diagramm, welches das Fehlerkorrekturvermögen der auf dem Träger gemäss der Erfindung gespeicherten Paritätssignale zeigt.
Anschliessend wird die Beschreibung eines Beispiels gemäss der Erfindung unter Zuhilfenahme der Zeichnungen gegeben. Die Fig. 1 zeigt einen kodierseitig vorgesehenen Kodierer. Eine Folge von Informationsbits, deren einzelne Worte aus einem Ausgang eines abgetasteten Analogsignals, wie eines Audiosignals gebildet sind, werden über einen Eingangsanschluss --1-- zu einem Demultiplexerkreis --2-- geleitet, worin die Folge der Eingangsinformationsbits in eine Gruppe ihrer ungeradzahligen Worte und in eine Gruppe ihrer geradzahligen Worte umgewandelt wird.
Somit wird eine erste Informationsbitfolge H bestehen aus ungeradzahligen Worten, und eine zweite Informationsbitfolge H, bestehend aus geradzahligen Worten, wie in Fig. 2A dargestellt, vom Demulti-
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um von diesem eine erste Fehlerkorrektur-Bitfolge H3 abzuleiten, bestehend aus Paritätsbits (geradzahlige Parität), wie in Fig. 2B dargestellt. Der Addierer --3-- und andere, später erwähnte Addierer sind insgesamt zur Ausführung einer Arbeitsweise oder eines Rechenvorgangs entsprechend der Modulo 2-Summiermethode ausgelegt und sind praktisch als EXKLUSIV-ODER-Gatter ausgeführt. Die Paritätsbitfolge H3 wird aus jedem Wort der zwei der parallel übertragenen Bitfolgen H1 und H2
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wobei das Symbol @ die Modulo 2-Addition bezeichnet.
Die Bitfolgen H2 und H3 werden dann zu Verzögerungskreisen D1 und 02 geleitet, wo sie entsprechend um zwei und vier Worte verzögert werden. Die Verzögerungskreise D1 und D2 bestehen gewöhnlich aus Schieberegistern. Dementspre-
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ten. Diese Bitfolgen H4 und H5 werden weiters zu einem Addierer --4-- geleitet, wo sie bitweise addiert werden, um eine zweite Fehlerkorrektur-Bitfolge H6 zu erzeugen, welche aus Paritätsbits (geradzahlige Parität) besteht, wie in Fig. 2E dargestellt ist, wobei jedes Wort hievon von jedem Wort der Bitfolgen H4 und H5 bei gleichem Zeitablauf gebildet wird. Die im Addierer --4-- ausge-
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zu einem Multiplexerkreis --5-- geleitet.
Durch diese Bitfolgen ist eine Kodeformation einer Matrixtype von vier Reihen einer Mehrzahl von Spalten festgelegt, und die entsprechenden Worte werden aufeinanderfolgend in Serie bei jeder Spalte dieser Kodeformation gereiht, um serielle Daten in
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- zu erhalten. Diese seriellen Daten werden, wenn nötig, vor der Speicherung auf dem Träger gemäss der Erfindung moduliert und verstärkt.
Fig. 3 zeigt den wiedergabeseitig vorgesehenen Dekodierer. Die seriell vom Träger wiedergegebenen Daten, welche demoduliert und nach Bedarf verstärkt werden, gelangen über einen Ein- gangsanschluss --7-- zu einem Multiplexerkreis --8--, worin die empfangenen seriellen Daten in vier parallel-übertragene Bitfolgen H1, H4, H5 und H6 umgewandelt werden. Die Bitfolgen H1 und
H4 werden zu entsprechenden Verzögerungskreisen D3 und D geleitet, wo sie entsprechend um vier und zwei Worte verzögert werden. Die an der Ausgangsseite der Verzögerungskreise D3 und D4 auftretenden Bitfolgen werden entsprechend zu H1 und H-. Das heisst, im Dekoder werden die vier Bitfolgen H,H,H und H6 in der gleichen Zeitrelation wie im Kodierer erhalten, und dann werden die drei Bitfolgen H1, H2 und H5 in der gleichen Zeitrelation wie im Kodierer erhalten.
Um den wie oben beschriebenen Originalzustand der Zeitrelation wieder herzustellen, wird ein Datensynchronisiersignal hinzugefügt, u. zw. bei jedem vierten Wort der seriell zu speichernden Daten.
Die Bitfolgen H, H4, H5 und H6 werden bei jedem einzelnen Wort zu einem Addierer --9-geleitet, und die Bitfolgen H1, H2 und H5 werden bei jedem Wort zu einem Addierer --10-- geleitet.
Die Addierer --9 und 10-- werden zur Bildung von Syndromen verwendet. Da bei dieser Erfindung ein Faltungskode verwendet wird, so werden die Syndrome von den Addierern --9 und 10-- entsprechend über Serienkreise von vier 1-Wort-Verzögerungskreisen D5 bis D 8 und Serienkreise von vier 1-Wort-Verzögerungskreisen 015 bis D18 mit einem Fehlerkorrektur-Logikkreis --11-- geleitet. Mittler-
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H1- vorgesehen, und die Verzögerungskreise D 11 und D12 sind zur Korrektur eines Fehlers vor zwei Worten vorgesehen und um die Synchronisation der Daten sicherzustellen. Obgleich nicht dargestellt, sind die seriellen Daten am Ausgangsanschluss --13-- PMC-demoduliert, so dass das Analogsignal erhalten werden kann.
Anschliessend wird die Arbeitsweise des Dekodierers beschrieben. Wenn ein fehlerbehaftetes Wort in einem empfangenen Wort als e bezeichnet wird und ein Index der Wortzahl an e angefügt wird, um die zugehörige Relation zu jedem andern Wort der Informationsbitfolge und der Paritätsbitfolge anzuzeigen, so kann das durch den Addierer -9-- gebildete Syndrom aufeinanderfolgend ausgedrückt werden :
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Ebenso kann das durch den Addierer -9-- gebildete Syndrom aufeinanderfolgend ausgedrückt werden :
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Tritt kein Fehler auf, so werden alle Bits dieser Syndrome "0". Die Wahrscheinlichkeit zur
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ist. Wenn die Wortlänge genügend lang gewählt ist, so ist die Wahrscheinlichkeit, dass zwei fehlerbehaftete Worte e. und e. gleich sind, vernachlässigbar klein.
Ferner werden die Zeitabläufe der Erzeugung der Syndrome durch die Addierer --9 und 10-- gemäss den Fig. 2F und 2G in Übereinstimmung zu den Informationsbitfolgen verlaufen.
Die Fig. 4 ist ein Flussdiagramm, welches die Arbeitsweise des Fehlerkorrektur-Logikkreises - zeigt. In Fig. 4 bezeichnet die mit einem Kreis (0) markierte Seite eines Verzweigungsblockes "Ja"und die Seite ohne Kreis"Nein". Ferner bedeutet z einen Löschvorgang, so dass alle in einem zugehörigen Verzögerungskreis enthaltenen Bits eines Syndroms "0" werden. Fig.5 zeigt die gegenseitige Relation der Syndrome. Die Syndrome des Addierers -9-- werden durch entsprechende fehlerhafte Worte in horizontaler Richtung der Fig. 5 gebildet, und die Syndrome des Addierers-10werden durch entsprechende fehlerhafte Worte in vertikaler Richtung der Fig. 5 gebildet.
Zu den Zeitabläufen, während die Syndrome (y., y-, y.) und (x-, -3'xi) dem Fehler-
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Zur besseren Verständlichkeit wird das Flussdiagramm nach Fig. 4 mit Hilfe der Fig. 5 auszugsweise beschrieben. Wenn zunächst xl = 0 ist, so bedeutet dies, dass kein Fehler in bezug auf A1, A2 und P1 existiert, so dass der nächste Schritt ausgeführt werden soll. Wenn xl # 0 und y = 0 ist, so bedeutet dies zumindest, dass entweder e2 oder ep1 existiert, so dass zu prüfen ist,
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xAddierer --a2-- ausgeführt, so dass das richtige Wort A2 erhalten werden kann. Dann werden die Verzögerungskreise D15 und D7 gelöscht und der nächste Schritt eingeleitet. Erfolgt der nächste Schritt, so wird xl = Y5 = 0 erhalten.
Dieser Löschvorgang dient zur Verhinderung einer Fehlerkorrekturoperation, welche unnütz ausgeführt würde, obgleich das fehlerhafte Wort, wie oben beschrieben, bereits korrigiert wurde, und ebenso einer fehlerhaften Korrektur, die in diesem Falle auftritt. Der Löschvorgang wird in ähnlicher Weise in andern Fällen benötigt.
Wenn xl Ye erhalten wird, so ist ferner zu entscheiden, ob xl = Y9 ist oder nicht. Wenn
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xl x zu den entsprechenden Addierern--al und a 3--zur Korrektur der Fehler geleitet. In diesem Falle werden die Verzögerungskreise D15 und D17 gelöscht, damit beim nächsten Schritt xl = 0 und x = 0 erhalten wird. Somit wird der logische Fehlerkorrekturvorgang im Fehlerkorrektur-Logikkreis --11-- in ähnlicher Weise entsprechend dem Flussdiagramm nach Fig. 4 ausgeführt.
Die Fig. 6 zeigt ein Beispiel eines PCM-Signalaufzeichnungs- und Signalwiedergabegerätes unter Verwendung eines Videorecorders, bei welchem der oben beschriebene Träger gemäss der Erfin-
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wird. Dieses PCM-Signal wird auf einem Träger des Videorecorders --14--, d. h. auf einem Magnetband aufgezeichnet, und ein wiedergegebenes Ausgangssignal wird über das Wiedergabesystem vom Magnetband am Ausgangsanschluss --150-- erhalten.
Die Signale des rechten und linken Kanals eines Stereoaudiosignals werden entsprechend von Anschlüssen --I6R und 16L- über Tiefpassfilter --17R und 17L-- zu Abtast-und Speicherkreisen - 18R und 18L-geleitet. Die abgetasteten Signale werden von den Kreisen-18R und 18L-zu A/D-Wandlern --19R und 19L-geleitet, um davon digitale Kodesignale abzuleiten, welche dann einem Kodierer --20-- zugeführt werden, wie später beschrieben wird. Im Kodierer --20-- wird ein Paritätsbit hinzuaddiert, eine Zeitbasiskompression usw. ausgeführt, um einen seriellen Kode zu erhalten, welcher zu einem Synchronisiersignalmischkreis --21-- geleitet wird.
Um obigen Vorgang auszuführen, ist ein Referenztaktoszillator --22-- vorgesehen, welcher einen Referenztakt an einen Pulsgeneratorkreis-23-- abgibt, um einen Abtastpuls zu erzeugen, sowie einen Taktpuls für die A/D-Umwandlung, ein zusammengesetztes Synchronisiersignal, ein Steuersignal für den Kodierer usw. Ein Ausgang des Synchronisiersingalmischkreises --21-- wird der Eingangsklemme --151-des Videorecorders --14-- zugeführt.
Ein vom Videorecorder --14-- wiedergegebenes PCM-Signal wird von dessen Videoausgangs- anschluss --150-- zu einem Synchronisiersignalabtrennkreis --24-- geleitet. Ein durch den Synchronisiersignalabtrennkreis --24-- abgetrenntes, zusammengesetztes Synchronisiersignal wird zu einem Pulsgeneratorkreis --25-- geleitet, während das PCM-Signal vom Kreis --24-- zu einem Dekodierer --26-- geleitet wird, wie später beschrieben wird. Nachdem eine Zeitbasisexpansion, eine Fehlerfeststellung und eine Fehlerkorrektur im Dekoder --26-- durchgeführt wurde, wird das PCM-Signal zu D/A-Wandlern --27R und 27L-- geleitet, um von diesen analoge Ausgangssignale
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zu erhalten, welche entsprechend über Tiefpassfilter --28R und 28L-- zu Ausgangsanschlüssen - 29R und 29L-- geleitet werden.
Vom Pulsgeneratorkreis --25-- werden ein Steuersignal für den Dekodierer --26--, ein Taktpuls für die D/A-Wandler --27R und 27L--, ein Zeitablaufpuls für die Abtrennung des Synchronisiersignals und weitere Signale erzeugt. In diesem Falle ist die Zeitbasis das wiedergegebene zusammengesetzte Synchronisiersignal.
Der Kodierer --20-- ist gemäss Fig. 7 aufgebaut. Ein PCM-Signal S, welches dem rechten Kanal zugeordnet ist, und ein PCM-Signal S L, welches dem linken Kanal zugeordnet ist, werden von den A/D-Wandlern-19R und 19L-der Fig. 6 über Anschlüsse --30R und 30L-- zu 1-Wort-Verzögerungs-
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weiters über 1-Wort-Verzögerungskreise D20R und D20L 20 L zu den beweglichen Kontakten von Schalter- - Kreisen-31R und 31L-- geleitet. Die Schalter-Kreise-31R und 31L-stehen zueinander in Synchronismus, und jeder ihrer beweglichen Kontakte wird aufeinanderfolgend mit den starren Kontakten des zugeordneten Schalter-Kreises bei jeder 1-Wort-Zeitdauer verbunden.
Jedes einzelne Wort der PCM-Signale SR und S L'jedes Wort, welches vom vorhergehenden Wort um ein Wort verzögert
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Eine an einem starren Kontakt des Schalter-Kreises --31L-- auftretende Bitfolge Hll wird zu einem Multiplexerkreis --33-- geleitet, während die bei den andern starren Kontakten des Schal- ter-Kreises-31L-- auftretenden Bitfolgen H13 und H15 über Verzögerungskreise D22 und D24 zum Multiplexerkreis --3-- geleitet werden. Währenddessen werden die bei den entsprechenden starren Kontakten des andern Schalterkreises-31R-- auftretenden Bitfolgen H, H und H16 über Verzögerungskreise D21'D23 und D25 zum Multiplexerkreis --33-- geleitet.
Wenn der Verzögerungswert der Verzögerungskreise D21 mit d Worten festgelegt wird, so werden die entsprechenden Verzögerungswerte der Verzögerungskreise D 22'D 23'D 24'D 25 und D26 mit 2d Worten, 3d Worten, 4d Worten, 5d Worten und 6d Worten gewählt. In diesem Beispiel ist d mit 16 Worten gewählt, so dass die Verzögerungswerte der entsprechenden Verzögerungskreise 16 Worte, 32 Worte, 48 Worte, 64 Worte, 80 Worte und 96 Worte betragen. Diese sieben Bitfolgen H11 und H18 bis H23 werden ebenfalls zu einem Addierer --34-- geleitet, um bitweise addiert eine Bitfolge H 24'bestehend aus einer Paritätsbitfolge Q, zu erzeugen. Diese Bitfolge H24 wird ebenfalls zum Multiplexerkreis --33-- geleitet.
Jedes einzelne Wort wird von diesen acht, dem Multiplexerkreis zugeführten Bitfolgen aussortiert,
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um Datenfehlintervalle korrespondierend zu einer horizontalen und einer vertikalen Austastperiode zu bilden.
Mit Hilfe der Fig. 8 und 9 wird nun die Arbeitsweise des Kodierers --20-- beschrieben. Der Addierer -32-- erzeugt die Bitfolge H 17'bestehend aus Paritätsbits von sechs Worten, welche aus jedem Wort der PCM-Signale SR und SL L bestehen, wobei jedes Wort hievon vor einem Wort des
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bei gleichem Zeitablauf nach Fig. 8 stattfindet. Fig. 9 zeigt ein Beispiel eines Signals, welches vom Videorecorder --14-- bei einer horizontalen Periode zwischen aufeinanderfolgenden Synchronisiersignalen HD zugeführt wird. Wenn die Wortlänge mit sechzehn Bits gewählt wird, so werden 8 x 16 = 128 Bits in einer horizontalen Periode eingefügt.
Die Fig. 10 zeigt ein Beispiel einer Schaltungsanordnung des Dekodierers --26--. Der Dekodierer
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- ist mit einem Zeitbasisexpanderkreis (nicht dargestellt) ausgestattet, um serielle Daten zu erzeugen, aus welchen die Datenfehlintervalle eliminiert wurden. Diese seriellen Daten werden über einen Eingangsanschluss -37-- zu einem Demultiplexerkreis --38-- geleitet, in welchem diese in die acht Bitfolgen H 11 und H18 bis H24 entsprechend dem Zeitablauf nach Fig. 8 umgewandelt werden. Jedes Wort dieser Bitfolgen wird zu einem Addierer --39-- geleitet, wo sie bitweise addiert ein Syndrom bilden. Indessen sind Verzögerungskreise D27 bis D32 vorgesehen, um die Differenzen
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H11anschlüssen --43R und 43L-- erhalten werden.
Die Addierer-39 und 49-- sind ausgangsseitig jeweils mit einem Serienkreis verbunden, welcher aus abwechselnd angeordneten sechs 1-Wort-Verzögerungskreisen und sechs 15-Worte-Verzögerungskreisen besteht. Von den letzten Stufen und von vorbestimmten Zwischenstufen dieser Serienkreise werden Syndrome abgeleitet und einem Fehlerkorrektur-Logikkreis --41-- zugeführt.
Das obige Beispiel der Erfindung basiert auf dem erweiterten Konzept des zuvor beschriebenen Beispiels. Obgleich keine detaillierte Beschreibung des Fehlerkorrekturvorganges des Dekoders gegeben wird, wenn die Syndrome yg und x entsprechend von den Addierern --39 und 40-- erzeugt
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Gemäss der Erfindung wird, wie oben ausgeführt, bei der digitalen Signalübertragungsmethode eine effektive Korrektur der Störfehler erzielt. Als anderer Typ eines Faltungskodes kann eine Kodeformation unter Verwendung eines Fehlerdetektorkodes in Betracht gezogen werden. z. B. ein CRC- - Kode an Stelle der Bitfolge, welche die Paritätsbitfolge Q enthält. Erfindungsgemäss kann das Fehlerkorrekturvermögen im Vergleich zu obigem System erhöht werden, welches eine solche Kodeformation verwendet.
Das Diagramm nach Fig. 11 ermöglicht einen Vergleich des Fehlerkorrekturvermögens, wobei die Ordinate die Zahl der Korrekturkompensationsfehlerzeiten (Anzahl/h) und die Abszisse den Bitkorrelationskoeffizienten repräsentieren. Wenn sich demnach der Bitkorrelationskoeffizient 0, 999 nähert, so nimmt der Störfehler (burst error) zu, während bei seiner Annäherung an 0, 900 der Zufallsfehler (random error) ansteigt. Die Kurve mit voller Linie in Fig. 11 zeigt den Fall der Verwendung des CRS-Kodes an Stelle der Paritätsbitfolge Q. Die Kurve mit strichlierter Linie zeigt den Fall gemäss der Erfindung, und es ist ersichtlich, dass die Anzahl der Korrekturkompensationsfehlerzeiten stärker reduziert werden kann und ebenfalls der Zufallsfehler mehr korrigiert oder kompensiert werden kann.
Im vorhergehend beschriebenen ersten Beispiel wird die Paritätsbitfolge Q alle drei Worte addiert, während beim zweiten Beispiel die Paritätsbitfolge Q alle sieben Worte addiert wird. Jedoch ist es ebenfalls möglich, dass die Paritätsbitfolge Q bei jedem andern als oben angegebenen Wert addiert wird.
Es versteht sich, dass viele Modifikationen und Variationen ausgeführt werden können, ohne dass vom Konzept der Erfindung abgewichen wird.