DE3238157A1

DE3238157A1 - Verfahren und schaltungsanordnung zum ermitteln der synchronisierung

Info

Publication number: DE3238157A1
Application number: DE19823238157
Authority: DE
Inventors: Yasuhiko Yamato Kanagawa Fujii
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1981-10-15
Filing date: 1982-10-14
Publication date: 1983-05-05
Also published as: FR2514975B1; GB2110903A; FR2514975A1; JPS5864844A; NL8203951A; GB2110903B; DE3238157C2; US4524445A

Description

Verfahren und Schaltungsanordnung zum Ermitteln
der Synchronisierung

Die Erfindung bezieht sich auf ein Verfahren und eine
Schaltungsanordnung zum Ermitteln der Synchronisierung in einem digitalen Signalübertragungssystem.

Wenn ein digitales Signal, das durch Digital-Modulation wie Impulscodemodulation eines analogen Informationssignals erzielt wird, über eine Übertragungsleitung übertragen wird, werden üblicherweise den das digitale Signal
vor der Übertragung bildenden Datenworten jeweils ein
Synchronisiersignalwort für die gegenseitige Trennung der jeweiligen Daten und ein Paritätswort für die Ermittlung und die Korrektur auf dem Übertragungsweg hervorgerufener Fehler hinzugefügt. Das Synchronisiersignalwort wird jeweils an einem Ende eines jeweiligen Datenblocks aus mehreren Datenworten und einem Paritätswort hinzugefügt, so daß es die Grenze zwischen zwei aufeinanderfolgenden Da-

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tenblöcken in einem digitalen Signal angibt. Das Synchronisiersignalwort wird an dem Empfangsende der Übertragungsleitung ermittelt, um damit die jeweiligen Datenblöcke voneinander zu unterscheiden oder voneinander zu
trennen. Daher war bei den herkömmlichen digitalen Datenübertragungssystemen das Hinzufügen eines derartigen Synchronisiersignalworts bzw. Datenworts von ausschlaggebender Bedeutung. Ein jedes Synchronisiersignalwort belegt jedoch eine bestimmte Zeitdauer, so daß daher das Hinzufügen eines derartigen Synchronisiersignalworts zu den

Datenworten eine Steigerung der Übertragungsgeschwindigkeit behindert.

Der Erfindung liegt die Aufgabe zugrunde, zur Behebung
der vorstehend beschriebenen, dem herkömmlichen digitalen Datenübertragungssystem anhaftenden Unzulänglichkeit ein Verfahren und eine Schaltungsanordnung zum Ermitteln der Synchronisierung in der Weise zu schaffen, daß auch ohne Hinzufügen von Synchronisiersignalworten zu dem digitalen Signal die Synchronisierung von das digitale Signal bildenden übertragenen Datenblöcken ermittelbar ist, woraus sich eine Steigerung der je Zeiteinheit übertragenen Daten ergibt.

Die Aufgabe wird erfindungsgemäß mit den in dem kennzeichnenden Teil des Patentanspruchs 1 genannten Maßnahmen bzw. den in dem kennzeichnenden Teil des Patentanspruchs 4 genannten Mitteln gelöst.

Demgemäß besteht ein Merkmal der Erfindung darin, daß ein digitales Signal aus einer Vielzahl von Datenblöcken mit jeweils mehreren Datenworten und einem Paritätswort ohne Synchronisierworte oder Synchronisiersignale übertragen wird und die Grenze zwischen irgendwelchen zwei aufeinanderfolgenden Datenblöcken an der Empfangsstelle durch ei-

-7- Di<;"Vb:i4

ne derartige Paritätsprüfung der übertragenen Datenbits ermittelt wird, daß verschiedenerlei Kombinationen von Datenbits hinsichtlich der Parität geprüft werden, um eine bestimmte Kombination zu finden, bei der kein Paritätsfehler auftritt.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angeführt.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.

Fig. 1 zeigt ein Beispiel der Zusammenstellung eines herkömmlichen Datenblock-Signals.

Fig. 2 zeigt ein Ausführungsbeispiel der Zusammenstellung eines Datenblock-Signals bei dem Verfahren bzw. der Schaltungsanordnung für die Synchroni sierungsermittlung.

Fig. 3 ist ein Blockschaltbild zur Erläuterung des dem Verfahren bzw. der Schaltungsanordnung für die Synchronisierungsermittlung zugrundeliegenden Prinzips.

Fig. 4 (A) bis 4 (C) sind Zei tdiagramrne , die ein Eingangssignal, den inneren Zustand und ein Ausgangssignal eines in Fig. 3 gezeigten Frequenzteilers zeigen.

Fig. 5 ist ein Blockschaltbild der Synchronisierungsermittlungs-Schaltungsanordnung gemäß einem Ausführungsbeispiel.
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BAD ORIGINAL

-8- * "DE 2*534""*

Fif». 6 /.eit'.t. fin Hoiopiel einen Dntenblock-oignals mit verschachtelten Bits.

Fig. 7 ist ein Blockschaltbild der Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel.

Fig. 8 ist ein Schaltbild einer Abwandlung eines in
Fig. 3 gezeigten Paritätsprüfers.

i^ der Zeichnung, sind durchgehend in allen Figuren gleiche oder einander entsprechende Elemente und Teile mit
den gleichen Bezugszeichen bezeichnet.

Vor der Beschreibung von Ausführungsbeispielen des Verfahrens bzw. der Schaltungsanordnung wird zur Verdeutlichung das eingangs genannte herkömmliche System für die Datenübertragung beschrieben.

Die Fig. 1 ist eine schematische Darstellung, die die Zusammensetzung eines herkömmlichen digitalen Signals aus mehreren Datenblöcken zeigt, die jeweils mehrere Datenworte haben. Nach Fig. 1 hat ein Synchronisiersignalwort 1 η Bits S₁ bis s ,wobei η eine positive ganze Zahl ist ; dieses Synchronisiersignalwort ist mit einem n-Bit-Datenwort 2 a₁ , bis a . , wobei k eine positive ganze Zahl ist , für erste Daten, einem Datenwort 3 (b.. . bis b ..)

X j *v Ϊ1 f Αν

für zweite Daten und einem Paritätswort 4 (p. . bis P₁) als zeitliche Folge zusammengefaßt, um einen Datenblock zu bilden, wobei diese Daten nacheinander übertragen werden. Früher wurden zur Rückgewinnung eines ursprünglichen analogen Informationssignals aus einem Datenblocksignal mit einer derartigen Zusammensetzung an der Empfangsstelle die Grenzen zwischen den empfangenen Datenblöcken aus dem Synchroni r> iersignalwort 1 ermittelt. In dieser Hin-

sieht wurde bisher angenommen, daß in einem zu übertra-

BAD ORIGINAL

-9-" ' "* Uh**i!b"34

genden Datenblock ein Synchronisiersignalwort 1 ein wesentlicher Bestandteil ist.

Bei dem Verfahren bzw. der Schaltungsanordnung zur Ermittlung der Synchronisierung wird jedoch den Datenblökken kein Synchronisiersignalwort hinzugefügt, so daß daher die Menge der je Zeiteinheit gesendeten Information um die Menge bzw. die Zeitdauer der Synchronisiersignalworte gesteigert werden kann. Bei dem Verfahren bzw. der Schaltungsanordnung wird ein empfangenes digitales Signal in einen Speicher eingespeichert und an verschiedenerlei Kombinationen aufeinanderfolgender Bits eine Paritätsprüfung vorgenommen, deren Ergebnis wirkungsvoll zum Erfassen einer besonderen Bitkombination ohne Paritätsfehler derart herangezogen wird, daß die empfangenen Datenblöcke des empfangenen Signals auf automatische Weise synchronisiert werden, wenn sie dem Speicher entnommen werden.

Die Fig. 2 zeigt die Zusammensetzung eines mit dem Synchronisierermittlungs-System gemäß dem Verfahren bzw. der Schaltungsanordnung zu erfassenden Datenblocks. In dieser Figur ist 2 ein Datenwort für erste Daten mit η Bits

a„ , bis a , und 3 ein Datenwort für zweite Daten mit
1 ,k η,k

Bits b. , bis b ,, während ein Paritätswort 4 Bits ρ. , bis ρ , hat.Jedes Bit des Paritätsworts 4 kann unter
η, k

Verwendung des ersten und des zweiten Datenworts 2 und 3 aus der folgenden Gleichung (1) gewonnen werden:

^pm,k ^{= a}m,k©^bm,k

wobei m eine positive ganze Zahl ist, die größer als oder gleich 1 ist und kleiner als oder gleich η ist, und 0 eine Modulo-2-Summation darstellt.

D.h., jeder Datenblock des Eingangssignals, dessen Synchronisierung nach dem Verfahren bzw. tiiit der Schaltungs-

-10- DE 2534

anordnung zu ermitteln ist, enthält die Datenworte 2 und 3 und das Paritätswort 4, während kein Synchronisiersignalwort; vorhanden ist, und der Datenblock wird mit η Bits parallel übertragen.
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Bei dem Fehlen eines Synchronisiersignalworts kann an der Empfangsstelle mit der herkömmlichen Technik die Grenze zwischen eingegebenen Datenblock-Signalen nicht ermittelt werden. Gewöhnlich sind jedoch die Anzahl der einen je-

weiligen Datenblock bildenden Worte und die Gleichung (1) für die Erzeugung des Paritätsworts 4 an der Empfangsstelle bekannt, so daß daher dann, wenn die Grenze zwischen den eingegebenen Datenblock-Signalen richtig ist, das Ergebnis der Modulo-2-Summation in einer jeden, den jeweiligen Datenblock bildenden Zeile gleich "0" sein

sollte. Im Hinblick darauf wird es mit dem Verfahren bzw. der Schaltungsanordnung möglich, die Grenze zwischen den in Fig. 2 gezeigten eingegebenen Datenblock-Signalen zu ermitteln, die kein Synchronisiersignälwort enthalten.

Die Fig. 3 ist ein Blockschaltbild für die Erläuterung
des bei dem Verfahren bzw. der Schaltungsanordnung angewandten Prinzips. Gemäß dieser Schaltung werden aus dem eingegebenen Datenblock-Signal Bits a , , b.. . , P₁ , usw.

für eine erste Zeile einem Eingangsanschluß 6 und dann

einem Schieberegister 7 mit Speicherstellen 7a bis 7e zugeführt. Die Bits werden dabei durch von einem Eingangsanschluß 30 her zugeführte Taktimpulse von links nach
rechts nach Fig. 3 verschoben. Auf diese Weise gelangen die Bits in einen Speicherzustand, wie beispielsweise so,

daß das Bit a_n , des Datenworts 2 des ersten Datenblocks ι , k

an der am weitesten rechts gelegenen Speicherstelle 7a
steht, während das Bit b.. . des zweiten Datenblocks an der am weitesten links gelegenen Speicherstelle 7e steht. Aus der Stelle 7a wird der Speicherinhalt einem Anschluß 8al einer Umschaltstufe 8 sowie einem Paritätsprüfer 9

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zugeführt, aus der Steile 7b wird der Speicherinhalt Anschlüssen 8a2 und 8bl sowie dem Paritätsprüfer 9 und einem Paritätsprüfer IO zugeführt, aus der Stelle 7c wird der Speicherinhalt Anschlüssen 8a3, 8b2 und 8cl sowie den Paritätsprüfern 9 und 10 und einem Paritätsprüfer 11 zugeführt, aus der Stelle 7d wird der Speicherinhalt Anschlüssen 8b3 und 8c2 sowie den Paritätsprüfern 10 und 11 zugeführt und aus der Stelle 7e wird der Speicherinhalt einem Anschluß 8c3 sowie dem Paritätsprüfer 11 zugeführt. Die Paritätsprüfer 9, 10 und 11 führen eine Modulo-2-Summation ihrer drei eingegebenen Eingangssignale aus und
führen das Additionsergebnis einem jeweiligen Dateneingang D₁ , D₀ bzw. D„ eines Zwischenspeichers 12 zu.

Die Taktimpulse aus dem Eingangsansehluß 30 werden außer dem Schieberegister 7 auch einem Frequenzteiler 13 zugeführt. Der Frequenzteiler 13 erfaßt die Anstiegsflanken der in Fig.4 (A) gezeigten Taktimpulse und zählt sie in der Weise, daß sein innerer Schaltzustand gemäß der Darstellung in Fig. 4(6) verändert wird und unter der Zeitsteuerung gemäß Fig. 4 (C) Zwischenspeicherungsimpulse
erzeugt werden, die den Takteingangseinschlüssen des Zwischenspeichers 12 und eines Zwischenspeichers 15 zugeführt werden. Wenn dem Zwischenspeicher 12 der Speicherungsimpuls aus dem Frequenzteiler 13 zugeführt wird, hält der Zwischenspeicher die jeweils den Dateneingängen D₁, D₀ und D„ zugeführten Signale bis zu einem nachfolgenden Speicherungsimpuls aus dem Frequenzteiler 13 fest, wobei seine Ausgangssignale X₁ , Y₁ und Z₁ aus Ausgängen Q₁ , Q₀ bzw. Q„ in Eingänge 14a, 14b bzw. 14c eines Wählsignalgenerators 14 eingegeben werden.

Falls von dem Frequenzteiler 13 ein Impuls abgegeben
wird, wenn gemäß der Darstellung in Fig. 3 das Bit a. ,

der ersten Zeile des Datenworts 2 in die Speicherstelle

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7a des Schieberegisters 7 und das Bit b. . _Λ in die Spei
cherstelle 7e eingespeichert ist, werden die folgenden
Zusammenhänge erzielt:

X₁ = a_lik0b_ltk©p_ltk (2)

^Yi ^{= b}i,k©Pi,k©^ai,k₊i

^Zl = ^pl,k©^al,,

Demgemäß wird daß Signal X- gemäß der Gleichung (1) zu
"0", wonach bei der Abgabe eines Speicherungsimpulses aus dem Frequenzteiler 13 das Schieberegister 7 jeweils einer ^-Bit-Verschiebung unterzogen ist, so daß das Signal X₁ immer gleich "0" ist. Bei den Signalen Y. und Z. besteht zwar die Möglichkeit, daß sie jeweils zu "0" werden, jedoch sind sie nicht immer gleich "0". Der Wählsignalgenerator 14 nimmt die Signale X₁, Y. und Z. auf und erzeugt dann, wenn er das Signal X₁ ermittelt, das immer "0" ist, ein Steuersignal, das der Unischaltstufe 9 zugeführt wird. Die Umschaltstufe 8 schaltet entsprechend dem Steuersignal derart um, daß Anschlüsse 8al und 8a4, 8bl und 8b4
sowie 8cl und 8c4 jeweils miteinander verbunden werden. Der Wählsignalgenerator 14 erzeugt jeweils ein Steuersignal, mit dem in der Umschaltstufe 8 die Anschlüsse 8a2, 8b2 und 8c2 angewählt werden, wenn das Signal Y₁ ständig gleich "0" ist, bzw. die Anschlüsse 8a3, 8b3 und 8c3 angewählt werden, wenn das Signal Z₁ ständig gleich "0"
ist. Die Signale aus den Anschlüssen* 8a4, 8b4 und 8c4

werden Eingangsanschlüssen 15a, 15b und 15c des Zwischenspeichers 15 zugeführt, so daß dann, wenn dem Zwischenspeicher aus dem Frequenzteiler 13 der Speicherungsimpuls zugeführt wird, die an den Anschlüssen 15a, 15b und 15c anliegenden Signale festgehalten und jeweils aus Aus-

gangsanschlüssen 16, 17 bzw. 18 abgegeben werden. Dement-

-13- -·- - Ws'2-5*34'

sprechend werden dem Ausgangsanschluß 16 nacheinander die

Bits a_ljk, a_ljk+1. ^ai_tk+2 der ersten Zeile des ersten

Datenworts, dem Ausgangsanschluß 17 nacheinander die Bits

l,k' ljk+l.... der ersten Zeile des zweiten Datenworts 5

und dem Ausgangsanschluß 18 nacheinander die Bits P₁ . , ¹³I ,k+1 der ersten Zeile des Paritätsworts entnommen.

Auf diese Weise werden dadurch, daß entsprechend dem Ergebnis der Prüfung in den Paritätsprüfern 9, 10 und 11

die Auslesestellen des Schieberegisters 7 verändert werden, aus denen der Speicherinhalt entnommen wird, aus den Ausgangsanschlüssen 16, 17 und 18 mit Grenzen versehene Signalfolgen entnommen.

Die Fig. 5 ist ein Blockschaltbild eines ersten Ausführungsbeispiels der Schaltungsanordnung zur Ermittlung der Synchronisierung. In diesem Schaltbild sind mit gleichen Bezugszeichen die gleichen Teile wie in Fig. 3 bezeich-

net, wobei deren Beschreibung weggelassen ist. In der

Fig. 5 wird die erste Zeile des über den Eingangsanschluß 6 eingegebenen Datenblock-Signals auf die gleiche Weise wie gemäß Fig. 3 in dem Schieberegister 7 versetzt und
die Speicherinhalte der jeweiligen Speicherstellen 7a bis 7e miteinander in Modulo-2-Summation addiert, wonach dann die sich ergebenden Signale X₁ , Y. und Z. Eingangsanschlüssen von Schaltgliedern 19, 20 bzw. 21 zugeführt
werden. Zugleich werden die zweite bis n-te Zeile des in Fig. 2 gezeigten eingegebenen Datenblock-Signals aus einem jeweiligen Eingangsanschluß 6., einem jeweiligen

Schieberegister 7 zugeführt (wobei nur die n-te Zelle
dargestellt ist), wobei in jeweiligen Paritätsprüfern 9_M, 10_N bzw. H_n auf die gleiche Weise wie bei der ersten
Zeile die Modulo-2-Addition vorgenommen wird, so daß aus jeweiligen Zwischenspeichern 12_N für die jeweiligen Zei-

-14- ""· ^; DE? "25:34 '*·*·^:-·
len Signale gemäß folgenden Gleichungen entnommen werden:

^xi =

^Yl - ^bi.k©P_lik0a_{ltk + 1} (3)

^zi =

wobei i eine positive ganze Zahl ist, die größer als "1" und kleiner als oder gleich η ist.

Diese Signale X. (X„ bis X ) für die jeweiligen Zeilen
werden dem Schalt^ 1 ied 19 zugeführt, die Signale Y. (Y„ bis Y ) werden dem Schaltglied 20 zugeführt und die Signale Z. (Z„ bis Z ) werden dem Schaltglied 21 zugeführt. Die Schaltglieder 19, 20 und 21 sind UND-Glieder mit negativer Logik, die so ausgebildet sind, daß sie "0" abgeben, wenn alle Eingangssignale (X. bis X , Y. bis Y
bzw. Z. bis Z ) jeweils den Pegel "0" haben; die Schaltglieder führen ihre jeweiligen Ausgangssignale X₀, Y₀
bzw. Z₀ dem Wählsignalgenerator 14 zu. Wenn gemäß der
Darstellung in Fig. 5 die erste Zeile des Eingangssignais in den jeweiligen Speicherstellen des Schieberegisters 7 eingespeichert ist, während die Schieberegister für die zweite bis n-te Zeile im gleichen Zustand sind, wird das Ausgangssignal X ' des Schill tgl ieds 19 zu "0", während die Wahrscheinlichkeit, daß das Ausgangssignal des Schaltglieds 20 zu "0" wird, sehr gering, nämlich 1/2 ist, so daß daher der Wählsignalgenerator 14 als Signal, das

ständig gleich "0" ist, aus diesen Signalen X₀, Y₀ und Z₀ das Signal X₀ ermittelt. Die für die jeweiligen Zeilen
des Eingangssignal vorgesehenen Schieberegister sind auf die gleiche Weise wie gemäß Fig. 3 mit (nicht gezeigten) Umschaltstufen und (nicht gezeigten) Zwischenspeichern

für eine jede Zeile versehen, wobei der Wählsignalgenerator 14 ein dem "O"-Zustand des Signals X_n entsprechendes

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Steuersignal den Umschaltstufen für die jeweiligen Zeilen zuführt. Mit dieser Anordnung wird für jede Zeile eine
Folge von Signalen abgegeben, denen Grenzen zwischen Eingangs-Datenblock-Signalen hinzugefügt sind. Die Signal-

entnahme erfolgt für alle Zeilen auf die gleiche Weise
wie gemäß Fig. 3, so daß daher die Beschreibung weggelassen ist.

Als nächstes ist in der Fig. 7 ein Beispiel für eine Ab-Wandlung des Systems gemäß dem Verfahren bzw. der Schaltungsanordnung gezeigt, wobei das Eingangssignal gemäß
der Darstellung in Fig. 6 so verschachtelte bzw. verzahnt ist, daß eine Wiederherstellung auch dann herbeigeführt wird, wenn während der Übertragung ein teilweiser Ausfall auftritt. Hierbei erfüllt ein jedes Bit des eingegebenen Datenblock-Signals die Bedingung

P_k = a_k Θ ^b _k (5).

In der Fig. 7 sind mit den gleichen Bezugszeichen die
Λ U

gleichen Teile wie in Fig. 3 bezeichnet, wobei deren Beschreibung weggelassen ist. Nach Fig. 7 wird das in Fig. 6 gezeigte Eingangs-Datenblock-Signal von dem Eingangsanschluß 6 einem Schieberegister 22 zugeführt und dabei

durch Taktimpulse aus dem Eingangsanschluß 30 von einer 25

Speicherstelle 22k zu einer Speicherstelle 22a verschoben. Von der Speicherstelle 22a des Schieberegisters 22 wird der Speicherinhalt dem Anschluß 8al der Umschaltstufe 8 sowie dem Paritätsprüfer 9 zugeführt, während aus
den Speicherstellen 22b, 22c, 22e, 22f, 22g, 22i, 22j

bzw. 22k jeweils der Inhalt den Anschlüssen 8bl, 8cl,
8a2, 8b2, 8c2, 8a3, 8b3 bzw. 8c3 zugeführt wird. Dem Paritätsprüfer 9 werden ferner zusätzlich zum Speicherinhalt der Speicherstelle 25a die Speicherinhalte der Spei_o_ cherstellen 22e und 22i zugeführt, während dem Paritätsprüfer 10 die Speicherinhalte der Speicherstellen 22b,

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22f und 22j zugeführt werden und dem Paritätsprüfer 11
die Speicherinhalte der Speicherstellen 22c, 22g und 22k zugeführt werden. Nimmt man an, daß bei der Erzeugung eines Speicherurigsimpulses durch den Frequenzteiler 13 die jeweiligen Bits des Eingangssignals in den jeweiligen
Stellen des Schieberegisters 22 so gespeichert sind, wie es in Fig. 7 gezeigt ist, so gelten die folgenden Zusammenhänge :

^Xi ^{= a}

^Yl ^{= b}k-l

Daher erfaßt der Wählsignalgenerator 14 als Signal, das ständig gleich "O" ist, das Signal X₀ und erzeugt das
Steuersignal, mit dem die Anschlüsse 8al und 8a4, 8bl und 8b4 bzw. 8cl und 8c4 der Umschaltstufe 8 jeweils miteinander verbunden werden. Daher werden aus den jeweiligen Ausgangsanschlüssen 16, 17 bzw. 18 gleichzeitig die Bits a_k, b_k_₁ bzw. p_k_₂ abgegeben.

Falls das in Fig. 6 gezeigte Eingangssignal auf die gleiche Weise wie dar. in Fig. 2 gezeigte Eingangs-Datenblock-Signal mit n-Uits parallel übertragen wird, kann die in !'"ig· 7 gezeigte Schaltung derart verändert werden, daß
für eine jede Zeile der eingegebenen Datenblock-Signale die Grenzen der Datenblock-Signale ermittelt werden, wobei die Ermittlungsgenauigkeit gesteigert wird; die Synchronisierungsermittlungs-Schaltungsanordnung ist somit nicht auf das vorstehend beschriebene Ausführungsbeispiel begren.zt.

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Bei dem vorstehend beschriebenen AusfUhrungsbeispiel wurde zwar ein einzelner Datenblock als aus drei Worten,
nämlich Datenbits für die ersten und die zweiten Daten
und Paritätsbits bestehend beschrieben, jedoch ist ein

einzelner Datenblock keinen Einschränkungen auf diese Anordnung unterworfen, sondern kann mehr als drei Worte
enthalten.

Bei dem vorstehend beschriebenen Ausführungsbeispiel wurde die Paritätsprüfung parallel mittels der Paritätsprüfer 9, 10 und 11 vorgenommen; die Paritätsprüfung kann
jedoch auch seriell unter Verwendung einer in Fig. 8 gezeigten Schaltung vorgenommen werden. Wenn die Schaltung nach Fig.'8 in der Schaltung nach Fig. 3 eingesetzt wird, werden einem Eingangsanschluß 23 nach Fig. 8 die Bits

^al,k' ^bl,k' ^pl,k' ^bl,k' ^pl,k' ^al,k ⁺ ¹ ··■■·· ^geführt
und damit die hinsichtlich der Parität in zeitlich

serieller Weise zu prüfenden Bits einem Eingangsanschluß eines Exklusiv-ODER-Glieds bzw. Antivalenzglieds 24 zugeführt. Dem zweiten Eingangsanschluß des Antivalenzglieds 24 wird das Ausgangssignal eines D-Flip-Flops 25 zugeführt, dessen Dateneingang D mit der Antivalenz-Verknüpfung der beiden Eingangssignale des Antivalenzglieds gespeist wird. An den Takteingang des D-Flip-Flops 25 werden Taktimpulse mit einer Frequenz angelegt, die das

dreifache der Frequenz der Taktimpulse aus dem Anschluß 30 nach Fig. 4(A) ist, während das Ausgangssignal von einem Ausgang Q des Flip-Flops an einem Ausgangsanschluß 27 abgegeben wird. Einem Rücksetzanschluß R des D-Flip-Flops 25 werden Rücksetzimpulse mit einer Frequenz zugeführt, die ein Drittel der Frequenz der dem Takteingang des
Flip-Flops zugeführten Taktimpulse ist. Diese Schaltung ist so ausgebildet, daß nach dem Rücksetzen die Bits

^al k' ^bl k' ^pl k ^{von dem Ein}g^ang^{sansenluß 23} nacheinander zugeführt werden, so daß das Ausgangssignal an dem Aus-

-18- DE 2534

gangsanschluß gleich "O" ist; dann wird der Rechenvorgang nach der Gleichung (2) ausgeführt, so daß das Rechenergebnis aus dem Ausgangsanschluß 27 dem Anschluß 14a des Wählsignalgenerators 14 zugeführt wird; nach dem jeweiligen Rücksetzen werden die Rechenvorgänge gemäß den Gleichungen (3) und (4) ausgeführt, deren Ergebnisse jeweils von dem Ausgangsanschluß 27 den Anschlüssen 14b und 14c des Wählsignalgenerators 14 zugeführt werden. Bei dem
vorstehend beschriebenen Fall besteht für das Schieberegister 7 keine Einschränkung auf ein solches für das

gleichzeitige Auslesen aus mehreren Speicherstellen, so daß daher Speicher anderer Art eingesetzt werden können, wie beispielsweise ein mittels einer Zentraleinheit gesteuerter Schreib/Lesespeicher.

Aus der vorangehenden Beschreibung ist ersichtlich, daß ein ohne irgendein Ljynchronisierwort übertragenes digitales Signal an der Empfangsstelle so synchronisiert werden kann, daß aus ihm die ursprüngliche analoge Information in genauer Weise zurückgewonnen werden kann. Da es damit möglich ist, auch ohne Hinzufügen eines Synchronisiersignalworts zu den Datenblöcken die Grenze zwischen aufeinanderfolgenden Datenblöcken des digitalen Signals zu ermitteln, kann im Vergleich zum Stand der Technik die

Übertragungsgeschwindigkeit gesteigert werden.

Es werden ein Verfahren und eine Schaltungsanordnung angegeben, bei welchen ein digitales Signal aus einer Vielzahl von Datenblöcken mit jeweils mehreren Datenworten
und einem Paritätswort ohne ein Synchronisierwort bzw.

ein die Grenze zwischen zwei aufeinanderfolgenden Datenblöcken angebendes Signal übertragen wird. Das Paritätswort hat meihrere Bits p. . , die jeweils aus Bits a. . ,

b. , einer entsprechenden Zeile in den ursprünglichen Daj., κ

tenworten in den Datenblöcken erzeugt werden. Beim Emp-

-19- 1.U-: V 53 Λ

fang d«ü digitalen Signals wird das digitale Signal zuerst in einem Speicher gespeichert, aus dem mehrere Sätze von Bits für eine jeweilige Zeile ausgelesen werden, um eine Paritätsprüfung vorzunehmen. Als Ergebnis der Paritätsprüfung wird das Fehlen eines Paritätsfehlers bei einem besonderen Satz von Bits ermittelt, welcher in einer jeweiligen Zeile als eine einzelne Zeile behandelt werden kann, die den ursprünglichen Datenblock bildet. Aufgrund der Information über das Fehlen eines Par Ltätsfehlers
wird das gespeicherte digitale Signal ausgelesen und ausgegeben, so daß die Synchronisierung der Datenblöcke für eine genaue Rückgewinnung der ursprünglichen analogen Information aus dem empfangenen digitalen Signal herbeigeführt werden kann, das kein Synchronisierwort enthält.

L e e r s e i t e

Claims

Patentansprüche

(y. Verfahren zum Ermitteln der Synchronisierung von ein digitales Signal bildenden Eingangs-Datenblöcken, von denen jeder mehrere Datenworte mit jeweils η Bits, wobei η eine positive ganze Zahl ist, und ein Paritätswort enthält, das so erzeugt ist, daß ein jeweiliges Bit in dem Paritätswort durch

m,k

= a

m, k

^w m,k ^w

gegeben ist, wobei a . , b ..... die Bits einer einzelnen Zeile der mehreren Datenworte sind, m eine positive ganze Zahl ist, die größer oder gleich 1 und kleiner oder gleich η ist, und © eine Modulo-2-Summation angibt, wobei die η Bits eines jeden Worts parallel übertragen werden, so daß das digitale Signal η Zeilen hat, dadurch gekennzeichnet,

a) daß das digitale Signal derart in einen Speicher

eingespeichert wird, daß die Bits a , , b , .... ρ ,

m, k m, k m , k

einer jeweiligen Zeile in der Reihenfolge der empfangenen Worte gespeichert sind,

b) daß mehrere Sätze aufeinanderfolgender Bits ausgelesen werden, deren Anzahl gleich der Gesamtanzahl der

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in einem jeweiligen Datenblock enthaltenen Worte ist, wobei die Art der Kombination der Bits in einem jeweiligen ■ Satz beiden mehreren Sätzen der Bits jeweils unterschiedlich ist,

c) daß in Verbindung mit den mehreren ausgelesenen Sätzen der Bits eine Paritätsprüfung vorgenommen wird,
d) daß ein Fehlen eines Paritätsfehlers ermittelt
wird, um festzustellen, welcher Satz der Bits keinen Paritätsfehler ergibt, und
e) daß aus dem Speicher im Zusammenhang mit einer

jeden Zeile entsprechend dem Ergebnis der Ermittlung des Fehlens eines Paritätsfehlers ein Satz von Bits entnommen wird, der als eine einzelne Zeile ausgegeben wird, welche einen synchronisierten Datenblock bildet.

'
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei der Paritätsprüfung eine Modulo-2-Summation vorgenommen wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß bei der Entnahme des Satzes von Bits einige in dem Speicher gespeicherte Bits entsprechend einem Signal gewählt werden, welches aufgrund des Ergebnisses der Paritätsprüfung in Verbindung mit den mehreren Sätzen von Bits erzeugt wird.
4. Schaltungsanordnung /.um Ermitteln der Synchronisierung nach dem Verfahren gemäß Anspruch I₁. gekennzeichnet durch
eine erste Einrichtung (7;7 bis 7N) zum Speichern

des digitalen Signals in der Weise, daß die Bits a .,

m f is.

b ......ρ . einer jeweiligen Zeile entsprechend der Rei-

rn ι κ. m ι te

henfolge der empfangenen Worte gespeichert werden,

eine zweite Einrichtung (9,10,11 ;9 bis 9N.10 bis
ION, 11 bis HN; 24,25), die auf mehrere Sätze aus der

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* ersten Einrichtung ausgelesener aufeinanderfolgender Bits anspricht, wobei die Anzahl der aufeinanderfolgenden Bits · in einem jeweiligen Satz gleich der Gesamtanzahl der in einem jeweiligen Datenblock enthaltenen Worte ist und die Art der Kombination der Bits in einem jeweiligen Satz bei den mehreren Sätzen von Bits jeweils unterschiedlich ist, und die zu einer jeweiligen Paritätsprüfung an den mehreren Sätzen abgelesener Bits ausgebildet ist,

eine dritte Einrichtung (14) für das Ermitteln des Fehlens eines Paritätsfehlers zum Feststellen, welcher
Satz der Bits keinen Paritätsfehler ergibt, und

eine vierte Einrichtung (8), mit der aus der ersten Einrichtung im Zusammenhang mit einer jeden Zeile entsprechend dem Ergebnis der Ermittlung des Fehlens des Paritätsfehlers ein Satz von Bits entnehmbar ist, um den

Satz von Bits als eine einzelne Zeile auszugeben, die einen synchronisierten Datenblock bildet.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die erste Einrichtung mehrere Schieberegister (7 bis 7N) aufweist, in welche jeweils die Bits einer jeweiligen Zeile in der Reihenfolge eingespeichert werden.
6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die zweite Einrichtung (9,10,
11; 9 bis 9N, 10 bis ION, 11 bis HN; 24, 25) für eine
jede Zeile mehrere Paritätsprüfer aufweist, die jeweils auf die Bits eines jeweiligen Satzes ansprechen.
7. Schaltungsanordnung nach einem der Ansprüche 4
bis 6, dadurch gekennzeichnet, daß die zweite Einrichtung (24, 25) für eine jede Zeile ein auf die aus der ersten Einrichtung (7; 7 bis 7N) seriell ausgelesenen Bits an-

sprechendes Antivalenzglied (24) und ein auf das Aus-

ignai den Antivalenzglieds ansprechendes D-Flip-Flop (25) aufweist, dessen Ausgangssignal einem Eingang des Antivalenzglieds zugeführt ist.