DE2657408A1

DE2657408A1 - Fehlerkorrekturschaltung

Info

Publication number: DE2657408A1
Application number: DE19762657408
Authority: DE
Inventors: Hisashige Ando; Takashi Takezono
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1975-12-18
Filing date: 1976-12-17
Publication date: 1977-06-30
Also published as: JPS52115641A; DE2657408C3; US4064483A; DE2657408B2; JPS5825294B2

Description

BLUMBACH · WESER · BERGEN . KRAMER_ ZWIRNER . HIRSCH 2 G 5 7 A Q R

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Postadresse München: Patenlconsult 8 München 60 Radeckestraße 43 Telefon (089) 883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex 04-186237

Fujitsu Ltd.. . 76/8762

1015, Kamikodanaka,
Nakahara-ku,
Kawasaki-shi, Japan

Fehlerkorrekturschaltung

Die Erfindung bezieht sich auf eine Fehlerkorrekturschaltung gemäß Oberbegriff des Anspruchs 1.

Um die Zuverlässigkeit von Datenverarbeitungssystemen zu verbessern, wird weitläufig ein Fehlerkorrekturkode verwendet. Unter anderen wurde ein BCH-Kode mit einer 2-Bit-Fehlerkorrekturfunktion in Fehlerkorrektursystemen gewählt. Zum Dekodieren des BCH-Kodes sind verschiedene Systeme bekannt, wie das von R. T. Chien vorgeschlagene. Solche Systeme werden nachfolgend generell als herkömmliche Systeme bezeichnet.

Solche herkömmlichen Systeme benutzen jedoch im allgemeinen Schieberegister und können Fehler nicht korrigieren, bevor der Inhalt solcher Register mit Hilfe vieler Takte verscho-

München: Kramer · Dr.Weser · Hirsch — Wiesbaden: Blumbach · Dr. Bergen · Zwirner

7 0 S 3 2 6 / 0 7 8 2

ORiGlNAL INSPECTED

ben worden ist (was nachstehend anhand der Fig. 1 beschrieben ist). Wenn man versuchte, ein herkömmliches System, beispielsweise das von R. T. Chien, so zu entwickeln, daß eine sehr schnelle Verarbeitung durchgeführt werden kann, und zwar durch eine Parallelverarbeitung für Fehlerkorrekturen, wurde das System demgemäß notwendigerweise kompliziert, wie es Fig. 2 zeigt. In diesem Fall nehmen die in Fig. 2 gezeigten einzelnen Schaltungen xec , xx ^ ... xcxr unterschiedliche Formen an, was zu hohen Kosten und einem komplizierten Aufbau der Schaltungsanordnung führt. Dies stellt auch ein Hindernis für eine hochgradige Integration einer solchen Schaltung dar.

Es ist daher Aufgabe der vorliegenden Erfindung, die erwähnten Nachteile der herkömmlichen Fehlerkorrekturschaltungsanordnung zu überwinden und eine verbesserte Fehlerkorrekturschaltungsanordnung verfügbar zu machen, die eine schnelle Fehlerkorrektur mittels einer parallelen Verarbeitungsoperation erlaubt und eine standardisierte Schaltungskonfiguration für den Prüfvorgang aufweist, der .bei der Parallelverarbeitung erforderlich ist.

Diese Aufgabe wird mit einer Fehlerkorrekturschaltung mit den kennzeichnenden Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen und Weiterbildungen der erfindungsgemäßen Schaltung sind in den Unteransprüchen gekennzeichnet.

Bei der vorliegenden Erfindung handelt es sich um eine Fehler-

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korrekturschaltungsanordnung mit kubierenden (in die dritte Potenz erhebenden) Schaltungen, bei der eine 2-Bit-Fehlerkorrektur-BCH-Kodeprüfmatrix H bezüglich eines Datums D (dg, d^, dg, ... d_n) berechnet wird, um Pehlerbits zu korrigieren, falls solche im Datum vorhanden s.ind, und zwar auf der Grundlage eines von der oberen Hälfte der Prüfmatrix abgeleiteten Syndroms S, und eines von der unteren Hälfte der Prüf matrix abgeleiteten Syndroms S-,, wobei insgesamt (n + l) Prüfschaltungen, die je einem Datenbit entsprechen, parallel angeordnet sind und jede dieser Prüfschaltungen entsprechend einem Zeilenvektor (a_i : a^ ) in der Prüf matrix H, die einer jeden dieser Schaltungen zugeordnet sind, zu prüfen vermag, ob sich die Gleichung

(S₁ - _HP - (S₃ - a^) = 0 (1)°

in einer Modulo-2-Operation ergibt oder nicht, und wenn sich diese Gleichung ergibt, werden die in den Datenbits existierenden Fehler korrigiert.

Im folgenden wird die Erfindung anhand von AusfUhrungsformen näher erläutert. In der zugehörigen Zeichnung zeigen:

Fig. 1 ein Beispiel eines herkömmlichen Systems;

Fig. 2 eine beispielsweise Anordnung, die man durch Verbessern des Systems gemäß Fig. 1 erhalten kann;

Fig. 3 bis 5 für die vorliegende Erfindung verwendete Teilanordnungen;

709826/0782 " ⁴ "

ORIGINAL WSPECTED

2 G 5 7 /■ O

•V

Pig. 6 eine erfindungsgemäß aufgebaute Ausführungsform; und

Fig. 7 eine Ausführungsform einer für die vorliegende Erfindung verwendeten kubierenden Schaltung.

Bevor mit der Beschreibung einer bevorzugten erfindungsgemäßen Ausführungsform begonnen wird, werden Beispiele herkömmlicher Systeme erläutert.

Nimmt man an, daß c* eine Wurzel oder Wurzeln eines Polynoms P(x)=l+x+x =0 kennzeichnet, dann sind ex , ex , CX ... Of alle Wurzeln des Polynoms P(x)=0. Beispielsweise wird untersucht, ob Of eine Wurzel von P(x)=O ist oder nicht. Da die Gleichung P( CX²)=i+cx²+a¹², in der CX¹² = (Of⁶)² ist, und Oc" = l+oc gilt (bei der Modulo-2-Operation ist der Wert mit einem Symbol ( + ) und (-) gleich) wird OC¹² zu (l+OC)², und. zwar aufgrund folgender Gleichung:

(X ¹²=( 1+ (X) ²=1+CX + OC+ CX²=l+cx - CX+ (X²=1+(X²

Deshalb ist CX eine der Wurzeln des Polynoms P(x)=O. Gleichermaßen erweisen sich CX.^ bis CX als die anderen Wurzeln des Polynoms.

Nimmt man allgemein an, daß der Grad des Polynoms P(x) k ist, wird die Anzahl der P(x)=O erfüllenden Elemente 2-1 von Oc ? —2

bis CX . Wenn die Datenlänge, die der Fehlerkorrektur unterzogen werden soll, 32 Bits bis 6j> Bits ist, wird k demgemäß zu

- 5 703826/.0 782

2657^08

sechs. Und wenn die Datenlänge 64 bis 127 Bits beträgt, wird ic zu sieben. Allgemein gilt: Wenn die Länge der Datenbits n+1 und der Grad des Polynoms k ist, muß folgende Bedingung erfüllt sein:

Die beliebigen Konstanten a_n ... a , die in dieser Spezifikation

0 2-2

erscheinen, bezeichnen die aus <X ... (X ausgewählten Elemente. Auf diese Weise kann der k-te Grad des Polynoms entsprechend der Datenlänge verwendet werden. Es dürfte klar sein, daß eine beliebige Anzahl von k Graden unter 6;5 Elementen verwendet werden kann.

Es sei nun wieder das System gemäß der herkömmlichen Technik betrachtet. Eine BCH-Prüfmatrix H wird für das gegebene Datum D (d.Q, d,, dp, ... d ) folgendermaßen gebildet:

H =

(mit CX⁶^ = oc°).

Von der rechten Seite dieser Matrix kann unter Verwendung von Zeilenvektoren von n+1 die Prüfmatrix H' berechnet werden. Das heißt:

ex60J ⁽²⁾

703826/0782

/οο / ■■■-1! f j

.1

Nimmt man nun an, daß Fehler in Bits d. und d. auftreten, wird ein von der oberen Hälfte der Prüfmatrix erzeugtes Syndrom S₁ und ein von der unteren Hälfte erzeugtes Syndrom S-, ausgedrückt durch die Formeln:

(3)

Obige Formeln (3) ergeben folgendes:

= ^si (4)

= S₁ + S₃ZS₁

Infolgedessen sind. O. und CX^ die Wurzeln von folgendem:

x² + S₁X + (S₁ ² + S₃ZS₁) = 0 (5)

Demgemäß werden die χ in Gleichung (5) dur3h CX °, CX

CX ersetzt, um diejenigen Werte i und j zu bestimmen, wel che die Gleichung (5) erfüllen, um die Datenbits d. und d. zu korrigieren.

Es ist jedoch nicht leicht, Hardware, also eine Schaltungsanordnung, aufzubauen, die überprüfen kann, daß die Gleichung (5) erfüllt ist. Aus diesem Grund ist jedoch beim herkömmlichen System eine Schaltung vorgesehen, die prüft, ob die Formel

0 (6)

erfüllt- ist oder nicht, und zwar durch Modifizieren der

- 7 709326/0782

O '^% Γ" ^r7 -' f*

i ö b / -, υ d

•/ο-

Formel (5) unter der Annahme, daß cx^i+N=CX =Oc°=l gilt.

Pig. 1 zeigt ein Beispiel einer herkömmlichen Schaltungsanordnung, die Datenbits d. und d. korrigiert, und zwar durch Bestimmen von N=I, j, das die Formel (6) erfüllt. In Fig. 1 kennzeichnet die Bezugsziffer 1 ein Schieberegister, in das Daten d_Q bis d^-,, die beispielsweise aus einem Speicher gelesen worden sind, eingegeben und dann taktv/eise verschoben werden, um Bits der Reihe nach zu liefern. 2 bezeichnet eine Schaltung zur Feststellung von F(x)=O. 3 und 4 kennzeichnen Flipflopschaltungen. 5 bezeichnet eine χ (X-Schaltung und 6 eine χex -Schaltung. Die Bezugsziffer 7 kennzeichnet eine Bitkorrekturschaltung.

Synchron mit den Datenbits du., bis d_Q, die taktweise vom Schieberegister 1 geliefert werden, prüft die F(x)=0-Detektorschaltung 2, ob F(x)=O erfüllt ist oder nicht. Wenn F(x)=O erfüllt ist, wird von der Detektorschaltung 2 eine logische "l" an die Bitkorrekturschaltung 7 gegeben, um Datenbits zu invertieren, die ebenfalls in der genannten Synchronisation geliefert werden. Die Fehler werden damit korrigiert. Bei dem Schieberegister verwendenden herkömmlichen System können Fehler nicht korrigiert werden, bevor sie durch 44 Takte verschoben worden sind. Folglich ist ein solches System wenig geeignet, da die Verarbeitungsgeschwindigkeit niedrig ist. Fig. 2 zeigt eine Verbesserung der Anordnung nach Fig. 1, nämlich eine andere herkömmliche Anordnung, bei der 44 PrUf-

- 8 70^26/0782

2 ο 5 7 ^- O

schaltungen entsprechend Datenbits d_Q bis d^ parallel angeordnet sind. In Pig. 2 bezeichnet die Bezugsziffer 8-0 eine Prüfschaltung; 2-0 bis 2-43 bezeichnen Schaltungen entsprechend, der P(x)=0-Detektorschaltung 2 in Fig. 1; 7-0 bis 7-¹T? kennzeichnen Schaltungen, die der Bitkorrekturschaltung 7 in Pig. 1 entsprechen 9 bezeichnet eine Fehlerauftrittdetektorschaltung; 10-0 bis 10-4^ und 11-0 bis 11-43 bezeichnen je eine Multiplizierschaltung; und 12-0 bis 13-43 sind je UND-Schaltungen.

N Die Multiplikationsschaltung 10-i erzeugt CX , das in der Formel (6) erscheint, während die Schaltung 11-i OC erzeugt. Wenn Syndrome S₁ und S-, gegeben sind, prüft jede F(x)=0-Detektorschaltung, ob F(x)=0 erfüllt ist oder nicht. Wenn es erfüllt wird, wird an den Ausgang der Detektorschaltung ein Logiksignal "l" geliefert. Wenn die Fehlerauftrittdetektorschaltung 9 das Vorliegen eines Fehlers feststellt, wird die UND-Schaltung 12-i erregt, um Datenbits d. und/oder d. entsprechend den parallel zugeführten Datenbits d„ bis dj,, zu invertieren. Wenn kein Fehler existiert, werden alle Syndrome S. null.

Die in Fig. 2 gezeigte Schaltungsanordnung verwendet also keine Schieberegister, wie sie im Beispiel nach Fig. 1 benutzt werden, und sie erlaubt eine sehr schnelle Fehlerkorrektur durch Parallelverarbeitung der Datenbits d._Q bis dji^z* Beim zweiten herkömmlichen System nach Fig. 2 können die F(x)=0-Detektorschaltungen 2-0 bis 2-43 innerhalb der

70:82 6/0 78 2 - 9 -

Prüfschaltung 8 Schaltungen sein, die je den gleichen Aufbau haben. Die Multiplikationsschaltungen 10 und 11 müssen jedoch 44 unterschiedliche Schaltungskonfigurationen haben. Aus diesem Grund verursacht die Schaltungsanordnung nach Fig. 2 hohe Herstellungskosten,und sie besitzt einen komplexen Aufbau. Es sind Versiehe zur Integration gemacht worden (beispielsweise einer Integration der Schaltungen 8, 12 und 7 in Fig. 2 in eine integrierte Schaltung), um die Packungsdichte zu erhöhen und die Herstellungskosten zu reduzieren. Aufgrund der zuvor erwähnten Schaltungskonfiguration ist eine solche Integration jedoch unmöglich.

Es folgt nun eine Beschreibung der Erfindung. Diese beruht auf folgendem Konzept. Wenn die BCH-Ko de prüf matrix

Cd^{36 3}

(mit «'(**>- α³)
bezüglich des Datums D (d_Q, dj, ... d|J berechnet wird und. wenn beispielsweise in den Datenbits d_i und d. Fehler auftreten, werden das von der oberen Hälfte der Formel (7) erzeugte Syndrom S, und das von der unteren Hälfte erzeugte Syndrom S-, folgendermaßen ausgedrückt:

- 10 -

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Modifiziert man die Formel (l) , erhält man

S₁-^¹ = oC^D, s₃ - pC^3x = (χ³³ j ₍₉₎

j , i / 3j , 3i

Demgemäß ergeben sich folgende Gleichungen:

(S₁ - oC ^x)³ - (S₃ - o( ^3l) = ο (S₁ - (V ^j)³ - (s_o - [V ^3j) = ο

Deshalb wird

(S₁ - x)⁵ - (S₃ - x⁵) - 0 (11)

Erfindungsgemäß werden Prüfschaltungen zur Durchführung der zuvor erwähnten Verarbeitunsoperation konstruiert. Es ist möglich, Datenbits d. und d. zu bestimmen, in denen Fehler existieren, und zwar durch Substituieren des Wertes von χ

0 1 2 4"5
durch 0(,Ck, (y. , ... CX der Reihe nach. Man bedenke, daß eine Subtraktion in Binärzahlen äquivalent einer Addition ist, die beide in einer EXKLUSIV-ODER-Schaltung verwirklicht werden können.

Die erfindungsgemäße Hardware kann ebenfalls unter Verwendung von Schieberegistern wie in Fig. 1 realisiert werden. Um jedoch eine schnellere Datenverarbeitung zu erhalten, wird vorteilhafterweise eine parallelverarbeitende Schaltung gewählt,

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C. ■ 1 J ." * .- U U

wie sie in Fig. 2 gezeigt ist.

Fig. 3 zeigt eine Schaltungsanordnung, durchweiche (S₁-X) und (S-,-χ^) in Formel (ll) erzeugt werden. In Fig. 3 kennzeichnen die Bezugsziffern I3-O bis 13-43 Register zum Erhalt von CX⁰ bis Oc in der oberen Hälfte der Formel (7); 14-0 bis 14-43 bezeichnen Register zum Erhalt von O< bis O; in der unteren Hälfte der Formel (7); und 15-0 bis 15-43 und I6-O bis 16-43 bezeichnen je Subtraktionsschaltungen. Es sei bemerkt, daß Additions- und Subtraktionsschaltungen binärer Π -j ti

-Bits mit EXKLUSIV-ODER-Schaltungen gebildet werden können.

Die in Fig. 3 gezeigte Schaltungsanordnung ergibt (S, - x)

und (S, - X^). In den Registern 13-0 bis 13-43 und 14-0 bis 14-43 zu speichernde Daten werden in Abhängigkeit von der Prüfmatrix H bestimmt. Folglich können Festwertspeicher (ROM) gewählt werden. Es bleibt jedoch noch etwas zu verbessern. Wie Fig. 4 zeigt, führt die Berechnung von A Q B beispielsweise zu A© B = A, wenn B = O ist. Und wenn B=I ist, führt die Berechnung von A@B zu A@B = Ä. Wenn S~ und. £L für die Syndrome S, bzw. S-, konditioniert sind, wie es Fig. 5 zeigt, wenn man sie beispielsweise so erhält, so versteht es sich, daß eine Bedingung erfüllt ist durch Zuteilen des ersten Bits von ΊΪ-. als das erste Bit von (S- oc ) und des zweiten bis sechsten Bits von S.. als das zweite bis sechste Bit von (S -Oc)₃ da Oc = 100 000 ist. Erfindungs-

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gemäß ist die Schaltungsanordnung dadurch beträchtlich vereinfacht, daß die Schaltungskonfiguration gemäß Fig. 5 gewählt wird.

Fig. 6 zeigt eine erfindungsgemäße Ausführungsform. Die Bezugsziffern 7-10 bis 7-43, 8-0 bis 8-43, 9* 12-0 bis 12-43 kennzeichnen die Komponenten, die denen in Fig. 2 entsprechen; 13-0 bis 13-4^ sind kubierende Schaltungen; 14-0 bezeichnet eine Subtraktionsschaltung; und 15-0 bis 15-43 kennzeichnen Alles-O-Detektorsehaltungen. Erfindungsgemäß sind die Prüfschaltungen 8-0 bis 8-43 parallel entsprechend den Datenbits d₀ bis d.2,-2 angeordnet, gleichsam wie bei der in Fig. 2 gezeigten Anordnung. Gleichermaßen wie bei der Anordnung nach Fig. 2 wird das Auftreten eines Fehlers durch die ParitätsprUfschaltung 9 festgestellt, und die Fehlerkorrektur wird ausgeführt bezüglich der Datenbits d , die derjenigen Prüfschaltung 8-p entsprechen, welche ein Logiksignal "l" ausgegeben hat.

Den Prüfschaltungen 8-0 bis 8-43 werden an ihren Eingängen (S₁ - CX⁰) und (S₅ - o<°), (S₁ + CX¹) und (S₅ - O³), ... (S₁ - CK²^) und (S₃ - CX?) zugeführt. D. h., die Prüfschaltung 8-0 ist beispielsweise dafür eingerichtet, zu prüfen, ob die Formel

(S₁ - CX⁰P - (S₃ - Oi⁰) - 0 (12)

erfüllt ist, wenn χ durch CK ersetzt ist. Wenn alle Bits

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ORIGINAL INSPECTED

? ρ ς 7 /. π ^; <

eine logische "0" sind, nämlich die Formel (12) erfüllt ist durch Kubieren des Eingangssignals (S₁ - CX ) (das als Bit-Kette A₀ bis A anzusehen ist) und durch Ausführen der Subtraktion zwischen diesem kubierten Eingangssignal und dem Eingangssignal (S-, - 0C°) für jedes Bit, liefert die Alles-0-Detektorschaltung 15-0 an ihrem Ausgang ein Logiksignal "l". Dies gilt ebenfalls für die Prüfschaltungen 8-1 bis 8-42.

Es wii°d nun die Anordnung der kubierenden Schaltungen 13-0 bis 13-43 beschrieben.

Unter der Annahme,daß das Eingangssignal generell

2 R
A₀ + A₁X + A₂X + ... Af-X-^ ist und dieses Signal an den

Ausgängen der kubierenden Schaltungen als B_Q + B,X + BpX +

... B₁-X^ geliefert wird, sollte sich folgende Beziehung ergeben.

+ A₁X +A₂X" + A₄X^ + A₅X^)^ = B₀ + B₁X + B₂X² + B₃X⁵ + B₄X⁴ + B₅X⁵ (13)

Wenn die Beziehung zwischen den Faktoren auf der linken und der rechten Seite bestimmt wird durch Modifizieren der Formel (13) mit der Modifikation 1+X+X⁶( CX ist die Wurzel von 1+X+X⁶), sollte sich die Formel

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A₃(A₀ +A₄) + A₁(A₄ + A₅) + A₅(A₃ +A₃) + A₂ A₁(A₀ +A₃₊ A₄) +A₃(A₀ +A₃₊ A₄) + A₄A₅ + A₂ (A₀ + A₅) (A₁ + A₂ +A₄) + A₁A₃ + A₄A₃ (A₀ + A₂ + A₅) (A₃ + A₄) + A₁A₄ + A₅A₃ + A₃ (A₀ + A₂) (A₄ + A₅) + A₂ (A₀ + Α_χ) + A₄ (Α_χ + A₃ + A₅) A₂(A₁ + A₄) + A₁(A₃ + A₅) + A₅A₃

ergeben.

Die vorausgehende Formel (l4) kann in verschiedenen Formen in Abhängigkeit von der Modifikationsmethode ausgedrückt werden, so daß die Beziehung nicht immer auf die Form der Formel (l4) begrenzt ist.

In jedem Fall kann durch Anordnen einer Schaltung, welche die Verarbeitungsoperation gemäß Formel (14) durchführen kann, ein Ausgangssignal erzeugt werden, das durch Kubieren, eines gegebenen Eingangssignals abgeleitet worden ist. Fig. 7 zeigt eine Kubierschaltung, welche die Verarbeitung gemäß Formel (14) ausführt. In dieser Figur bedeutet das Symbol (J eine Addition durch" eine. EXKLUS.TV-ODER-Schaltung, i kennzeichnet eine Inverterschaltung und A bezeichnet eine UND-Schaltung. Wie aus Fig. 7 ehtnehmbar ist, erfüllt beispielsweise Bit B₀ die oberste Beziehung in Formel (lA).

Vorausgehend ist eine Anordnung beschrieben worden, in der

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Logikschaltungen verwendet werden, um Kubierschaltungen zu bilden. Die Kubierschaltungen können jedoch aus einem ROM (Pestwertspeicher) aufgebaut werden, der eine Umwandlungstabelle speichert. In diesem Fall reicht es aus, sechs Bits von (S₁ - CX ) = (AqA A₂A-.A^A₁-) als Adressendaten zu nehmen und ROM's zu bilden, die an ihren Ausgängen sechs Bits von (S₁ - (X⁰)-⁵ = (B₀B₁B₂B₅B^B₅) liefern. Die Speicherkapazität ist 2⁶W χ 6 Bits.

Es wird nun wieder Fig. 6 betrachtet. Wenn den Kubier schaltungen 13-0 bis 13-43 zugeführte Signale als Eingangssignale A₀ bis A₁- (Fig. 7) genommen werden, können, wie der Fachmann erkennen wird, alle Kubierschaltungen I3-O bis 13-43 identisch aufgebaut werden. Es ist augenscheinlich, daß alle Prüfschaltungen8-0 bis 8-43 ebenfalls identisch hergestellt werden können, ausgenommen, daß Eingangssignale für die jeweiligen Prüf schaltungen in (S₁ - Oc ) und (S-, - (X ), (S₁ - C* ) und (S-, - /χ )t ··· zu modifizieren sind. Wenn die in Fig. 6 gezeigte Schaltungsanordnung gewählt wird, ist es nämlich nur erforderlich, Prüfschaltungen l6 (8, 12, 7) mit identischen Konfigurationen zu integrieren. Dies ist sehr vorteilhaft vom Gesichtspunkt einer hohen Packungsdichte und niedriger Herstellungskosten.

Wie das Vorausgehende zeigt, erlaubt die vorliegende Erfindung eine vorteilhafte Verwirklichung einer schnelleren Fehlerkorrekturschaltungsanordnung und eine Standardisierung der Prüfschaltungen.

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, ^/9 ·♦

Leerseire

Claims

BLUMBACH · WESER - BERGEN . KRAMER ZWIRNER . HIRSCH /b PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN Postadresse München: Patentconsult 8 München 60 Radeckestraße 43 Telefon (089)883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121)562943/561998 Telex 04-186237 76/8762 'Patentansprüche

1. Fehlerkorrekturschaltung, bei der eine Kubierschaltung ve} wendet wird zum Korrigieren von Fehlern in einem Datum (d.Q d, dp .... d ) mit n+1 Bits entsprechend Syndromen S₁ und S^_t wobei

0 ^al ^a2 ^aJ

und

■(

3 3 3 ^aO ^al ^a2 "^mEii

ist, die erhältlich sind durch Berechnen einer Prüfmatrix

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0FH61NALINSPECTED

^. s_ a,

.Jl.

2
^{H :} - V _a3

Δ _η

für den BCH-Kode,

gekennzeichnet durch

eine Geiieratorvorrichtung zur Erzeugung der Syndrome S₁ und S-, basierend auf der Prüfmatrix H;

eine Vorrichtung zur Erzeugung eines Ausdrucks (S. - a.) basierend auf einer Modulo-2-Berechnung des i-ten Zeilenvektors -, der Prüfmatrix H entsprechend einem jeden

^ai
Datenbit d.;

eine Multipliziervorrichtung, mit welcher der Ausdruck (S₁ - a₁) dreimal multipliziert, d. h. kubiert, wird; eine Vorrichtung zur Erzeugung von (S₁ - a.)j eine Prüfvorrichtung zur Prüfung der Übereinstimmung zwischen den Ausdrücken (S₁- a..) und (S-, - a_n- ); und eine Invertervorrichtung zum Invertieren des Bits d. bei Peststellung der Übereinstimmung.

2. Fehlerkorrektursehaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung zur Erzeugung von (S₁ - a.) und (S^ - a.^ ) mehrere Signalleitungen zur Erzeugung von Syndromen S₁ und S₁ aufweist sowie mehrere Ausgangsleitungen, die je mit S₁ oder S₁ entsprechend jedem Wert a. unter den Signalleitungen verbunden sind.

- 18 70°°2B/Ü732

.3.

J. Fehlerkorrekturschaltung gemäß Oberbegriff des Anspruchs 1, dadurch gekennzeichnet, daß ein Festwertspeicher vorgesehen ist zum Speichern einer Umsetztabelle und zum Erzeugen von (S- - CX r = (b_Q b, bp b^ b^ b,_) aus einer Adresseninformation von (S. - ^χ ) = (a_Q a, a₂ a^, a^, a,-), daß eine . Prüfvorrichtung vorgesehen ist zum Prüfen der Koinzidenz zwischen (S₁ - a. )^ und. (S_ - a.^) sowie eine Invertiervorrichtung zum Invertieren des Bits d., wenn die Koinzidenz festgestellt ist.

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ORIGINAL INSPECTED