DE2104132A1

DE2104132A1 - Anordnung zur Fehlererkennung und Fehlerkorrektur

Info

Publication number: DE2104132A1
Application number: DE19712104132
Authority: DE
Inventors: Mu Yue Poughkeepsie N Y Hsiao (V St A)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1970-02-03
Filing date: 1971-01-29
Publication date: 1971-08-12
Also published as: NL169648B; FR2078453A5; GB1279792A; JPS521628B1; CA932467A; US3601798A; CH509628A; DE2104132B2; DE2104132C3; NL7101390A; NL169648C

Description

Anordnung zur Fehlererkennung und Fehlerkorrektur

Die Erfindung bezieht sich auf Fehler sicherung (d. h. Fehlererkennung und Fehlerkorrektur) in Systemen zur Behandlung (d. h. Übertragung, Verarbeitung und Speicherung) von Informationen, die in Form von aus Datenbits aufgebauten Nachrichten vorliegen. Sie bezieht sich insbesondere auf die Erkennung und Korrektur von Einzelfehlern in Datenverarbeitungs systemen für Parallelverarbeitung, z. B. in schnellen Speichern programmgesteuerter Rechenanlagen, in den Datenkanälen von Zentraleinheiten, an den Schnittstellen von Eingabe/Ausgabekanälen und anderen Kanälen, die einen hohen Grad von Fehler sicherung erfordern. Außerdem ermöglicht die Erfindung außer der Korrektur von Einzelfehlern auch das Erkennen von Doppelfehlern.

Codiersysteme für das Korrigieren von Fehlern beruhen ganz allgemein darauf, daß zu den Datenbits der Nachricht eine Anzahl von Prüfbits hinzugefügt wird, wodurch eine codierte Nachricht erzeugt wird, die so decodiert werden kann, daß Fehler, die während der Übertragung oder der Speicherung auftra-

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ten, korrigiert werden können. Codiersysteme nach dem Stand der Technik, die als Hamming-Codes bekannt sind und zuerst in dem US-Patent Re 23 601 beschrieben wurden, sind, obgleich sie eine minimale Anzahl von Prüfbits benutzen, langsam und schwierig zu decodieren, (indem sie z.B. das aufeinanderfolgende Erkennen und das Korrigieren des gleichen Fehlers erfordern), was bedeutet, daß eine komplizierte und fehleranfällige Schaltung benötigt wird.

Ganz allgemein ist beim Codieren jedes Prüfbit eine Funktion mehrerer Bits und die Prüfbits sind voneinander unabhängig, d. h. je zwei Prüfbits haben nicht mehr als ein Datenbit gemeinsam. Für Einzelfehlerkorrektur sind zwei Prüfbits pro Datenbit vorgesehen, und diese zwei Prüfbits und das zugehörige Datenbit ergeben drei Datenbitsteilen. Wenn ein nach dem Majoritätsprinzip arbeitendes Decodiersystem verwendet wird, kann, wenn ein Fehler in nur einer Stelle auftritt, der richtige Wert erkannt werden aufgrund der beiden anderen Stellen. Zur Korrektur von Mehrfachfehlern müssen allgemein, wenn t die Anzahl der zu korrigierenden Fehler ist, 2 t + 1 Stellen für jedes Datenbit vorgesehen werden.

Bekannte Codes zur Fehlerkorrektur nach dem Majoritätsprinzip beruhen auf Lateinischen Quadraten. Ganz allgemein gilt, daß k Datenbits in einem Lateinischen Quadrat mit der Seite m angeordnet sind, wobei gilt k < m . Ein lateinisches Quadrat mit der Seite m ist eine Anordnung von m Ziffern in m Teilquadraten eines Quadrates in der Weise, daß

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jede Zeile und jede Spalte jede Ziffer genau einmal enthält. Jedes Prüfbit entspricht einer solchen Zeile oder einer solchen Spalte, und jede Zeile und Spalte wird durch ein Prüfbit repräsentiert.

Obgleich Codes, die auf einem Lateinischen Quadrat basieren, im allgemeinen einfacher zu decodieren sind als Hamming-Codes, erfordern sie ganz allgemein eine größere Anzahl von Prüfbits, selbst wenn nur ein Einzelfehler korrigiert werden soll.

Ziel der Erfindung ist es, eine nach dem Majoritätsprinzip arbeitende Anordnung zur Korrektur von Einzelfehlern und zur Erkennung von Doppelfehlern anzugeben, die eine verhältnismäßig kleine Anzahl von Prüfbits erfordert.

Die erfindungsgemäße Anordnung zur Fehlererkennung und -korrektur in Datenverarbeitungs- oder -Übertragungsanlagen, in denen die Daten in Gruppen von je k Bits behandelt werden, ist dadurch gekennzeichnet, daß eine Codier schaltung vorgesehen ist, die zu jeder Datenbit-Gruppe eine Mehrzahl r von Prüfbits erzeugt, wobei jedes Datenbit für die Erzeugung einer bestimmten geraden Anzahl η von Prüfbits verwendet wird und für diese Prüfbits das einzige gemeinsame Datenbit ist, und daß eine Decodierschaltung vorgesehen ist, die aus den behandelten Datenbits und Prüfbits für jedes der k Datenbits ein Ausgangs signal erzeugt, das dem Majoritätswert von η + Zwischensignalen entspricht, die alle dieses Datenbit darstellen, wobei als eines der Zwischensignale das behandelte Datenbit direkt verwendet wird, und jedes der übrigen η Zwischensignale aus je einemder zugeordneten Prüfbits und allen übrigen zu dem betreffenden Prüfbit gehörenden Datenbits

gebUdet wird. 109833/1785

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Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand von Zeichnungen beschrieben. Es zeigen :

Fig. 1 · in Form eines Blockdiagramms eine FehlerkorrekUir-

Anordnung in einer Datenverarbeitungsanlage ;

Fign. 2 und 2a schematisch einen Codierer zur Erzeugung von Prüfbits ;

Fig. 3 * schematisch einen Decodierer zur Gewinnung von feliler-

freien Datenbits aus Datenbits und Prüf bits, die Fehler enthalten können ;

Fign. 4 und 5 Beispiele von Matrizen zur Zuordnung der Prüfbits für

15 Datenbits und für 16 Datenbits ;

Fig. 5a eine Quadratmatrix zur Zuordnung der P ruf bits für*

16 Datenbits ;

Fig. 6. ₍ weitere Einzelheiten eines Decodierers gemäss Fig. 3 ;

und
Fig. 7 ein Blockdiagramm einer Schaltung zur Feststellung von

Doppelfehlern.

Fig. 1 zeigt einen Codierer (Prüfbit-Generator) 12, welcher Datenbits m , m . . . m empfängt und am Ausgang k Datenbits zuzüglich r Prüfbits c , c ... c abgibt. Das Prinzip eines solchen Codierers ist in Fig. 2 gezeigt, wobei jedes Datenbit m über einen direkten Weg und über einen

PO9-69-037 -^--.

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21OA132 S

Prüfbit-Erzeugungs weg geleitet wird, wo es bei der Erzeugung von genau zwei Prüfbits verwendet wird. Gemäss Darstellung in Fig. 2a wird jedes Datenbit zusammen mit anderen Datenbits entsprechend dem verwendeten Codiersystem auf eine Antivalenzschaltung gegeben, deren Ausgangssignal ein Prüfbit ist. In Fig. 2a werden z. B. drei Datenbits, In₁, m und m , auf die Antivalenzschaltung 24 gegeben, um ein Prüfbit C₁ zu erzeugen. Gemäss Darstellung in Fig. 1 werden die Datenbits und die Prüfbits dann in der Verarbeitungseinheit 18 verarbeitet. Bei Bedarf kann die Information dann im Decodierer (Fehlerkorrektui·-Schaltung) 14 decodiert werden. Gemäss Darstellung in Fig. 3 enthält der Decodierer eine Anzahl von Majoritätsschaltungen 30. Das sind Schwellenwertschaltungen, deren Aus gangs signal das betreffende Datenbit "darstellt, sofern die Mehrzahl der Datenbrt- und Prüfbiteingangssignale richtig ist. Für zwei Prüfbits C₁ und c„, die vom gleichen Datenbit m abhängig sind, seien folgende Formeln gültig :

C₁ = Hi₁ © m₂ © m₃

C- = m. © m. © m_
2 14 5

Diese beiden Formeln können auch so geschrieben werden :

m = C₁ Θ m. © m
Ii ί φ.

m, = c_o © na. © nu
1 2 4 D

wobei das Zeichen θ eine Antivalenzfunktion darstellt.

PO-8-69-037 10983-5ΓΓ1.7

Da auf den rechton Seiten dieser Gleichungen koine gemeinsame Veränderliche steht, beeinflusst ein einzelner Fehler in einem der Daien- oder Prüfbits, die diese Formeln bilden, höchstens eine der Gleichungen. Somit ist m gegeben durch

Hi₁ = Maj. (m , c Θ m © m , c_o Θ m © m_).

1 χ χ Λ ο Δ Q Ό

In einem Ausführungsbeispiel der Erfindung soll für eine vorgegebene

j« „ Anzahl k von Datenbits r so gewählt werden, dass (_o) - k ist oder, um r

it

möglichst klein zu halten,

(r-1) (r) >. k > (r-1) (r-2)
2 2

Es werden alle möglichen 2-aus-r-Kombinationen benutzt, um die Anzalil der für einen gegebenen Wert von k erforderlichen Prüfbits so klein wie möglich zu halten. Zur Zordnung benutzt man eine Matrix-Anordnung von k Spalten und r Zeilen (Fig. 4, Fig. 5), wobei jede Spalte genau 2 Datenbits und jede Zeile bis zu (r-1) Datenbits enthält und die Durchschnittszahl von Datenbits pro Zeile "> — ist. Die Höchstzahl von Datenbits, die durch eine Anzahl r von Prüfbits korrigiert werden kann, ist ( ). Im allgemeinen versucht man zu erreichen, dass die Anzahl von Datenbits in jeder Zeile soweit wie möglich gleich ist'.--

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Die Fig. 4 und Fig. 5 zeigen die Zordnungs-IMatrizen für die Fälle k=lT> und k=lG. Da in Fig. 4 k= ( ) = 15 ist, enthält jede der in Fig. 4 gezeigten Zeilen für die Prüfbits c. bis c„ genau 5 Datenbus. Dagegen

7 sind in Fig. 5 fünf Kombinationen unbenutzt, da ( ) = 21 und deshalb

7
k<( _o ) ist. Somit enthalten in Fig. δ die Zeilen für alle Prüfbits

c ... c„ weniger als (r-1) = C Elemente, nämlich entweder 4 oder Γ5. Die zusätzliche Zeile c in Fig. 4 ist für die Doppelfeillererkennung vor gesellen und wird später beschrieben.

Die Prüfbitformeln für die Anordnung in Fig. 4 sind folgende

m Θ m Θ in Θ m © m_

2 ο 4 ο

Hi₁ Θ m„ Θ m„ θ m_o © m_o

ib/ ο y

θ m₇ CO m₁₀©
θ m₈ θ m_nΘ

c,. = m,. θ ηι_Λ © m,„© m., . © m, _ 5 9 12 14 Io

Für die Majoritälsschaltungeii imDecodierer gelten dann u. a. folgende Beziehungen :

m.

m θ m θ ni © m © c

C* O *L O

6) m

PO9-69-037

-7-109833/1785

/I

l2

12

^mll ^{W C}3

m_g Φ m_? © m₁₀ Q) m₁₃ Θ C₄

m_r © m_ Θ m. „ G) m, _ © c,, ^u 5 9 12 1.') ο

Eine .Schaltung zur Decodierung von k = 15 Datenbits ist auszugsweise in Fig. C gezeigt. Das Ausgangssignal einer jeden Majoritätsschaltung, bei der die !Mehrzahl der Datenbiteingangssignale richtig ist, entspricht dem ursprünglichen Datenbit in dieser Stelle.

Um den Vorteil der hier beschriebenen Fehlerkorrektur-Anordnung zu zeigen, ist in Fig. 5a eine lateinische Quadralmatrix (die man zur Zuordnung zwischen Datenbus und Prüibils verwenden kann) für k = 16 gezeigt. Im allgemeinen gilt iür eine solche Anordnung k — (—) .

r r

Es sind genau— Zeilen und — Spalten vorhanden, wobei entweder alle oder nur ein Teil der Stellen benutzt werden. Somit sind für k - IG acht Prüfbits gegenüber sieben Prüfbits beim Codiersystem des vorliegenden Ausführungsbeispiels erforderlich. J-¹Ur k = 17 müsste das nächsthöhere Quadrat, also 25, benutzt werden, und somit wäre r = 10. Für das hier beschriebene Codiersystem ist jedoch auch für k = 17 ϊ* immer noch Die nachfolgende Tabelle zeigt diesen Unterschied. Der Hamming-Code

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PO9-f;0-037

4	6
5	6
δ	8
6	8
6	8
7	8
7	10
7	10
8	10
8	12
8	12
9	12

verwendet zwar in allen Kai!en weniger Prülbits, ist jedoch durch einfache Majorjtät.ssehaltungen nicht zu decodieren. VergleieMstabelle der Prüfbit-Anzahlen

P ruf b it - A η ζ all 1 r Datenbit-Anzahl k Ilamming-Code ( )-Code Latein. Quadrat-Codo

Ci

8 4

10. 4

11 ■ 4

15 4 '

16 5
. 17 5

21 δ

,22 , 5

26 5

28 5

29 5

32 6 9 12

36 . 6 9 12

.37 .6 10 ' 14

•45¹ 6 10" 14

46 6 11 14

-50 6 11 16

5δ ΰ 11 16

56 6 12 IS

64 7. 12 16

65 7 12 18

66 7 12-18

67 7 13 . 18

78 7 13 18

79 7 14 18

81 7 14 ' 20

91 7 14 20

92 7 15 20

101 7 15 22

109833/1785 >!)-f;ii-(n? _BAD ORIGINAL"

φ 21OA132

Um eine Doppelfehler-Erkennung mit clc-r Einzel fehler-Korrektur zu kombinieren, wird zu der in Fig. 4 gezeigten ( )-AIutri>: eine weitere Zeile hinzugefügt, in der alle Datenbus vertreten sind, so dass ein zusätzliches Paritätsbit c gebildet werden kann. Zur Prüfung (Decodierung) v/ird für jede Zeile ein Syndrombit gebildet und mit S S ... S₁ bezeichnet, wobei z. B.

Das Syndrombit S₁ stellt sicher, dass ein einzelner Bit-Fehler in drei Syndrombits auftritt und daher bei d«?r ATodulo-2-Addition aller Syndrornbits tatsächlich als Einzelfehlei" erscheint. Ohne das Synch'ojnbit S könnte ein Einzelfehler gerade zwei Syndrombits beeinflussen und würde dann bei der Modulo-2-Addition verschwinden.

Fig. 7 zeigt eine Schaltungsanordnung zur Doppelfehler-Erkennung. Das ODER-Glied 50 hat ein Ausgangs.signal, welches einen Eingang des UND-Gliedes 56 nur vorbereitet, wenn mindestens eines dvr Syndroinblts "l" ist. Jedes Syndrombit ist "()", solange der einsprechende Teil der vom Codierer empfangenen Nachricht fehlerfrei ist. So ist z. B.

PO 9-GO-(Ki 7 -IC-

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BAD ORIGINAL

S = O, wenn c = (m C) in Θ m C) m O m_r). Wenn mindestens

X J. A »j «j *χ "

oin Syndrombit ^I!l" ist, ist da.s Ausgangssignal der Schaltung 50 eine "l".

Wenn alle Syndrombits'O^I! sind, ist auch das Aus-gangssignal der Schaltung 50 eine ¹¹O". Die Syndrombits worden ausserdem in der Addierers ehalt ung 52 modulo 2 addiert. Deren Ausgangssigna] ist bei nuH Fehlern eine "0", bei einem Fehler eine "l", und bei zwei Fehlern wieder eine "<)". Das Ausgangssignal der Schaltung 52 wird über einen Inverter 54 auf den anderen Eingang des UXD-Gliedes 5fi gegeben, so

dass die Eingangssignale folgende sind : > *

Π/-.ΙΙ

0 für einen Fehler, und

"l" für keinen oder zwei Fehler .

Das UND-Glied 56 liefert somit nur ein Ausgangssignal, wenn zwei Fehler gleichzeitig vorliegen.

Da ein einzelner Fehler in der Doeodierschahung korrigiert wird, braucht seine Existenz nicht unbedingt bekannt zu sein. Da Doppelfehler jedoch nicht korrigiert werden, ist eine Erkennungsschaltung wie die oben beschriebene erwünscht.

Das beschriebene Codiersystem gestattet somit die Verwendung einer kleineren An-.ahl von IVül'bii.s für dieselbe Anzahl von Datenbits oder, anders ausgedrückt, ermöglicht eine grössere An;⁷aiii von Datenbus pro Prüfbit in der übertragenen Xachrieht, und gestattet so eine bessere Auj nutzung der Daieiiverarbeitungsgeräte.

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POO-69-037 —//-

BAD ORIGINAL

Claims

PATENTANSPRÜCHE

Anordnung zur Fehlererkennung und -korrektur in Datenverarbeitungsoder -Übertragungsanlagen, worin die Daten in Gruppen von je k Bits behandelt werden, dadurch gekennzeichnet, daß eine Codier schaltung (12) vorgesehen ist, die zu jeder Datenbit-Gruppe eine Mehrzahl r von Prüfbits (c . . . c ) erzeugt, wobei jedes Datenbit für die Erzeugung einer bestimmten geraden Anzahl η von Prüfbits verwendet wird und für diese Prüfbits das einzige gemeinsame Datenbit ist, und daß eine Decodier schaltung (14) vorgesehen ist, die aus den behandelten Datenbits und Prüfbits für jedes der k Datenbits ein Aus gangs signal (m . . . m )

erzeugt, das dem Majoritätswert von η + 1 Zwischen signal en entspricht, die alle dieses Datenbit darstellen, wobei als eines der Zwischensignale das behandelte Datenbit direkt verwendet wird, und jedes der übrigen η Zwischensignale aus je einem der zugeordneten Prüfbits und allen übrigen zu dem betretenden Prüfbit gehörenden Datenbits gebildet wird.

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2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Codierschaltung (12) so eingerichtet ist, daß jedes Datenbit zur Erzeugung von zwei Prüfbits verwendet wird und für diese beiden Prüfbits das einzige gemeinsame Datenbit ist, und daß die Decodier schaltung (14) für jedes Datenbit ein Ausgangs signal erzeugt, das dem Majoritätswert von drei Zwischensignalen entspricht.
3. Anordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß

die Codier schaltung (12) so eingerichtet ist, daß im Durchschnitt mehr (|

als — Datenbits und maximal r - 1 Datenbits zur Erzeugung eines Prüfbits verwendet werden.
4. Anordnung nach den Ansprüchen 1 und 2, dadurch gkennzeichnet, daß von

der Codier schaltung die Bedingung * ^- ^^- k ^ ^ ^ ^

fijlltwird. - ^{2 2}
5. Anordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß von der Codierschaltung die Beziehung k =(₉) erfüllt wird.
6. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Erzeugung der Ausgangs signale (m . . . m ) in der Decodier schaltung (14)

1 k /,

mindestens eine Schwellenwertschaltung (30) vorgesehen ist mit η + 1 Eingängen für die Zwischensignale, wobei der Schwellenwert so gewählt ist, daß das Ausgangs signal den Binärwert darstellt, dem die Mehrzahl der Zwischensignale entspricht.

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7. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der Dekodierschaltung (14) für jedes Datenbit eine Majoritätsschaltung (30) mit η + 1 Eingängen vorgesehen ist, wobei einem Eingang das behandelte Datenbit (z. B. m ; Fig. 6) direkt zugeführt wird, und daß zu jeder Majoritätsschaltung weiterhin η Antivalenz schaltungen vorgesehen sind, deren jeder als Eingangs signale ein zu dem betreffenden Datenbit gehörendes Prüfbit (ζ. B. c ) sowie alle übrigen zu diesem Prüfbit gehörenden behandelten Datenbits (m , m , m , m ) zugeführt werden, wobei der Ausgang jeder Antivalenz schaltung mit einem Eingang der Majoritäpschaltung verbunden ist.
8. Anordnung nach Anspruch 2 zur Einzelfehlerkorrektur, dadurch gekennzeichnet, daß in der Codierschaltung ein zusätzliches Prüfbit (C ) erzeugt wird, welches ein Paritätsbit für sämtliche Datenbits (m . . . m ) ist, daß Einrichtungen vorgesehen sind zur Erzeugung von Fehlerprüfsignalen (S . . . S), welche anzeigen, ob nach der Behandlung eines der regulären Prüfbits oder das zusätzliche Prüfbit nicht mehr mit den zugehörigen Datenbits übereinstimmen, und daß eine Doppelfehler-Erkennung s schaltung (Fig. 7) vorgesehen ist, der die Fehlerprüf signale zugeführt werden und die bei Vorliegen eines Doppelfehlers, nicht aber bei Vorliegen eines Einzelfehlers, ein Anzeigesignal abgibt.

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