DE1937249C3 - Selbstprüf ende Fehlererkennungsschaltung - Google Patents

Description

und verwendet dabei die wahren und komplementären Werte der einzelnen Bits. Auch hier werden jedoch die wahren Werte einerseits und die komplementären Werte andererseits zusammengefaßt, wobei außerdem zur Fehlererkennung noch eine Zählung der Summe der Impulse notwendig ist. Auch diese Einrichtung ist daher in einem Computersystem, in dem bekanntlich binärcodierie Worte miteinander verknüpft und verarbeitet werden, wenig brauchbar.

Der Erfindung liegt daher die Aufgabe zugrunde, mit einfachen Mitteln und unter Ausnutzung der kostenreduzierenden Technologie der integrierten Schaltkreise eine verbesserte Fchlererkennungsschaltung anzugeben, die sowohl Kehler in den zu prüfenden zweiadrig komplementär binärcoilierten Informationen als auch in der Fehlererkennungsschaltung selbst entdeckt.

Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Hauptanspruches beschriebene Schaltung gelöst.

Da die erfindungsgemäße Schaltung aus mehreren Schaltungseinheiten besteht, die in einei logischen Pyramide angeordnet sind, IaGt sie sich !eich! in integrierter Bauweise ausführen. Durch die angegebene Verknüpfung der Eingangsteilsignalpaare und durch die Erzeugung eines Ausgangssignalpaares aus diesen Eingangsteilsignalpaaren wird außerdem auf vorteilhafte Weise gleichzeitig eine Überprüfung der binären Eingangsinformation .ils auch der Fehlererkennungsschaltung selbst erreicht.

Abhängig davon, ob das Ausgangssignalpaar eine erste Form hat (Teilsignale komplementär zueinander) oder eine zweite Form hat (Teilsignale einander gleich), kann die Fehlererkennungsschaltung ein Signal abgeben, das aussagt, ob fehlerfreie Signalpaare anliegen iirnl die Schaltung einwandfrei arbeitet, oder ob eine dieser beiden Eigenschaften oder beide Eigenschaften zugleich nicht vorliegen.

Bezüglich eines bestimmten Fehlers innerhalb der Fehlererkennungsschaltung existiert mindestens eine fehlerfreie Eingargsinformation, die es gestattet, genau diesen Fehler in der Prüferkennungsschaltung festzustellen. Die erste Prüfeigenschaft der Fehlererkennungsschaltung besteht also darin, die Anwesenheit von fehlerhaften binären Eingangsdaten festzustellen, während sich das zweite Prüfmerkmal aus der Fähigkeit der erfindungsgemäßen Fehlererkennungsschaltung ergibt, sich selbst während des normalen Betriebes auf Fehlerfreiheit zu prüfen. Spezielle Einrichtungen zur Kontrolle des störungsfreien Betriebes der Fehlererkcnnungsschahung werden damit überflüssig.

Diese beiden Prüfmerkmale erfordern mehr als ein einziges Ausgangssignal der erfindungsgemäßen Fehlererkennungsschaltung. Würde nur ein Ausgang existieren, so müßte er entsprechend dem ersten Prüfmerkmal den einen Wert, z. B. den logischen Wert »I« für fehlerfreie Eingangsinformationen, und den entgegengesetzten Wert, d. h. den Wert »0« für fehlerhafte Eingangsinformalionen, annehmen. Dann bestände aber keine Möglichkeit mehr, eine Anzeige entsprechend dem zweiten Prüfmerkmal zu liefern, da ι der Fehlererkennungsschaltungsausgang fehlerhafterweise z. B. in der 1-Position verweilen könnte, ohne daß das fortgesetzte Einlesen von richtigen Dateninformationen diesen Fehler jemals aiufdecken könnte. Nimmt man zum Zwecke der Vereinfachung zwei Ausgänge für > jeden Prüfschaltkreis an, so genügen diese beiden Ausgänge dem ersten Merkmal, in dem sie entweder die Werte »01« oder »10« für richtige, d.h. fehlerfreie Eingangsinformationen, und die Werte »00« oder »II« für fehlerbehaftete Informationen, ά. h. Fehierinformationen am Eingang, annehmen. Liegt ein Fehler in der FehlererkennungSjchaltung vor, so wird dem /weiten Prüfmerkmal, d.h. der Erkennung von Fehlern in der Prüfschaltung selbst, dadurch entsprochen, daß mindestens eine Prüfinlormation für diesen Fehler einen »00«- oder einen »11 «-Ausgang erzeugt.

Dabei soll steis als fehlerfreie Eingangsinformalion eine binärcodierte Information verstanden werden, in der jedes Bit durch zwei Bitteilsignale auf jeweils eitler Ader derart codiert ist. daß z. B. ein hohes Signal auf der ersten Ader und ein tiefes Signal auf der zweiten Ader den binären Wert »I«, und ein tiefes Signal auf der ersten Ader mit einem hohen Signal auf der /weiten Ader den binären Wert »0« ergeben oder umgekehrt. Im fehlerfreien Falle sind also die beiden Bitteilsignale zueinander komplementär. Im Unterschied dazu liegt ein Fehler vor, wenn beide Signale auf den Adern entweder hoch oder beide niedrig sind.

Eine vorteilhafte Weiterbildung der Erfindung liegt darin, daü die logische Pyramide derart ausgeführt ist, daß die Teilsignalpaare je nach ihrem binären Gewicht in aufeinanderfolgenden Stufen der Pyramide zusammen mit dem vorher erhaltenen Ausgangssignalpaar kombiniert werden. Diese Ausführung der Fehlererkennungsschaltung liefert dann Vorteile, wenn die Teilsignalpaare zeitlich nacheinander anfallen, wie es /.. Ii. bei serienmäßig arbeitenden Rechenschaltungen der fall sein kann.

Eine andere vorteilhafte Weiterbildung der logischen Pyramide der erfindungsgemaßcn Priiferkcnnungsschaltung liegt darin, daß die Teilsignalpaare in einer ersten, größten Stufe der Pyramide verarbeitet werden, wobei die Pyramide die Form eines Tannenbuumnetzwerkes annimmt, also von Stufe zu Stufe weniger Schaltungseinheiten umfaßt.

Weitere Vorteile und Merkmale der erfindungsgemäßen Fehlererkennungsschaltung sind den restlichen Unteransprüchen zu entnehmen.

Anschließend soll nun die Erfindung anhand eines in den Figuren dargestellten Ausführungsbeispielcs näher beschrieben werden. In den Zeichnungen zeigt

Fig. 1 das Schema einer logischen Schaltiingseinheit aus zweistufigen UND-ODER-Schaltkreisen der erfindungsgemäßen selbstprüfenden Fehlererkenmmgsschaltung für zweiadrig binärcodierte Informationen,

Fig. IA eine Tabelle mit den möglichen Zuordnungen aller in der Schaltungseinheit nach Fig. I auftretenden Eingangs- und Ausgangssignale,

Fig. 2 das Schema einer logischen .Schaltungseinheit aus zweistufigen ODER-UND-Schaltkreisen der erfindungsgemäßen selbstprüfenden Fehiererkenruings schaltung für zweiadrig binärcodierte Informationen.

Fig. 2A eine Tabelle mit den möglichen Zuordnungen aller in der Schaltungseinheit nach Fig. 2 auftretenden Eingangs- und Ausgangssignale,

Fig. 3 das Schema einer logischen Schaltungseinheil aus zweistufigen NOR-Schaltkreisen der erfindungsgcmäßen selbstprüfenden Fehlercrkennungsschaltung für zweiadrig binärcodierte Informationen,

Fig. 3A eine Tabelle mit den möglichen Zuordnungen aller in der Schaltungseinheit nach Fig. J auftretenden Eingangs- und Ausgangssignale,

Fii». 4 das Schema einer logischen Schaltiingseinheit aus NAND-Schiiltkreisen der erfindungsgemallen selbstprüfenden Fehlererkennungsschaltung für zweiadrig binärcodierte Informationen,

Fig. 4Λ «inc Tabelle mil den möglichen Zuordnungen aller in der Schaltiingscinhcit nach I-ig. 4 auftretenden !Eingangs- und Ausgangssignale.

I'ig. 5 das Schaltungsschcma eines ersten Ausführutigsbeispids der erfindungsgemäßen selbslprüfendcn Fehlercrkermiingssehaltung für zweiadrig bitiäreodierte Informationen zusammengesetzt aus mehreren logischen Schal liingscinheiten,

I" ig. 6 das Schaltungsschema eines weiteren Ausfüh rungsbcispids der erfindungsgemäUen selbstprüfenden Fehlcrerkennungsschaltung für zweiadrig binärcodierte Infonnatiorii, zusammengesetzt aus mehreren logischen Schaltungscinhcitcn,

I" i g. 7 das Schaltungsschcrna eines weiteren Ausführung.sbeispiels der erfindungsgcmaUen selbstprüfenden Fehlererkenniingsschaltung. wobei die Zahl der logischen Schaltungsstufcn auf ein Minimum reduziert ist,

Fig. 8 ein mehrere Stufen aufweisendes Schaltungsschema eines Ausführungsbcispiels der erfindungsgemäUen selbstprüfenden Fehlererkennungssehaltung. bei dem die erste Schaltungsstufe aus Schaltungseinheiten nach Fig. I und die zweite Schaltungsstufe aus Schaltungseinheiten nach F i g. 2 aufgebaut ist,

F i g. 9 das vereinfachte Schallungsschema einer l'ehlererkennungsschaltung nach Fig. 8 nach Zusammenfassung der ODER-Glieder-Eingänge.

Wie aus den Zeichnungen hervorgeht, wird die selbstprüfende Fehlererkennung bei zweiadrig komplementär binärcodierten Informationen erfindungsgemäß ganz allgemein mit Hilfe zweier logischer Schallkreise mit je einem Ausgang und mit Hilfe einer derartigen Zusammenschaltung dieser Schaltkreise durchgeführt, daß sich beide Ausgangssignalwcrtc der Schaltung ändern, wenn sich am Eingang die beiden Werte eines Signalpaares eines Bits in fehlerfreier Weise geändert haben, also noch stets komplementär zueinander sind, und daß sich nur ein Ausgangsteilsignal ändert, wenn sich — in fehlerhafter Weise — nur der Wert auf einer einzigen Ader eines Signalpaares ändert.

Zu diesem Zweck bestehen die einzelnen, die Fchlererkennungsschaltung bildenden Schaltungseinheitcn funktionsmäßig aus einem Exklusiv-ODER-Sehaltkreis mit zwei Eingängen und einem einzigen Ausgang für je eine zweiadrig binärcodierte Information. Die einzelnen Schaltungseinheiten können dabei aus UND-Schaltkreisen nach ODER-Kreisen. aus ODER-Schaltkreisen nach UND-Kreisen, aus NAND-Schaltkreisen oder NOR-Schaltkreisen aufgebaut sein Abhängig von der jeweils besonderen Folge von logischen Schaltelementen ist eine Reduktion der Gesamtzahl de·- logischen Schaltstufen möglich. Eine optimale Reduktion der Schaltstufcn der Fehlererkennungsschaltung auf insgesamt nur zwei Stufen wird im folgenden noch beschrieben.

Eine Logik für zweiadrig binärcodierte Informationen stellt jedes individuelle Bit einer Nachricht oder eines Wortes als ein Paar von Informationssignalen dar, das den wahren und den komplementären Wert dieses Bits enthält. Eine Nachricht, die π Bits enthält, wird also als eine 2/7-Signal-Nachricht übertragen. Folglich beinhalten die 2²"-Nachrichten der Länge 2n genau 2" richtige d. h. fehlerfreie Code-Informationen, während der Rest als Fehlerinformation bezeichnet werden kann. Jedes Teilsignalpaar einer Code-Information hat also entweder den Wert »01« oder den Wert »10«. Hat dagegen ein Teilsignalpaar die Signalkombination »00« oder »11«, so stellt es eine Fehlerinformation dar.

Bisher war es üblich. Schaltkreise mit mehreren Ausgängen für zweiadrig binärcodierte Informationen dadurch zu prüfen, daß man jedem IJit ein Exklusiv-ODER-Sehaltglied mit zwei I ingängen zugeordnet und deren Ausgänge einem einzigen UND-Sclialtglied /ugelührt hat. Eine solche Schaltung kann aber mil richtigen Code-Informationen nicht geprüft werden, sondern erfordert dazu eine ganze Anzahl von künstlich erzeugten, fehlerhaften Eingangsiiiforma'ioneii. Außerdem hai sich gezeigt, daß eine Prüfschaltung mehrere Ausgänge haben muß. wenn sie unter Verwendung der eingelesencn fehlerfreien Code Informationen selbstprüfend sein soll. Demgemäß kombinieren die hier beschriebenen erfindungsgemäßen Schaltkreise zwei oder mehr komplementär binärcodierte Signalpaare, um daraus ein einziges Signalpaar zu formen. Dieses Signalpaar stellt dann eine richtige zweiadrig komplementäre Information (01 oder 10) dar, wenn und nur wenn jedes Eingangssignalpaar aus einer richtigen Code-Information (01 oder 10) besteht. Stellt irgendein Eingangssignalpaar einen falschen Code (00 oder 11) dar. dann entsteht auch am Ausgang eine Fehlerinformation (00 oder 11). Eine fehlerhafte Funktion eines der die beiden Ausgangssignale unabhängig voneinander erzeugenden Schaltkreise wird dagegen dadurch angezeigt, daß am Ausgang des entsprechenden Schaltkreises eine Fchlerinformation für mindestens eine fehlerfreie Eingangscode-Information entsteht.

F i g. 1 zeigt eine solche Schallungseinheit für zweiadrig binärcodierle Eingangssignale- Dafür lautet die UND-ODER-Gleichung folgendermaßen:

<1(> -" "in ■ «21 V U₁, · (J₂₀
<'ll - "ld ■ «31 V "ι, ■ «21

Die Tabelle in F i g. 1A zeigt die möglichen Zuordnun gen aller Eingangs- und Ausgangsbitkombinationen. Sic teilt die Eingangssignalc auf in fehlerfreie, d.h. richtige Code-Informationen und in fchlerbehaftetc Code-Informationen, oder kurzgenannt Fehlerinformalionen. Aus der zugehörigen Schallung ist zu ersehen, daß jeder Punkt der Schaltung mit Code-Informationen beaufschlagt ist. Außerdem sieht man aus der F i g. 1, daß sich das Ausgangssignal ein logisch äquivalenter Weise aus den beiden Eingangssignalpaaren a_t und a₂ ergibi (c = ai = az). Andererseits kann die Schaltung als Exklusiv-ODER-Schaltung mit vier Eingängen und zwe Ausgängen für zweiadrig binärcodierte Daten belrach let werden. Die Ausgänge ο« und c\ \ kombinieren dabe die Eingangssignale in der in G leichung (1) angegebener Weise.

Abwandlungen dieses Grundschaltkreises mit denscl· ben Eigenschaften wie dieser sind in den F i g. 2,3 und Ί und ihre Code-Zuordnung in den Tabellen der F i g. 2A 3A und 4A dargestellt. Die entsprechenden logischer Gleichungen lauten:

ODER-UND C₁₀ = (a₁₀ Ve,,)· (a„ ν O₂₀)

NAND

f|i = i",_oy U₂₀) ■ (a_n Va₂₁) r_!0 = (a_!Oia_2I U(O₁₁Ia₂₀)

C_1n

Diese elementaren Schaltkreise der Fig. t, 2, 3 und 4 können nun zu komplexeren Anordnungen zusammengefügt werden, um dadurch eine selbstprüfende Fehlererkennungsschaltung für mehr als zwei Eingangssignalpaare zu erhalten. Zwei solcher Anordnungen ^r> zeigen die F i g. 5 und 6. Die Schaltungsanordnung nach F i g. 5 ist dann besonders vorteilhaft, wenn die Eingangssignalpaare nicht alle zur gleichen Zeit erzeugt werden, wie es z. B. in einem Addierer oder Multiplizierer der Fall ist, wo Bits niedriger Ordnung zuerst in erzeugt werden. Die früher erzeugten Signalpaare treten an der Spitze und die später erzeugten am Boden des Schaltungsbaumes ein und müssen entsprechend mehr oder weniger Schaltungsstufen durchlaufen, bis sie den Schaltungsausgang beeinflussen. Die Schaltungsan- ι ^Γ> Ordnung nach F i g. 6 hat dagegen ihre Vorteile dann, wenn alle Eingangssignalpaare zur selben Zeit (oder in einer unbekannten Reihenfolge) erzeugt werden. In diesem Fall ist die maximale Anzahl der von den Signalen bis zum Ausgang zu durchlaufenden Schaltungsstufen ein Minimum, d. h, die Zeit zur Erzeugung des Prüfsignals ist minimal.

Abwandlungen dieser in F i g. 5 und 6 gezeigten Fehlererkennungsschaltungen mit denselben Eigenschaften sind möglich. Sie umfassen jeweils genau dieselbe Anzahl von Schaltungeinheiten, d.h, n—\ Schaltungseinheiten sind erforderlich, um η Eingangssignalpaare zu prüfen. Als Schaltungseinheiten können die in den F i g. 1,2,3 und 4 dargestellten Schaltungseinheiten in einheitlicher oder gemischter Form verwendet in werden.

Der Schaltungsaufbau nach den F i g. 5 und 6 kann auf bis zu zwei Schal'ungsstufen durch geeignetes Vereinfachen der ihre Funktion ausdrückenden logischen Gleichungen reduziert werden. Ein solcher zweistufiger logischer Schaltkreis ist in F i g. 7 dargestellt. Er hat η Eingangssignalpaare:

^αιο> ^an; ^a20> a₂₁; ... ; a„₀, α_Λ .

Der Schaltkreis besteht aus 2" UN D-Schaltgliedern mit jeweils π Eingängen, deren Ausgänge mit zwei ODER-Schaltgliedern zu je 2"-' Eingängen verbunden sind. Die Eingänge zu jedem UN D-Schaltglied werden mit einem Bitteilsignal jedes Eingangssignalpaares beaufschlagt Es gibt dabei 2" Möglichkeiten. Die Hälfte der UN D-Schaltglieder hat als Eingang eine gerade Anzahl von »wahren« Signalen (z. B. a2i). Die Ausgänge dieser Schaltgüeder sind über ein ODER-Schaltglied zusammengefaßt, aus dem das Ausgangssignal cm hervorgeht. Die andere Hälfte der UND-Schaltglieder hat als Eingang eine ungerade Anzahl von »wahren« Signalen, und ihre Ausgänge sind ebenfalls über ein ODER-Schaltglied zur Bildung des Ausgangssignals cn zusammengeschaltet.

In jedem logischen Schaltkreis kann ein ODER-Schaltglied, das lediglich andere ODER-Schaltglieder (oder NOR-Schaltglieder) speist, durch Erhöhen der Anzahl der Eingänge der folgenden Stufe ersetzt werden. Dies gilt auch für UND-Schaltglieder, die lediglich weitere UND-(oder NAND-)Schaltglieder speisen. Wenn die erste Stufe solcher Schaltglieder wie hier sowohl die wahren wie auch die komplementären Signale erzeugt, so gilt das obengenannte Prinzip auch bei NAND-Schaltgliedern, die lediglich ODER-(bzw. NOR-)Schaltglieder, und bei NOR-Schaltgliedern, die lediglich UND-(bzw. NAND-)Schaltglieder speisen. Diese beträchtliche Einsparung von logischen Schaltungsstufen kann in Schaltkreisen wie nach F i g. 5 oder 6 durch entsprechendes Auswählen der zu verschmelzenden Schaltkreiskomponenten erreicht werden. Zum Beispiel können aus den Schaltungseinheiten nach F i g. 1 und 2 abgewandelte Schaltungsstufen wie etwa nach F i g. 8 abgeleitet werden, wo zwei Schaltungsstufen aus ODER-Schaltgliedern zur Bildung der Schaltungseinheit nach F i g. 9 verschmolzen werden.

Durch Anwendung des beschriebenen, der erfindungsgemäßen selbstprüfenden Fehlererkennungsschaltung zugrunde liegenden Prüfprinzips für zweiadrig binärcodierte Informationen und der sich daraus ergebenden vielfältigen Schaltungsmöglichkeiten, lassen sich an allen kritischen Stellen in einem großen Computersystem mit relativ einfachen Mitteln Fehlerprüfungen durchführen, deren Ergebnisse jeweils in Form von Signalpaaren an den Ausgängen erscheinen.

Dabei ist das Grundprinzip des Prüfschaltungsaufbaus von der Anzahl der Signalpaare unabhängig. Die Anzahl der Schaltungsstufen kann dabei je nach den gegebenen Umständen auf ein Minimum reduziert werden oder dem zeitlichen Anfall der Signalpaare angepaßt werden.

Die beschriebene selbstpriifende Fehlererkennungsschaltung kann ferner als End-Prüfschaltung eingesetzt werden, indem ihr als Eingangs-Teilsignalpaare die Ausgangs-Signalpaare von anderen Prüfschaltungen zugeführt werden, die u. U. auch anders als komplementär binärcodierte Informationen überprüfen.

Hierzu 6 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Seibstprüfende Fehlererkennungsschaliung für zweiadrig komplementär binärcodierte /»-Bit Informationen, die als nTeilsignalpaare der Fehlercrkennungsschaltung zugeführt werden, dadurch gekennzeichnet, daß die Schaltung aus mehreren, in einer logischen Pyramide ungeordneten Schaltungseinheiten (I*ig. 1 bis 4) besteht, die au>> mindestens zwei IJugangssignalpaaren (au* ·Ίι: ·ι>,,, α·]) ein Ausgangsteilsignalpaar ι fm, ι·_π) derart erzeugen, daß bei fehlerfreien Eingangsieilsignalpaaren (Teilsignale jedes Paares komplementär zueinander) und bei fehlerfreier Arbeitsweise der .Schaltungseinheit auch das Ausgangsleilsignalpaur fehlerfrei ist. und daß das Ausgangsteilsignalpaar fehlerbehaftet ist (Tcilsignale des Paares nicht komplementär zueinander), wenn ein oder mehrere Eingangsieilsignalpaare fehlerbehaftet sind und/ oder die .Schaltungseinheit fehlerhaft arbeitet.

2. Fehlererkennungsschaltung nach Anspruch f. dadurch gekennzeichnet, daß jede Sehaltungseinheii aus einer mindestens zweistufigen Kombination von logischen Schaltgliedern mit der Funktion eines I.xklusiv-ODER-Gliedcs besteht.

J. Fehlererkennungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Schaltungseinheit aus zwei Eingangsteilsignalpaaren ein Ausgangsteilsignalpaar derart erzeugt, daß das eine Ausgangsteilsignal (c„„ Ii g. I bis 4) den logischen Wert .> >1« hat, wenn das erste Teilsignal (ii\<) des ersten Teilsignalpaares und das zweile '!'eilsignul (;i<\) des /weiten Teilsignalpaares oder das zweite Teilsignal (:iu) des ersten Tcilsignalpaares und das erste Teilsignal (:i><>) des /weilen Teilsignalpaares den logischen Wert »1« haben, und daß das andere Ausgangsteilsignal (cu. Fig. 1 bis 4) den logischen Wert »1« hat, wenn das erste Teilsigna! (n\_n) des ersten Teilsignalpaarcs und das erste Teilsignal (ihu) des zweiten Teilsignalpaares oder das zweite Teilsignal (au) des ersten Teilsignalpaares und das zweite Teilsignal (a>i) des /weiten Tcilsignalpaares den logischen Wert »I« haben.

4. Fchlererkennungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten beiden Teilsignalpaare (;iw, U\\\ λ.·ι>, Un) in der ersten Schaltungseinheit (Xi, F i g. 5), deren Ausgangssignalpaar mil dem dritten Signalpaar (um. .in) in der zweiten Schaltungseinheit (X 2), deren Ausgangssi gnalpaiir mit dem vierten Teilsignalpaar (;iw, Hu) in

der dritten Sehaltungseinheii (X 3) (usw. bis zum

η-ten Tcilsignalpaar a,,«, .ι,,ι; und der X„ ilen Schaltungseinheit) verknüpft werden.

5. Fehlererkcnnungssehaltung nach Anspruch 1, dadurch gekennzeichnet, daß alle n-Teilsignalpaare (;iw, Uu bis </„(,, ü„i) in n/2 .Schaltungseinheiten der ersten Stufe der logischen Pyramide, die n/2 Ausgangssignalpaare dieser ersten Stufe in einer /weiten Stufe,... (usw. bis zur letzten Stufe mit einer einzigen Schaltungseinheit X_n ι) verknüpft werden (Fi g. 6).

6. Fehlererkennungsschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die logische Pyramide durch Zusammenfassen von aufeinanderfolgenden logischen Schaltkreisen verkürzt wird (F i g. 7,8,9).

Die Erfindung betrifft eine selbstprüfende Fehlererkennungsschaltung für zweiadrig komplementär binär codierte Informationen, die als Teilsignalpaare der Fehlererkennungsschaltung zugeführt werden.

Hs ist bekannt, zur leichteren Erkennung von Fehlern ein binäres Zeichen (Bit) auf zwei Adern durch seinen wahren und seinen komplementären Wert darzustellen (DT-AS 11 65 910, 10 87 691). Die beiden zu einem Bit gehörenden Signale können als Teilsignalpaar bezeichnet werden, wobei ein Teilsignal des Paares auch als Bitteilsignal bezeichnet wird. Die .Signaldarstellung eines Bits ist dann fehlerfrei, wenn beide Bitteilsignale zueinander komplementär sind.

Die Erfindung soll vor allem in Computersystemen Verwendung finden. Mil der rasch expandierenden Entwicklung dieser Systeme in bezug auf deren Umfang. Komplexität und Schnelligkeit geht eine Vervielfachung der inbegriffenen Fehlermöglichkeien beim Betrieb derselben Hand in Hand. Daraus ergibt sich die dringende Notwendigkeit, schnelle und zuverlässige Fehlererkennungssysieme in großer Anzahl den Maschinen beizuordnen oder in sie einzubauen. Um dieser Forderung zu genügen, wurden bereits viele Fehlererkennungsverfahren bekannt. Die einfachste, aber auch die teuerste Methode ist dabei diejenige, die besonders anfällige Sektionen des Computersystems in doppelter Ausführung vorsieht.

Eine andere, sehr einfache und wohl am meisten verwendete Methode beruht auf der Paritätsprüfung, wobei dt η zu übertragenden binärcodierten Informations- und Bitgruppen oder »Worten« ein zusätzliches Paritätsprüfbit angefügt und diesem ein solcher Wert gegeben wird, daß die Parität der binären Einsen konstant, d. h. die Anzahl der Einsen aller Worte richtigerweise je nach Wahl gerade bzw. ungerade ist. Die Änderung eines einzigen Bitwertes eines Wortes ändert folglich die Parität, was sich bei diesem bekannten Verfahren besonders ungünstig auswirkt, da die einzelnen Bits unabhängig voneinander an verschiedene Stellen im Computersystem erzeugt, über individuelle Übertragungswege geleitet und als Bitgruppen in zusätzlichen Anordnungen auf Parität geprüft werden. Außerdem können viele solche Erkennungssysteme nicht während ihres Normalbetriebes selbst geprüft werden, so daß ein Fehler unerkannt weiterverarbeitet wird, wenn die Prüfschaltung irrtümlicherweise keinen Fehler anzeigt. Um diese Unsicherheit auszuschalten, ist somit entweder ein großer Aufwand an Prüfeinrichtungen oder an hochqualifiziertem Fachpersonal erforderlich.

Zur Überprüfung von nichtcodierten binären Informationen, die beispielsweise die .Schaltzustände bestimmter Einrichtungen anzeigen, ist es aus der eingangs genannten DT-AS 10 87 691 bekannt, eine Überwachungseinrichtung für eine Steuerungseinrichtung auf eigene innere Fehler derart zu überwachen, daß die Ausgangssignale von zwei Übertragungskanälen daraufhin überprüft werden, ob sie zueinander komplementär sind. Diese Prüfeinrichtung auf eigene innere Fehler kombiniert jedoch nicht zweiadrig komplementär binärcodierte Informationen, wie sie eingangs definiert wurden. Diese Einrichtung ist daher in C'omputersystemen wenig brauchbar. Ihre Brauchbarkeit wird weiterhin dadurch eingeschränkt, daß dem einen Kanal immer die wahren und dem anderen Kanal immer die komplementären Teilsignale eines .Signalpaares zugeführt werden müssen. Die andere eingangs genannte DT-AS 1 65 910 befaßt sich mit der Datenübertragung