DE2104132C3 - Anordnung zur Mehrfachfehlererkennung und Einzelfehlerkorrektur - Google Patents

Anordnung zur Mehrfachfehlererkennung und Einzelfehlerkorrektur

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DE2104132C3 DE2104132A DE2104132A DE2104132C3 DE 2104132 C3 DE2104132 C3 DE 2104132C3 DE 2104132 A DE2104132 A DE 2104132A DE 2104132 A DE2104132 A DE 2104132A DE 2104132 C3 DE2104132 C3 DE 2104132C3
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Description

Die Erfindung betrifft eine Anordnung zur Mehrfachfehlererkennung und Einzelfehlerkorrektur unter Verwendung von Prüfbits und einer Majoritätslogik.
Derartige Anordnungen werden zur Datensicherung in Systemen zur Behandlung (d. h. Übertragung, Verarbeitung und Speicherung) von Informationen, die in Form von aus Datenbits aufgebauten Nachrichten vorliegen, verwendet Eine bevorzugte Verwendung ist insbesondere die Erkennung und Korrektur von Einzelfehlern in Datenverarbeitungssystemen für Parallelverarbeitung, z. B. in schnellen Speichern programmgesteuerter Rechenanlagen, in den Datenkanälen von Zentraleinheiten sowie an den Schnittstellen von Eingabe/Ausgabekf.nälen und anderen Kanälen, die einen hohen Grad von Sicherung erfordern.
Codiersysteme für das Korrigieren von Fehlern beruhen ganz allgemein darauf, daß zu den Datenbits der Nachricht eine Anzahl Prüfbits hinzugefügt wird, wodurch eine codierte Nachricht erzeugt wird, die so codiert werden kann, daß Fehler, die während der Übertragung oder der Speicherung auftreten, korrigiert werden können. Derartige Codiersysteme, die als Hamming-Codes bekannt sind und zuerst in dem US-Patent Re 23601 beschrieben wurden, sind, obgleich sie auch mit einer relativ geringen Anzahl von Prüfbits aufgebaut werden können, langsam und schwierig zu decodieren. Ein bestimmter Fehler wird dabei erst erkannt und hierauf korrigiert. Solche Einrichtungen sind kompliziert und daher fehleranfällig.
Einfachere Datensicherungseinrichtungen benutzen das Majoritätsprinzip, nach dem die Mehrzahl der gleichen Eingänge zu einem Majoritätsglied das Ausgangssignal bestimmen. Bekannte Codes zur Fehlerkorrektur nach dem Majoritätsprinzip beruhen auf Lateinischen Quadraten. Allgemein gilt, daß k Datenbits in einem Lateinischen Quadrat mit der Seite m angeordnet sind, wobei k < m2 ist. Ein Lateinisches Quadrat mit der Seite m ist eine Anordnung von k Ziffern in m2 Teilquadraten eines Quadrates in der Weise, daß jede Zeile und jede Spalte jede Ziffer genau einmal enthält. Dabei entspricht jedes Prüfbit einer solchen Zeile oder einer solchen Spalte und jede Zeile und Spalte wird durch ein Prüfbit repräsentiert.
Obgleich Codes, die auf einem Lateinischen Quadrat basieren, einfacher zu decodieren sind als Hamming-Codes, erfordern sie eine relativ hohe Anzahl von Prüfbits, selbst wenn nur ein Einzelfehler korrigiert werden soll.
Aus dem Artikel von GORE in »IEEE Transactions on Information Theory«. |anuar 1969. Seiten 184 bis 186. ist eine Fehlerkorrektureinrichtung bekanntgeworden, welche mit Prüfbits and Majoritätsgliedern arbeitet. Nach dem in diesem Artikel beschriebenen REED-Dccodierverfahren wird zur Erzeugung der Informationsbits eine mehrstufige Decodieranordnung verwendet, welche baumartige Struktur hat und in jeder Stufe
Summierschaltungen (ExJdusiv-Oder-Glieder) und nachgeschaltete Majoritätsglieder verwendet Diese Decodiereinrichtung ist also relativ kompliziert, was durch die Verwendung einer speziellen Codematrix bedingt ist Beispielsweise muß für einen Code mit vier 5-Datenbits und drei Prüfbits (7, 4 Hamming-Code) eine zweistufige Decodieranordnung pro Bit mit insgesamt acht Summierschaltungen und drei Majoritätsgliedern verwendet werden.
Aufgabe der Erfindung ist es daher, eine nach dem Majoritätiprinzip arbeitende Anordnung zur Korrektur von Einzelfehlern und zur Erkennung von Mehrfachfehlern anzugeben, die eine verhältnismäßig kleine Anzahl von Prüfbits erfordert
Die Lösung dieser Aufgabe ist im kennzeichnenden Teil des Anspruchs 1 beschrieben.
Dadurch daß jedes Datenbit durch genau zwei Prüfbits überprüft wird, und daß zwei verschiedene Datenbitgruppen nur jeweils ein Datenbit gemeinsam haben, kann erfindungsgemäß ein einfacher Decodierer verwendet werden. Dabei kann auch die Anzahl der notwendigen Prüfbits klein gehalten werden. Beispielsweise brauchen nur ebensoviele Majoritätsglieder vorgesehen zu werden, wie Datenbits vorhanden sind. Dabei weisen alle Majoritätsglieder nur jeweils drei Eingänge auf und brauchen pro Majoritätsglied nur zwei Summierschaltungen vorgesehen zu werden. Die Erfindung ermöglicht also die Ausnutzung der Vorteile der Datensicherung durch Majoritätsglieder (schnelle Arbeitsweise, einfache Einrichtung) und benötigt trotzdem nur eine geringe Anzahl von Prüfbits.
Ein Ausführungsbeispiel der Erfindung wird im folgenden an Hand von Zeichnungen beschrieben. Es zeigt
F i g. 1 in Form eines- Blockdiagramms eine Fehler- sr> korrektur-Anordnung in einer Datenverarbeitungsanlage.
Fig. 2 und 2a schematisch einen Codierer zur Erzeugung von Prüfbits,
F i g. 3 schematisch einen Decodierer zur Gewinnung von fehlerfreien Datenbits aus Datenbits und Prüfbits, die Fehler enthalten können,
Fig.4 und 5 Beispiele von Matrizen zur Zuordnung der Prüfbits für 15 Datenbits und für 16 Datenbits,
Fig.5a eine sogenannte Lateinische Quadratmatrix <r> zur Zuordnung der Prüfbits für 16 Datenbits,
F i g. 6 weitere Einzelheiten eines Decodierers gemäß F i g. 3, und
Fig.7 ein Blockdiagramm einer Schaltung zur Feststellung von Doppelfehlern. to
Fig. I zeigt einen Codierer (Prüfbit-Generator) 12, welcher Datenbits rrt\. mi... int empfängt und am Ausgang k Datenbits zuzüglich;· Prüfbits C\, C2... c> abgibt. Das Prinzip eines solchen Codierers ist '.n F i g. 2 gezeigt, wobei jedes Datenbit m über einen direkten π Weg und über einen Prüfbit-Erzeugungsweg geleitet wird, wo es bei der Erzeugung von genau zwei Prüfbits verwendet wird. Gemäß Darstellung in Fig.2a wird jedes Datenbit zusammen mit anderen Datenbits entsprechend dem verwendeten Codiersystem auf eine bo Antivalenzschaltung gegebc , Ji 1 :n Ausgangssignal ein Prüfbit ist. In F i g. 2a werden z. B. drei Datenbits, mi, m2 und nn, auf die Antivalenzschaltung 24 gegeben, um ein Prüfbit c\ zu erzeugen. Gemäß Darstellung in Fig. 1 werden die Datenbits und die Prüfbits dann in der br> Verarbeitungseinheit 18 verarbeitet. Bei Bedarf kann die Information dann im Decodierer (Fehlerkorrektur-Schaltung) 14 decodiert werden. Gemäß Darstellung in Fig.3 enthält der Decodierer eine Anzahl von Majoritätsschaltungen 30. Das sind Schwellenwert-Schaltungen, deren Ausgangssignal das betreffende Datenbit darstellt, sofern die Mehrzahl der Eingangssignale richtig ist Für zwei Prüfbits c\ und C2, die vom gleichen Datenbit m\ abhängig sind, seien folgende Formeln gültig:
C1 =
© m2 © m3
C2 = /Ji1 © JZl4
/H5
Diese beiden Formeln können auch so geschrieben werden:
mi — C1 © m2 © //I3
'»1 = C2 ©
wobei das Zeichen + eine Antivalenzfunktion darstellt Da auf den rechten Seiten dieser Gleichungen keine gemeinsame Veränderliche steht, beeinflußt ein einzelner Fehler in einem der Daten- oder Prüfbits, die diese Formeln bilden, höchstens eine der Gleichungen. Somit ist m\ gegeben durch
/H1 = Maj. (//?[, c, © /H2 © m3, c2 © m4 © m5).
In einem Ausführungsbeispiel der Erfindung soll für eine vorgegebene Anzahl k von Datenbits r so gewählt werden, daß (ί) > k ist oder, um r möglichst klein zu halten,
(r -
(r - 1) (r - 2) 2
Es werden alle möglichen 2-aus-r-Kombinationen benutzt, um die Anzahl der für einen gegebenen Wert von k erforderlichen Prüfbits so klein wie möglich zu halten. Zur Zuordnung benutzt man eine Matrix-Anordnung von k Spalten und r Zeilen (F i g. 4, F i g. 5), wobei jede Spalte genau 2 Datenbits und jede Zeile bis zu (r—\) Datenbits enthält und die Durchschnittszahl von
Datenbits pro Zeile
>y ist.
Die Höchstzahl von
Datenbits, die durch eine Anzahl r von Prüfbits korrigiert werden kann, ist (2). Im allgemeinen versucht man zu erreichen, daß die Anzahl von Dalenbits in jeder Zeile soweit wie möglich gleich ist.
Die F i g. 4 und F i g. 5 zeigen die Zuordnungs-Matrizen für die Fälle A:= 15 und k= 16. Da in F i g. 4 k=( f) = 15 ist, enthält jede der in F i g. 4 gezeigten Zeilen für die Prüfbits Ci bis cb genau 5 Datenbits. Dagegen sind in F i g. 5 fünf Kombinationen unbenutzt, da (I ) = 21 und deshalb k < (]) ist. Somit enthalten in F i g. 5 die Zeilen für alle Prüfbits C1... ο weniger als (r- 1) = 6 Elemente, nämlich entweder 4 oder 5. Die zusätzliche Zeile ο in Fig. 4 ist für die Doppelfehlererkennung vorgesehen und wird später beschrieben.
Die Prüfbitformeln für die Anordnung in Fig.4 sind folgende:
c-, = /H1 © /H2 © /η, © /H4 © »ι,
C2 = »1, © IH6 © /H7 © //I8 © /Jl1, C, = Hl2 © /H6 © mm © Hl11 © Hl1,
21 04 5 '«1 '"!2 = < Ml12 '"14 = . Ml3 © /M7 © JH10 © /H13 © C4 5 7 8 5 132 6 2 I
I „ , Latein. j		 wird zu der in Fig.4 Cj gebildet werden kann. Zur Prüfung 1 ist © ('"l © Zeile ein Syndrombit | t Ohne das Syndrombit dann bei der ModuIo-2-Addi-
ι C4 - /Ji3 © m7 φ m10 © /H13 φ JU14 Ml2 φ Ml3 © /H4 Φ //I5 © C1 '"5 © '"9 © '"12 © '"15 © C6 rC0ÜC Quadrat-Code )-Matrix eine weitere Zeile hinzugefügt, in I (Decodierung) wird für jede © ("U © Sr +1 bezeichnet, wobei z. B. | ein Einzelfehler gerade zwei Syndrombits
'"2 © '"6 © '"lO © '»11 © C3 Prüfbil-Anzahl r 7 der alle Datenbits vertreten sind, so daß ein zusätzliches | gebildet und mit S\, Sz ■ ■ m3 © //I4 © Mi5) I und würde
IjJ C5 = Ml4 © 'JJ8 © /H11 © (M13 φ /H15 ms © in-, © /?io @ in« © C7 Eine Schaltung zur Decodierung von k = 15 10 Datenbit- Hamming- r 10 j Paritätsbit © ('"i © η Min © Ml13 © '"I5) tion verschwinden.
f '"5 © '"9 © '"14 Φ '"15 © C6 Datenbits ist auszugsweise in F i g. 6 gezeigt. Das Anzahl A Code 7
8		 //I2 ©
Cr — /Me PB Mio ffl /Hn ffi Mil.. PR Hl1. Mi1A Ausgangssignal einer jeden Majoritätsschaltung, bei der 8 10 ä
ίο Ι 		S1 = C1 Das Syndrombit Sr+\ '"8 © © ... © //I14 © /H15)
die Mehrzahl der Datenbiteingangssignale richtig ist, 5 8 12 I S5 = C5 Datenbit-Fehler in drei
I
i 		Für die Majoritätsschaltungen im Decodierer gelten entspricht dem ursprünglichen Datenbit in dieser Stelle. !5 17 9 12 I ^r + l = S7 2 © '»3 stellt sicher, daß ein einzelner
dann unter anderem folgende Beziehungen: Um den Vorteil der hier beschriebenen Fehlerkorrek 5
5 		12 1 = C1 Syndrombits auftritt und daher
tur-Anordnung zu zeigen, ist in F i g. 5a eine lateinische 21
22		 5 9 : I bei der Modulo-2-Addition aller Syndrombits tatsäch
L· /H1 = , Quadratmatrix (die man zur Zuordnung zwischen 26 5 9 12 1 lich als Einzelfehler erscheint
■i Datenbits und Prüfbits verwenden kann) für k = 16 20 28 5 10 12 I Sr+I könnte
gezeigt. Im allgemeinen gilt für eine solche Anordnung vt 29 14 beeinflussen
< i-j-j . Es sind genau -y Zeilen und -y Spalten 6 10
I ! vorhanden, wobei entweder alle oder nur ein Teil der 32 6 11 14
Stellen benutzt werden. Somit sind für k = 16 acht 25 36 6 11 14 I
Prüfbits gegenüber sieben Prüfbits beim Codiersystem 37 11 16 !
des vorliegenden Ausführungsbeispiels erforderlich. Für 6 12 16 §
ί k = 17 müßte das nächsthöhere Quadrat, also 25, 30 45 6 12 16
ί benutzt werden, und somit wäre r — 10. Für das hier 46 6 12 16
beschriebene Codiersystem ist jedoch auch für k = 17 r 50 6 12 18 I
I immer noch 7. Die nachfolgende Tabelle zeigt diesen 55 6 13 18 I
S
.%'■ 		Unterschied. Der Hamming-Code verwendet zwar in 56 7 18 I
I allen Fällen weniger Prüfbits, ist jedoch durch einfache 35 64 7 13 : I
Majoritätsschaltungen nicht zu decodieren. 65 7 14 18 I
I Vergleichstabelle der Prüfbit-Anzahlen 66 7 18 I
i Datenbit- Prüfbit-Anzahl r 67 14 : i
Anzahl A- Hamming- (r\ „ Utein.
Code ^2j-<~oae Quadrat.Code 		7 20 ί
! 40 78 7 14 ■ 1
H 6 4 6 79 15 20 I
I 8 4 5 6 7 15 20 ι
10 4 5 8 81 22
J 11 4 6 8 45 7
i : : : : 91 7 Doppelfehler-Erkennung mit der Einzelfeh- 1
15 4 6 8 92 7 ler-Korrektur zu kombinieren,
i 16 101 gezeigten (,
'i
50 Um eine 1
; 55
60
G
b5
F i g. 7 zeigt eine Schaltungsanordnung zur Doppelfehler-Erkennung. Das ODER-Glied 50 hat ein Ausgangssignal, welches einen Eingang des UND-Gliedes 56 nur vorbereitet, wenn mindestens eines der Syndrombits »1« ist. Jedes Syndrombit ist »0«, solange der entsprechende Teil der vom Codierer empfangenen Nachricht fehlerfrei ist. So ist z. B. Si = 0, wenn
C\ = 0»l © '«2 θ
'»4 Θ
10
Wenn mindestens ein Syndrombit »1« ist, ist das Ausgangssignal der Schaltung 50 eine »1«. Wenn alle Syndrombits »0« sind, ist auch das Ausgangssignal der Schaltung 50 eine »0«. Die Syndrombits werden is außerdem in der Addiererschaltung 52 modulo 2 addiert. Deren Ausgangssignal ist bei null Fehlern eine »0«, bei einem Fehler eine »1«, und bei zwei Fehlern wieder eine »0«. Das Ausgangssignal der Schaltung 52 wird über einen Inverter 54 auf den anderen Eingang des
UND-Gliedes 56 gegeben, so daß die Eingangssignale folgende sind:
»0« für einen Fehler, und
»1« für keinen oder zwei Fehler
Das UND-Glied 56 liefert somit nur ein Ausgangssignal, wenn zwei Fehler gleichzeitig vorliegen.
Da ein einzelner Fehler in der Decodierschaltung korrigiert wird, braucht seine Existenz nicht unbedingt bekannt zu sein. Da Doppelfehler jedoch nicht korrigiert werden, ist eine Erkennungsschaltung wie die oben beschriebene erwünscht.
Das beschriebene Codiersystem gestattet somit die Verwendung einer kleineren Anzahl von Prüfbits für dieselbe Anzahl von Datenbits oder, anders ausgedrückt, ermöglicht eine größere Anzahl von Datenbits pro Prüfbit in der übertragenen Nachricht, und gestattet so eine bessere Ausnutzung der Datenverarbeitungsgeräte.
Hierzu 3 Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. Anordnung zur Mehrfachfehlererkennung und Einzelfehlerkorrektur in Datenverarbeitungs- oder -Übertragungsanlagen, worin aus k Datenbits und r Prüfbits bestehende Nachrichten übertragen werden und eine Codierschaltung vorgesehen ist, die zu einer Vielzahl von Datenbitgruppen mit teilweise gemeinsamen Datenbits innerhalb einer Nachricht ι ο eine entsprechende Vielzahl von r Prüfbits — also pro Gruppe ein Prüfbit — erzeugt und wobei ferner eine Decodierschaltung unter Verwendung einer Majoritätslogik zur Erzeugung korrekter Datenbits vorgesehen ist, dadurch gekennzeichnet, daß die Anzahl k der Bits in einer Datenbitgruppe kleiner oder gleich r— 1 und im Durchschnitt größer
als -γ ist, daß jeweils zwei zur Bildung von zwei
entsprechenden Prüfbits (z.B. Cl, C2, Fig.4) herangezogene Datenbitgruppen ein und nur ein gemeinsames Datenbit (m\) aufweisen,
daß jedes Datenbit (z. B. m\) durch genau zwei Prüfbits (Ci, Ci) überprüft wird, d. h. in genau zwei Datenbitgruppen enthalten ist, und daß als Eingangssignale für die drei Eingänge des Majoritätslogikgliedes (30, Fig.3; Fig.6) zur Erzeugung des korrigierten Datenbits (z. B. im) gewählt werden:
30
a) das empfangene Datenbit (m\) selbst,
b) das aus der restlichen ersten Datenbitgruppe (7t72—/Π5) und dem zugehörigen Prüfbit (CX) errechnete Datenbit für die gleiche Bitstelle und
c) das aus der restlichen zweiten Datenbitgruppe (rrtt,—/779) und dem zugehörigen Prüfbit (C2) errechnete Datenbit für die gleiche Bitstelle
derart, daß das korrekte Datenbit erzeugt wird, wenn nicht mehr als eines dieser drei Eingangssigna-Ie fehlerhaft ist.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß von der Codierschaltung (12) die Beziehung
/·(/■ - 1)
2
> k
erfüllt wird.
3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der Codierschaltung ein zusätzliches Prüfbit (Cr+ 1) erzeugt wird, welches ein Paritätsbit für sämtliche Datenbits (m\... trik) ist, daß Einrichtungen vorgesehen sind zur Erzeugung von Fehlerprüfsignalen (Si... Sn + 1), welche anzeigen, ob nach der Behandlung eines der regulären Prüfbits oder das zusätzliche Prüfbit nicht mehr mit den zugehörigen Datenbits übereinstimmen, und daß eine Doppelfehler-Erkennungsschaltung (Fig. 7) vorgesehen ist, der dL· Fehlerprüfsignale zugeführt wi werden und die bei Vorliegen eines Doppelfehlers, nicht aber bei Vorliegen eines Einzelfehlers, ein Anzeigesignal abgibt.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Doppelfehler-Erkennungsschaltung ein ODER-Glied (50) und einen mod-2-Addierer (52) aufweist, die jeweils an ihren Eingängen die Fehlerprüfsignale (S\... Sn-1) erhalten, wobei der Ausgang des mod-2-Addierers (52) über einen Inverter (54) mit dem einen Eingang und der Ausgang des ODER-Gliedes (50) mit dem anderen Eingang eines UND-Gliedes (56) verbunden ist, an dessen Ausgang das Doppelfehlersignal erhalten wird.
5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß alle Datenbitgruppen die gleiche Anzahl Datenbits enthalten.
DE2104132A 1970-02-03 1971-01-29 Anordnung zur Mehrfachfehlererkennung und Einzelfehlerkorrektur Expired DE2104132C3 (de)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3697948A (en) * 1970-12-18 1972-10-10 Ibm Apparatus for correcting two groups of multiple errors
US3688265A (en) * 1971-03-18 1972-08-29 Ibm Error-free decoding for failure-tolerant memories
DE2357654C2 (de) * 1972-11-21 1981-10-29 Aleksej Davidovi&ccaron; Ljubercy Moskovskaja oblast'i Gvinepadze Assoziativspeicher
US4276646A (en) * 1979-11-05 1981-06-30 Texas Instruments Incorporated Method and apparatus for detecting errors in a data set
US4321704A (en) * 1980-02-01 1982-03-23 Ampex Corporation Parity checking circuitry for use in multi-bit cell PCM recording and reproducing apparatus
US4604751A (en) * 1984-06-29 1986-08-05 International Business Machines Corporation Error logging memory system for avoiding miscorrection of triple errors
US4868829A (en) * 1987-09-29 1989-09-19 Hewlett-Packard Company Apparatus useful for correction of single bit errors in the transmission of data
EP0386506A3 (de) 1989-03-06 1991-09-25 International Business Machines Corporation Symbolfehlerkorrektur-Kodierung und -Dekodierung mit niedrigem Kostenaufwand
US5539754A (en) * 1992-10-05 1996-07-23 Hewlett-Packard Company Method and circuitry for generating syndrome bits within an error correction and detection circuit
US5457702A (en) * 1993-11-05 1995-10-10 The United States Of America As Represented By The Secretary Of The Navy Check bit code circuit for simultaneous single bit error correction and burst error detection

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL267314A (de) * 1960-03-02
US3383655A (en) * 1964-09-24 1968-05-14 Radiation Inc Code converters
US3474413A (en) * 1965-11-22 1969-10-21 Dryden Hugh L Parallel generation of the check bits of a pn sequence
US3504340A (en) * 1967-05-08 1970-03-31 Ibm Triple error correction circuit

Also Published As

Publication number Publication date
NL169648C (nl) 1982-08-02
JPS521628B1 (de) 1977-01-17
CH509628A (de) 1971-06-30
FR2078453A5 (de) 1971-11-05
US3601798A (en) 1971-08-24
NL7101390A (de) 1971-08-05
GB1279792A (en) 1972-06-28
DE2104132A1 (de) 1971-08-12
NL169648B (nl) 1982-03-01
DE2104132B2 (de) 1979-10-11
CA932467A (en) 1973-08-21

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