DE69022705T2

DE69022705T2 - System zur Kodierung/Dekodierung von digitalen Signalen zur Übertragung und/oder Speicherung.

Info

Publication number: DE69022705T2
Application number: DE69022705T
Authority: DE
Inventors: Khaled Fazel; Jean-Jacques Lhuillier
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1989-12-29
Filing date: 1990-12-18
Publication date: 1996-05-23
Anticipated expiration: 2010-12-19
Also published as: EP0436251A2; DE69022705D1; EP0436251A3; EP0436251B1; JPH04219026A; US5218622A

Description

Die Erfindung bezieht sich auf ein System zur Kodierung von digitalen Signalen in Informationsblöcken mit einem Quellenkodierer und einem nachfolgenden Übertragungskanalkodierer. Sie bezieht sich ebenfalls auf ein System zur Dekodierung von digitalen Signalen, die vorher einer Kodierung in einer Kodierungskette veränderlicher Länge ausgesetzt worden sind, mit einem nachfolgenden Kanalkodierer, der an sich wieder eine Kodierungsanordnung vom Typ Blokh-Zyablov mit selektivem Informationsschutz enthält, mit einem nachfolgenden Kodierer ohne solchen selektiven Schutz, wobei das Dekodierungssystem einen Übertragungskanaldekodierer aufweist mit einem nachfolgenden Quellendekodierer, wie eine Dekodierungskette veränderlicher Länge.
Digitalisierung von Fernsehsignalen erfordert die Möglichkeit, eine Vielzahl binärer Informationselemente zu übertragen mit einer Rate in der Größenordnung von 220 Mbit/s. Eine derartige Menge läßt sich durch heutige Übertragungskanäle nicht zu angemessenen Kosten gewährleisten und es wurden bereits verschiedene Informationskodierungstechniken vorgeschlagen mit der Absicht, die Menge an Informationsanteile und folglich die Rate zu verringern. Eine derartige Aufgabe wird zwar erzielt durch verringerung der Redundanz der Informationsanteile, aber dann wird jeder Übertragene Informationsanteil wesentlich. Etwaige Übertragungsfehler, die leichter korrigiert werden könnten, wenn die zu übertragenden Informationsanteile redundant sind, haben dann viel größere Folgen, wenn die Redundanz verringert ist. Die Anzahl Fehler durch Übertragungsfehler steigt dann schneller als der Ratenverringerungsfaktor.
Beim Vorhandensein eines Übertragungskanals mit Rauschen wurden Anstrengungen angestellt zum Finden eines Schutzes gegen diese Übertragungsfehler oder um diese Effekte zu verringern. Eine dieser vorgeschlagenen Techniken besteht zum Kodieren der Informationsanteile in der Zuordnung einer Fehlerkorrekturkodierung (auch als Kanalkodierung bezeichnet) zu einer Ratenverringerungskodierung (auch als Quellenkodierung bezeichnet), wodurch es möglich ist, auf selektive Weise diejenigen Informationsanteile zu schützen, die für Übertragungsfehler am empfindlichsten sind. Ein Verfahren und ein Kodierungssystem, die einen derartigen Schutz gewährleisten, sind beispielsweise beschrieben in dem Dokument: "Combined source-channel coding in adaptive transform coding systems for images", "Proceedings of the IEEE-ICC" Amsterdam, 14. - 17. Mai 1984, Heft 1, Seiten 511-515.
Der jüngste Gebrauch bei Quellenkodierern von Kodes mit veränderlicher Länge, welche die Leistung derartiger Kodierer noch steigern, führt zu einer neuen Verringerung der Redundanz der Informationsanteile. Dadurch sind die genannten Informationsanteile noch empfindlicher für Übertragungsfehler. Andererseits führt eine Kodierung mit veränderlicher Länge zu der Zuordnung einer veränderlichen Anzahl Bits als Funktion der Information in jedem Block zu Informationsanteilblöcke gleicher Größe. In dem Fall kann das Vorhandensein von Übertragungsfehlern zu dem Verlust der richtigen Segmentierung der Kodierungsworte entsprechend einem Block führen, oder zu dem Verlust der Synchronisation zwischen Blöcken, was zu fehlerhaften Mustern sowie zu räumlichen verschiebungen in dem Bild führen könnte.
Diese Fehler lassen sich mit den heutigen Fehlerkorrekturtechniken nur schwer korrigieren, und zwar derart, daß mit einer Kodierung veränderlicher Länge die Positionen wichtiger Anteile in der binären Folge nicht bekannt sind. Ein Fehler in den signifikantesten Bits des kontinuierlichen Stromes ist viel mehr akzeptierbar als ein Fehler in den letzten Bits eines Blocks von Informationsanteilen. Aber durch die veränderliche länge der Kodierungsfolgen (oder -worte) zeigt es sich, daß die heutigen Techniken nicht imstande sind, diese Art von Fehlern auf angemessene Weise zu korrigieren.
Es ist nun eine Aufgabe der Erfindung, ein digitales Kodierungssystem zu schaffen, das trotz einer relativ einfachen Struktur, die obengenannten Nachteile vermeidet, wenn man auf selektive Weise Informationen schützen will, die vorher einer Kodierung veränderlicher Länge ausgesetzt worden sind.
Dazu bezieht sich die Erfindung auf ein Kodierungssystem, das das Kennzeichen aufweist, daß wenn der Quellenkodierer ein Kodierungskreis veränderlicher Länge ist, der Kanalkodierer zum selektiven Schützen der Informationen, die für Übertragungsfehler am empfindlichsten sind, eine Reihenschaltung aufweist, bestehend aus einem Hilfskodierer mit selektivem Schutz vom Typ Blokh-Zyablov mit einem nachfolgenden Kodierer ohne solchen selektiven Schutz, wobei der genannte Hilfskodierer vom Typ Blokh-Zyablov die nachfolgenden Elemente aufweist:
(A) eine Kodierungsanordnung zur Kodierung der Länge der Blöcke, wobei längs eines Blocks eine akkumulierte Länge von Kodeworten bestimmt wird, die von dem genannten Quellenkodierer geliefert werden und wobei die Kodierung der auf diese Weise bestimmten Blocklängen gewährleistet wird;
(B) eine Schaltungsanordnung zum selektiven Schützen der genannten Blöcke durch Kodierung vom Typ Blokh-Zyablov, wobei diese Schaltungsanordnung an sich die nachfolgenden Elemente aufweist:
(a) eine Bitklassifikationsschaltung zum Klassifizieren in mehrere Klassen, je nach der Empfindlichkeit für Übertragungsfehler;
(b) selektive Kodierungsmittel je nach der genannten Klassifizierung, wobei diese Mittel an sich wieder aus einer Demultiplexerschaltung und nachfolgenden, parallel dazu liegenden selektiven Kodierungsschaltungen bestehen, mit ebensovielen Kodierungspegeln, wie es auf diese Weise bestimmte Klassen gibt, und wobei sich am Ausgang der Kodierungsschaltungen ein Matrixspeicher vorgesehen ist zum Speichern der auf diese Weise kodierten Signale;
(c) am Ausgang der genannten selektiven Kodierungsmittel eine Matrix- Multiplizierschaltung für auf diese Weise durch die transponierte Matrix Gt der nachfolgenden Matrix G gebildete kodierte Signale:
(d) eine selektive Verkürzungsschaltung für das Ausgangssignal der genannten Matrixmultiplizierschaltung, wenn die Kodierungskapazität der genannten Hilfskodierschaltung mit selektivem Schutz größer ist als die Länge der Menge zu kodierender Signale;
(C) eine Multiplexerschaltung mit Multiplexierungsmitteln für die Ausgangssignale der Längenkodierungsschaltungen mit selektivem Schutz.
Die auf diese Weise vorgeschlagene Struktur schafft eine wirkungsvolle Lösung der genannten Probleme. Für eine erwünschte mittlere Redundanz, die beispielsweise in der Größenordnung von 10% für den Kanalkodierer liegen wird, haben Simulierungen gezeigt, daß ein Kodierer mit selektivem Schutz in Kombination mit einem Quellenkodierer eine wesentlich komplexe Apparatur erfordert. Durch Adoption der vorgeschlagenen Struktur, d.h. durch Kaskadenschaltung zweier einfacher Kodierungsvorgänge, wobei einer der beiden einen nicht-selektiven groben Schutz und der andere einen selektiven Schutz auf mehreren Pegel gewährleistet, wird zwischen Leistung und Komplexität ein Kompromiß verwirklicht, dies alles für eine relativ geringe zusätzliche Redundanz. Die Selektive Kodierung vom Typ Blokh-Zyablov hat zur Aufgabe, die Fehlerrate in den Bits der Signalblöcke aus der Kodierung mit veränderlicher Länge zu verringern, und zwar in Funktion der Bedeutung dieser Bits, während die nicht-selektive Kodierung dazu dient, die Fehlerrate des Kanals auf einen angemessenen Wert zu bringen, wobei die beiden auf diese Weise zusammengehörenden Kodierungsvorgänge die dem Kanalkodierer zugeordnete Redundanz teilen.
Bei einer bevorzugten Ausführungsform weist das genannte System insbesondere das Kennzeichen auf, daß die Blocklängenkodierungsanordnung die nachfolgenden Elemente aufweist:
(A) Mittel zum Bestimmen der Länge jedes Blocks nach der Kodierung mit veränderlicher Länge, wobei diese Mittel an sind die nachfolgenden Elemente aufweisen:
(a) eine Bitzählerschaltung zum für jeden Block Zählen der Anzahl Bits der kodierten Signale mit veränderlicher Länge, die von dem Quellenkodierer geliefert werden zusammen mit jedem Block;
(b) einen Speicher zum Speichern des Ausgangssignals der genannten Bitzählerschaltung;
(B) Mittel zum Zählen der Anzahl Blöcke, deren Länge bestimmt worden ist, wobei diese Mittel die nachfolgenden Elemente aufweisen:
(c) eine Schaltungsanordnung zum Zählen der Blöcke ausgehend von Signalen, die das Ende eines Blocks angeben und ebenfalls von dem genannten Quellenkodierer geliefert werden;
(d) eine Entscheidungsschaltung zur Steuerung des Auslesens des Speichers ausgehend von der Anzahl vorgespeicherter Blöcke;
(C) Längenkodierungsmittel, welche die nachfolgenden Elemente aufweisen:
(e) eine Kodierungsschaltung zum Liefern der Worte für die Längenkodierung der genannten Blöcke.
Da die Anwendung einer Kodierung mit veränderlicher Länge Signalblöcke schafft, deren Größe - d.h. die Anzahl Bits je Block - als Funktion der in dem ursprünglichen Block variiert, ist es von Bedeutung, eine Einstellung oder Synchronisation dieser Blökce veränderlicher Länge zu schaffen, damit zwischen Informationsanteilen, die jedem dieser Blöcke angehören ein Unterschied gemacht werden kann. Die Lösung, die in diesem Fall aus der Übertragung der Länge der Blöcke besteht, ermöglicht danach eine einfache Markierung des Anfangs jedes Blocks. Die Synchronisationsinformationen, welche die Längen der genannten Blöcke sind, sind sehr wichtig und empfindlich und ihr Schutz vor Fehlern wird auf effektive Weise gewährleistet, wenn die Kodierungsschaltung der Längenkodierungsmittel ein einfacher und leistungsstarker Kodierer ist, beispielsweise ein systematischer binärer Kodierer. Es wurden befriedigende Ergebnisse erzielt mit einem Kodierer mit der Bezeichnung C(52, 40) für Kodeworte mit maximal 40 Bits und 12 Paritätsbits.
In einer besonderen Ausführungsform weist das Kodierungssystem, da die Längen der Blöcke wesentlich variieren können, das Kennzeichen auf, daß die Multiplexierstufe ebenfalls Mittel aufweist zur Regelung der Menge an Ausgängssignale der genannten Multiplxierungsmittel, und daß, wenn die Länge L des betreffenden Blocks die Kodierungskapazität K der genannten selektiven Schutzstufe übersteigt, die genann ten Multiplexierungsmittel ebenfalls zur Gewährleistung der Multiplexierung der nichtkodierten (L-K) Bits vorgesehen sind.
Wie die spezifischen Merkmale dieser Ausführungsformen auch sein mögen, es ist ebenfalls wichtig, daß die Dekodierung der digitalen Signale gewährleistet ist, die vorher einem Verarbeitungsvorgang ausgesetzt worden sind, wie dieser obenstehend beschrieben ist.
Eine weitere Aufgabe der Erfindung ist es, ein Dekodiersystem zu schaffen zum Behandeln von digitalen kodierten Signalen, wie denjenigen, die von dem obengenannten Kodierungssystem geliefert werden.
Dazu bezieht sich die Erfindung auf ein System, das dadurch gekennzeichnet ist, daß der Kanaldekodierer in einer Reihenschaltung eine Hilfsdekodierschaltung aufweist mit nicht selektivem Schutz, mit einer nachfolgenden Hilfsdekodierschaltung mit selektivem Schutz, die an sich wieder die nachfolgenden Elemente aufweist:
(A) eine Längendekodierungsstufe um es zu ermöglichen, daß während jedes Dekodierungsvorgangs diejenigen empfangenen Signale dekodiert werden, welche den Längen der genannten Blöcke entsprechen;
(B) eine Dekodierungsstufe für die anderen empfangenen kodierten Signale;
(C) hinter den genannten Dekodierungsstufen in Parallelschaltung eine Demultiplexerschaltung, insbesondere zum Schalten der empfangenen kodierten digitalen Signale, entweder zu der genannten Längendekodierstufe oder zu der genannten Stufe zum Dekodieren der anderen kodierten Signale;
wobei diese Dekodierstufe zum Dekodieren der anderen empfangenen kodierten Signale an sich die nachfolgenden Elemente aufweist:
(1) Demultiplexierungsmittel zum Demultiplexen einerseits der genannten anderen kodierten Signale, und andererseits der etwaigen nicht-kodierten Signale (L-K) von der genannten Kodierung mit selektivem Schutz, wenn die Länge L eines Blocks die Kodierungskapazität K übersteigt;
(2) selektive Dekodierungsmittel, die an sich einen Blokh-Zyablov- Dekodierer mit n parallele selektive Dekodierungsschaltungen aufweisen, die an sich aus den nachfolgenden Elementen bestehen:
(a) einem Matrixspeicher zum Speichern von Ausgangssignalen der genannten Füllschaltung;
(b) einer Rechenschaltung zum Berechnen des Matrixausdrucks Ri = R - C (k&sub1;, k&sub2;, ...ki-1, 0, ... 0), wobei R der Inhalt des genannten Matrixspeichers ist und C (k&sub1;, k&sub2;, ...ki-1, 0, ... 0) das Kodewort, das erhalten wird, wenn alle k&sub1;, die bisher noch nicht dekodiert wurden, als gleich Null betrachtet werden;
(c) einer Matrixmultiplikationsschaltung zur Bestimmung des Matrixausdrucks Mi = (Gα)&supmin;¹.Ri, wobei (Gα)&supmin;¹ die Inverse der transponierten Matrix der nachfolgenden Matrix G ist:
(d) einer Dekodieranordnung, die an sich eine Demultiplexierschaltung aufweist und in Parallelschaltung n selektive Dekodierschaltungen, denen in Reihenschaltung aus einem Matrixspeicher für dekodierte Signale an den Ausgängen der genannten Dekodierschaltungen und einer Rekonstruktionsschaltung für Kodeworte folgt, wobei diese Schaltungsanordnung zur Aktualisierung des Ausdrucks C (k&sub1;, k&sub2;, ...ki-1, 0, ... 0) vorgesehen ist, der der genannten Schaltungsanordnung zur berechnung des Matrixausdrucks R&sub1; zugeführt wird; und
(e) einer Übertragungsfehlerdetektionsschaltung zum Korrigieren der von der genannten Dekodierschaltung durchgeführten Dekodierung, wobei diese Übertragungsfehlerdetektionsschaltung vorzugsweise eine derartige Struktur hat, daß sie zum Verwirklichen der (n-1)-Zyklen von Detektionsfehlern Mittel aufweist zum Vergleichen der Spalten des Matrixausdrucks Ri einerseits und für die (n-1) Pegel des selektiven Schutzes anders als den ersten Pegel, die Gebilde E&sub2;, E&sub3;, ..., En der Worte andererseits, wobei diese Worte durch Kombination der (n-1) letzten Zeilen der Matrix G gebildet werden, durch Kombination der (n-2) letzten Zeilen von G, usw ..., und durch Kombination der letzten zwei Zeilen von G, bzw. die aus der letzten Zeile von G für den n. selektiven Schutzpegel gebildet werden;
(3) zwischen den genannten Demultiplexermitteln und den selektiven Dekodierungsmitteln inverse Kürzungsmittel zum Einstellen des Formats der zu dekodierenden Signale auf die Kapazität der genannten selektiven Dekodierungsmittel , wenn die Länge L eines Blocks kleiner ist als die genannte Kodierungskapazität K;
(4) Reklassierungsmittel zum Reklassieren der dekodierten Signale nach ihrer Empfindlichkeit für Übertragungsfehler;
(5) Speichermittel für auf diese Weise reklassierte Signale.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Fig. 1 einen Schaltplan einer digitalen Signalübertragungsschaltung mit dem kombinierten Quellenkodierer/Kanalkodierer und dem kombinierten Kanaldekodierer/Quellendekodierer;
Fig. 2 eine Ausführungsform der Schaltungsanordnungen eines Kodierungssystems nach der Erfindung;
Fig. 3 und 4 eine Ausführungsform der Längenkodierungsstufe und der selektiven Schutzstufe des Kodierungssystems nach Fig. 2;
Fig. 5 eine Ausführungsform der selektiven Kodierungsschaltung der selektiven Schutzstufe nach Fig. 4
Fig. 6 eine Ausführungsform der Schaltungsanordnungen eines erfindungsgemäßen Kodierungssystems;
Fig. 7 und 8 eine Ausführungsform der Längendekodierungsstufe bzw. der Dekodierungsstufe für das andere kodierte Signal des Dekodierungssystems nach Fig. 6;
Fig. 9 eine Ausführungsform der selektiven Dekodierungsmittel in der Dekodierungsstufe nach Fig. 8.
Wie oben bereits beschrieben wurde, besteht eine bekannte Technik zum Schützen vor Übertragungsfehler darin, daß ein Kanalkodierer mit einem Quellenkodierer gekoppelt wird. Diese Technik ist in Fig. 1 auf schematische Weise dargestellt, wobei diese Figur einen Quellenkodierer 1 und einen zwischen diesem Kodierer und einem Übertragungskanal 3 vorgesehenen Kanalkodierer 2 aufweist. Auf symmetrische Weise gibt es am Ausgang des Kanals 3 einen Kanaldekodierer 4 mit einem nachfolgenden Quellendekodierer 5. In der vorliegenden Beschreibung wird zunächst der Kodierungsteil beschrieben, wobei mit Hilfe der Fig. 2 bis 5 ein Beispiel des Kodierungssystems nach der Erfindung gegeben wird, wonach alles in bezug auf den Dekodierungsteil stromabwärts in dem Kanal, d.h. das durch den Kanaldekodierer und den Quellendekodierer geformte Gebilde anhand der Fig. 6 bis 9 beschrieben wird.
Das Kodierungssystem nach Fig. 2 umfaßt eine Kodierungsschaltung 10 mit veränderlicher Länge. Diese Schaltungsanordnung 10 bildet den Quellenkodierer und umfaßt im Grunde auf herkömmliche Weise eine Orthogonaltransformations-und- quantisierungsschaltung, eine Kodierungsschaltung mit veränderlicher Länge und eine Ratenregelschaltung mit einem Pufferspeicher. Das Kodierungssystem umfaßt weiterhin einen Kanalkodierer 20, der eine Reihenschaltung aus einer Kodierungshilfsschaltung mit selektivem Schutz und eine Kodierungshilfsschaltung mit Schutz aufweist.
Die Kodierungshilfsschaltung mit selektivem Schutz enthält spezifisch eine Stufe 100 zum Kodieren der akkumulierten Längen der Kodeworte eine Blocks (der Ausdruck Blocklänge wird gebraucht um die Beschreibung genauer zu machen), die von der Kodierungsschaltung 10 geliefert werden, eine Stufe 200 für den selektiven Schutz von Informationsanteilblöcken, die von der Kodierungsschaltung 10 geliefert werden, und eine Multiplexierungsstufe 300 für die Signale, die von den genannten Längen- und selektiven Schutzkodierungsstufen 100 und 200 geliefert werden.
Unter Informationsblöcken sind Signalteilgebilden gleicher Abmessungen zu verstehen, die durch Unterteilung der ursprünglichen Bitcluster erhalten werden (beispielsweise Fernsehbilder). Diese Informationsblöcke lassen sich, nachdem sie der genannten orthogonalen Transformation ausgesetzt worden sind, durch einen Vergleich derselben mit Schwellen entsprechend einer größeren oder kleineren Aktivität (im Zusammenhang mit Umrissen, Kontrast, mehr oder weniger Einheitlichkeit der Blöcke) klassifizieren und es wird ein Signal, das diese Klassifizierung ausdrückt, durch die orthogonale Transformations-und-quantisierungsschaltung übertragen und gesendet. Auf gleiche Weise enthält die Ratenregelschaltung eine Rückkopplungsschleife, über die ein Normierungssignal transportiert wird, das ebenfalls gesendet wird. Diese Klassifikations-und-normierungssignale sind empfangsseitig nützlich um Vorgänge zu erregen, welche invers sind zu denen, die sendeseitig durchgeführt wurden, dies in bezug auf die Wiederherstellung der Blöcke und die Wiederherstellung von Informationsclustern, die den ursprünglichen Informationsclustem entsprechen.
Die Blocklängenkodierungsschaltung 100 nach Fig. 3 enthält Mittel (101, 103) zum Bestimmen der Länge jedes Blocks nach der Kodierung mit veränderlicher Länge, Mittel (102, 104) zum Zählen der Anzahl Blöcke, deren Länge bestimmt worden ist, und Längenkodierungsmittel. Genauer gesagt enthält diese Schaltungsanordnung 100 zunächst eine Schaltungsanordnung 101 zum Zählen der einem Block entsprechenden Bits und eine Blockzählerschaltung 102. Die orthogonale Transformations-und-quantisierungsschaltung der Schaltungsanordnung 10 schickt ein Block-Ende-Signal EOB zu der Blockzählerschaltung 102, wobei der Inhalt beim jeweiligen Empfang des Signals EOB um eine Einheit erhöht wird. Die von der Schaltungsanordnung 101 bestimmte Blocklänge wird in einem Speicher 103 gespeichert und die Zählerschaltung 101, unter Ansteuerung des Signals EOB (Anschluß RS&sub1;) nach Null rückgesetzt, ist für eine neue Blocklängenzählung verfügbar. Das Einschreiben in den Speicher 103 (Anschluß WR) erfolgt unter Ansteuerung des Signals EOB.
Eine Entscheidungsschaltung 104 bestimmt durch einen Vergleich mit einer voraufgezeichneten Zahl, auf Basis der Anzahl Blöcke - und folglich der bestimmten Längen - daß der Speicher 103 ausgelesen werden muß. Diese Schaltungsanordnung 104, die eine Vergleichsschaltung ist, liegt am Ausgang der Blockzählerschaltung 102 und liefert (Anschluß RD) ein Auslesesteuersignal für den Speicher 103 zu dem Zeitpunkt, an dem der Inhalt der Schaltungsanordnung 102 (die Anzahl Blöcke, deren Länge bestimmt worden ist) der voraufgezeichneten Zahl entspricht. Diese Auslesesteuersignal wird ebenfalls der Schaltungsanordnung 102 zugeführt um diese auf Null rückzusetzen (Anschluß RS&sub2;). Die voraufgezeichnete Zahl ist beispielsweise gleich 4, und das Auslesen des Speichers 103 erfolgt wenn vier Längen sequentiell bestimmt worden sind.
Diese vier Blocklängen, die ein Maximum von 40 Informationsbits darstellen, wenn die Bitzählerschaltung 101 ein 10-Bit-Zähler ist, werden sequentiell einer Längenkodierungsschaltung 105 zugeführt. Diese Schaltungsanordnung 105 ist ein systematischer linearer binärer Kodierer, der als Kodierer "in Blöcken" bezeichnet wird, der gewählt worden ist wegen der Tatsache, daß er zum Korrigieren von y Fehlern für x emfangene Informationsanteile geeignet ist: wobei die Anzahl x empfangener Bits, die vom Speicher 103 zu der Kodierungsschaltung 105 geliefert werden, wie dies obenstehend erwähnt wurde, maximal gleich 4 ist, wobei die maximale Anzahl Fehler, die man zu korrigieren wünscht für eine solche Anzahl empfangener Informationsanteile gleich 2 ist, und der dann gewählet binäre Kode C(52, 40) ist, wobei 40 die maximale Anzahl empfangener Bits ist und die restlichen 12 Bits Paritätsbits sind. Das Ausgangssignal der Kodierungsschaltung 105 bildet den Ausgang der Blocklängenkodierungsschaltung 100.
Die Schaltungsanordnung 200 für den selektiven Schutz von Informationsanteilblöcken, wie in Fig. 4 dargestellt, enthält an erster Stelle einen Speicher 201, der eine Schaltungsanordnung zur Klassifizierung der Bits entsprechend der Empfindlichkeit dieser Bits für Fehler, verursacht durch den Übertragungskanal bildet. Für Kodeworte, die aus einer Kodierung mit veränderlicher Länge hervorgehen, wird diese Empfindlichkeit auf Basis vorhergehender statischer Analysen bestimmt, wobei die Ergebnisse in einer dem Speicher 201 zugeordneten Tabelle gegliedert werden. Die von der Kodierungsschaltung mit veränderlicher Länge 10 gelieferten Bits werden in dem Speicher 201 gespeichert und danach wieder entsprechend einer Folge von in der tabelle vorhandener Adressen ausgelesen, und zwar mit der Absicht, diese Bits in einer bestimmten Ordnung (allgemein in einer Folge abnehmender Empfindlichkeit) zu gleidern, die danach einer selektiven Kodierungsschaltung als Funktion der genannten Klassifizierung, beispielsweise einem Blokh-Zyablov-Kodierer 202 zugeführt werden, der wegen der Tatsache, daß er dazu geeignet ist, eine Anzahl Kodierungspegel entsprechend der durchgeführten Bitklassifizierung zu gestatten, gewählt worden ist.
In allen Fällen vermag dieser Kodierer 202 die Kodierung von maximal K Bits. Wenn die Länge L eines Informationsblocks kleiner ist als diese Kodierungskapazität K, verursachen die (K-L) nicht verwendeten Bits eine Rücksetzung nach Null in der Informationsanteilschaltung mit der Länge K, verarbeitet durch den Blokh- Zyablov-Kodierer 202. Wenn dagegen die Länge L die Kapazität K übersteigt, werden nur K Bits kodiert. Die restlichen (L-K) bits werden nicht kodiert und werden mit den von dem Blokh-Zyablov-Kodierer erzeugten Kodeworten in der Multiplexierungsschaltung 300 gemultiplext.
Im vorliegenden Fall hat man gewählt für beispielsweise vier Kodierungspegel, d.h. für einen selektiven Vier-Pegel-Schutz. Der Kodierer 202, wie in Fig. 5 dargestellt, enthält erstens eine Demultiplexierungsschaltung 210 und eine Parallelschaltung von vier selektiven Kodierungsschaltungen 211 bis 214, wobei jede Schaltungsanordnung die denselben durch die Schaltungsanordnung 210 zugeordneten Bits erhält. In dem beschriebenen Beispiel hat der Kodierer 210 eine Kodierungskapazität von 489 Bits, und die selektiven Kodierungsschaltungen empfangen je nicht mehr als die nachfolgenden Signale, entsprechend jedem Schutzpegel:
- Schaltungsanordnung 211:113 Bits (Schutzpegel 1), welche die signifikantesten Bits in jedem Block darstellen;
- Schaltungsanordnung 212:125 Bits (Pegel 2);
- Schaltungsanordnung 213:125 Bits (Pegel 3);
- Schaltungsanordnung 214:126 Bits (Pegel 4), welche die am wenigstens signifikanten Bits in jedem Block darstellen. Wenn die Unge eines Blocks 489 Bits übersteigt, werden die zusätzlichen Bits weder kodiert noch geschützt.
Am Ausgang dieser vier Kodierungsschaltungen 211 bis 214 sind ein Matrixspeicher 215, zum Speichern der kodierten Ausgangssignale dieser Schaltungsanordnungen sowie eine Matrixmultiplizierschaltung 216 zum Multiplizieren des Inhaltes des Speichern 215 mit der transponierten Matrix Gt der nachfolgenden Matrix G vorgesehen:
Der Matrixspeicher 215 enthält vier Zeilen, entsprechend der Anzahl selektiver Schutzpegel, und 127 Spalten. Dieses Format entspricht dem der Matrix, durch C bezeichnet, des Ergebnisses der genannten Natrixmultiplikation.
Die Signale EOB, die, wie bereits erwähnt, das Ende des Blocks angeben, schaffen den Schreibbefehl und danach den Auslesebefehl des Speichers 215. In den Schreib- und Auslesebefehlszweigen sind Verzögerungsschaltungen 217 und 218 vorgesenen, bezeichnet als WR bzw. RD, zur Berücksichtigung der Dauer der selektiven Kodierungsvorgänge und zum Synchronisieren dieser zwei Befehle in bezug auf die zu speicherenden und danach auszulesenden Signale.
Das Ausgangssignal der Schaltungsanordnung 216, das das Ausgangssignal des Kodierers 202 bildet, wird einer Reduzierschaltung 203 zugeführt, wodurch es möglich ist, ggf. die (K-L) Bits, wenn vorhanden, die auf Null rückgesetzt worden sind, zu unterdrücken und das Ausgangssignal dieser Schaltungsanordnung 203, das das Ausgangssignal der Schaltungsanordnung 200 bildet, wird danach der Multiplexierungsschaltung 300 zugeführt.
Die Wirkungsweise des Kodierers 202 ist wie folgt. Es wird vorausgesetzt, daß ki die Anzahl Bits für jeden Kodierungspegel ist, wobei i = 1 bis 4, wenn vier Kodierungspegel verwendet werden. Da die Zahlen k&sub1;, k&sub2;, k&sub3;, k&sub4; jedem der betreffenden vier Pegel zugeordnet sind, wird jedem der ki Bits eine Zahl mi hinzuaddiert, und zwar entsprechend den Paritätsbits, verbunden mit der Größe des für jeden Pegel erwünschten Schutzes. In dem beschriebenen Beispiel wurden die nachfolgenden Optionen gemacht: m&sub1; = 14, m&sub2; = 2, m&sub3; = 2, m&sub4; =1, wobei die Wahl der Sätze (mi, ki) die Klassifizierung der auf diese Weise in dem Speicher 215 gebildeten Kodeworte erlauben muß, wie folgt gegliedert, wobei M die Matrix entsprechend dem Inhalt dieses Speichers bezeichnet:
Für den an dieser Stelle beschriebenen Kodierer, der vier Schutzpegel aufweist, werden die Kodeworte durch Multiplikation des transponierten Gt der Matrix G mit dieser Matrix M erhalten:
was führt zu:
Es dürfte einleuchten, daß, wegen der Struktur der Matrix G, die nur durch den Inhalt der ersten Zeile von der Einheitsmatrix abweicht, das von jedem Block gebildete Kodewort (geformt durch die Folge C&sub1; bis C&sub4; der vier Zeilen der obenstehenden Matrix C) quasi-systematisch ist, da die durchgeführte Matrixmultiplikation für die Zeile 1, die einfachheitshalber nicht detailliert dargestellt ist, eine lineare Kombination von Bits hat, die einen Teil der ursprünglichen Bits maskieren und folglich einen Verlust dieser Informationsbits darstellen. Aber ein Teil der Informationsbits wird dennoch in den nachfolgenden Zeilen zurückgefunden, was die schlußendliche Reduzierprozedur in der Reduzierungsschaltung 203 verringert. Für den Fall, wo die Blocklängen kleiner sind als die Kodierungskapazität K oder diese Kapazität entspricht, werden alle vom Kodierer 202 erhaltenen Bits kodiert. Wenn dagegen diese Längen größer sind als K, gewährleistet die Stufe 300, wie oben beschrieben, nicht nur das Multiplexen der von der Längenkodierungsstufe und von der selektiven Schutzstufe gelieferten Signale, sondern auch das Multiplexen der anderen (L-K) Bits, die der Kodierer 202 nicht kodieren konnte. Das Multiplexen erfolgt in beiden Fällen durch einen Multiplexer 301 und diesem folgt ein Pufferspeicher 302, der dazu vorgesehen ist, die Regelung der Rate der Ausgangssignale der Kodierungshilfsschaltung mit selektivem Schutz zu gewährleisten. Wenn die Kodierungsschaltung mit veränderlicher Länge 10 eine Ratenregelschaltung aufweist, ist es selbstverständlich möglich, diese Ratenregelmittel mit der genannten Ratenregelschaltung der Schaltungsanordnung 10 zu einer einzigen Ratenregelhilfsschaltung zu kombinieren.
Die nachfolgende Kodierungshilfsschaltung ohne selektiven Schutz, bezeichnet durch 400, weicht im allgemeinen darin ab, daß der Übertragungskanal entweder mit einem Speicher versehen oder keinen Speicher aufweist. Wenn dieser kanal einen Speicherhat, d.h. wenn die Fehler in Paketen auftreten, ist diese Kodierungshilfsschaltung vorzugsweise ein Kodierer vom Reed-Solomon-Typ, wobei dann in der Übertragungskette ggf. ein mit Symbolen arbeitender Interlacer vorgesehen sein kann zum Anpassen der Länge der Fehlerpakete an die Anzahl die Symbole des Reed- Solomon-Codes bildender Bits. Im entgegengesetzten Fall, wobei der Kanal keinen Speicher aufweist, ist die Kodierungshilfsschaltung ohne selektiven Schutz eher einen Kodierer vom binären BCH-Type, der sich besser zum Korrigieren von Fehlern eignet, deren Position absolut beliebig ist. Diese Reed-Solomon- und BCH-Kodes sind beispielsweise in der Veröffentlichung: "Theory and practice of error control codes", von R. Blahut, Addison-Wesley Publishing Company, Mai 1984 beschrieben.
Wenn danach eine digitale Signalverarbeitung in einer Kodierungsanordnung vom Typ, wie diese obenstehend detailliert beschrieben ist, durchgeführt wird, können die auf diese Weise kodierten Signale, die danach übertragen und/oder gespeichert werden, erfindungsgemäß in einem Dekodierungssystem von dem Typ, wie dieser beispielsweise in Fig. 6 dargestellt ist, dekodiert werden.
Dieses Dekodierungssystem nach Fig. 6 weist einen Übertragungskanaldekodierer 40 mit einem nachfolgenden Quellendekodierer 50 auf. Der Kanaldekodierer 40 enthält in Reihe eine Dekodierungshilfsschaltung mit nicht selektivem Schutz, bezeichnet mit dem Zeichen 400, und eine Dekodierungshilfsschaltung mit selektivem Schutz. Die Dekodierungshilfsschaltung mit selektivem Schutz enthält in diesem fall insbesondere eine Demultiplexierungsschaltung 500 zum Umschalten der vom Dekodierungssystem empfangenen kodierten digitalen Signale, eine Längendekodierungsschaltung 600 zum Dekodieren desjenigen Signals dieser empfangenen kodierten Signale, das der in der Schaltungsanordnung 100 des Kanalkodierers 20 bestimmten Länge entspricht, und eine Schaltungsanordnung 700 zum Dekodieren der weiteren empfange nen kodierten Signale. Die Dekodierungshilfsschaltung ohne selektiven Schutz erhält die Eingangssignale des Systems, d.h. Signale deren Multiplxierung in der Schaltungsanordnung 300 des Kanalkodierers 20 durchgeführt worden ist; und zwar, einerseits die digitalen Signale, die nach Kodierung in der Schaltungsanordnung 100 die Kodeworte bilden, die der Länge der veränderlichen Teile der Blökce entsprechen, und andererseits die digitalen Signale, welche die Kodeworte bilden, die aus dem selektiven Schutz der Blöcke stammen und von der Schaltungsanordnung 200 herrühren. Diese Dekodierungshilfsschaltung mit selektivem Schutz enthält, wie vorher bei dem Kodieren, verschiedene Schaltungsanordnungen entsprechend dem Übertragungskanaltyp und kann beispielsweise ein Dekoder vom Reed-Solomon-Typ oder ein Dekoder vom binären BCH-Type sein.
Die Demultiplexierungsschaltung 500 enthält Mittel zum Ändern der Rate der empfangenen Signale, in diesem fall aus einem Pufferspeicher bestehend, der das Ausgangssignal der Dekodierungshilfsschaltung mit selektivem Schutz erhält und auch Signaltrennmittel, hier aus einem Demultiplexer 502 bestehend, der die Ausgangssignale dieses Speichers entweder zu der Dekodierungsschaltung 600 oder zu der Dekodierungsschaltung 700 schickt. Diese von der Schaltungsanordnung 500 empfangenen Signale sind Signale, die nach Übertragung und Durchgang durch die Hilfsschaltung 400 en kodierten Ausgangssignalen der Längenkodierungsschaltung 100 bzw. den kodierten Ausgangssignalen der Schaltungsanordnung 200 mit selektivem Schutz entsprechen.
Die Längendekodierungsschaltung 600 nach Fig. 7 enthält Mittel zum Dekodieren längenkodierter Signale, sowie Zeitratenmittel der genannten Dekodierung. Genauer gesagt enthält die Schaltungsanordnung in der beschriebenen Ausführungsform eine Längendekodierungsschaltung 601, welche die Vorgänge gewährleistet, die zu denen der Kodierungsschaltung 105 entgegengesetzt sind, d.h. das Dekodieren von Kodeworten antsprechend den Längen von vier Blöcken. Die auf diese Weise dekodierten Signale befinden sich in einem Speicher 602, der am Ende des Dekodierungsvorgangs der Dekodierungsschaltung 700 ausgelesen wird unter Ansteuerung eines Dekodierungsendesignals EOD des von der Schaltungsanordnung 700 gelieferten Blocks. Dieses Signal EOD wird ebenfalls einer Blockzählerschaltung 603 zugeführt, die nach Dekodierung von vier Blocklängen die Neuinitialisierung der Prozedur in bezug auf Dekodierung der nachfolgenden vier Blöcke triggert. Eine Vergleichsschaltung 604 gewährleistet, daß das Zählen der Anzahl Blöcke beendet wird und das Ausgangssignal dieser Vergleichsschaltung bildet das Neuinitialisierungsregelsignal, das der Demultiplexierungsschaltung 500 zugeführt wird, und ebenfalls der Blockzählerschaltung 603 zum Rücksetzen nach Null (RAZ), und zum Speicher 602 als Schreibbefehl (WR).
Das Ausgangssignal des Speichers 602, ausgelesen an der Adresse ADR, die von der Schaltungsanordnung 603 geliefert wird, das ebenfalls das Ausgangssignal der Dekodierungsschaltung 600 bildet und der Länge jedes Blocks entspricht, wird der Schaltungsanordnung 700 zugeführt zum Dekodieren weiterer kodierter Signale.
Diese Schaltungsanordnung 700, dargestellt in Fig. 8, enthält ersten Demultiplexierungsmittel, die hier durch eine Demultiplexierungsschaltung 700 gebildet ist. Es ist bekannt, daß, wenn die länge L der Informationsblöcke vor der Übertragung die kapazität K der selektiven Schutzschaltung 200 übersteigt, die übrigen Bits (L-K), die durch diese Schaltungsanordnung nicht kodiert worden sind, mit den Kodeworten aus der Kodierung der K ersten Bits gemultiplext und von der genannten Schaltungsanordnung geliefrtw erden. Der inverse Demultiplexierungsvorgang muß dann durchgeführt werden, in dieser Situation, und erfolgt durch die Schaltungsanordnung 701. Wenn aber die Länge L den Wert K nicht übersteigt, kann die Schaltungsanordnung 701 überhaupt keine Demultiplexierung durchführen und gestattet die Gesamtheit der kodierten Worte, wie von der Schaltungsanordnung 200 geliefert werden und danach durch die Hilfsschaltung 400 und die Schaltungsanordnung 500 hindurchgehen.
Der Demultiplexierungsschaltung 701 folgen Reduktionsmittel, die in diesem Fall durch eine Füllschaltung 702 gebildet werden zum Durchführen eines Bearbeitungsvorgangs, der zu dem Reduktionsvorgang bei der Sendung am Ausgang des Blokh-Zyablov-Kodierers 202 invers ist (Nachj der Nullrückstellung der (K-L) nichtbenutzten Bits, wenn diese in den Informationsfolgen mit der Länge K, verarbeitet von diesem Kodierer 202 auftreten). Die Schaltungsanordnung 702 hat zur Aufgabe, die Anzahl fehlender Bits in dem empfangenen Kodewort zu ergänzen, nachdem der Kodierungsvorgang in dem Blokh-Zyablov-Kodierer 202 durchgeführt worden ist. Diese fehlenden Bits wären das Ergebnis der am Übertragungsende durchgeführten Reduktionsprozedur, wenn die Länge L eines Informationsblocks kleiner ist als die kapazität K der selektiven Schutzschaltung. Wenn die Anzahl Bits eines Blocks kleiner ist als die maximale Anzahl Bits des Kodewortes des Kodierers 202 (beispielsweise 508 Bits in dem beschriebenen Beispiel für diese maximale Anzahl), wird die erforderlichen Anzahl Nullen hinzugefügt, damit ein vollständiges Kodewort verfügbar ist. Im entgegengesetzten Fall, wobei die Schaltungsanordnung 702 transparent ist, hat dies keinen Einfluß auf einen Verarbeitungsvorgang.
Dieser Schaltungsanordnung 702 folgen selektive Dekodierungsmittel, die in dem beschriebenen Beispiel durch einen Dekodierer mit selektivem Schutz gebildet wird, beispielsweise durch einen Blokh-Zyablov-Dekodierer 703. Dieser Dekodierer 703 führt bearbeitungsvorgänge durch, die zu den sendeseitigen Kodierungsbeabeitungen durch die selektive Kodierungsschaltung invers sind. Dem unten detailliert beschriebenen Dekodierer 703 in Fig. 9 folgen Klassifizierungsmittel 705, welche die inverse Vorgänge durchführen zu den Vorgängen, durchgeführt durch den Bitklassifizierungsspeicher 201. Diesen Mitteln folgen Speichermittel, beispielsweise ein Speicher 705. Das Ausgangssignal dieses Speichers 705 bildet das Ausgangssignal der Dekodierschaltung 700, das dem Quellendekodierer 50 zugeführt wird. Das Ausgangssignal des Speichers 602, der, wie oben erwähnt, die Länge jedes Blocks darstellt, wird in der Dekodierungsschaltung 700 der Demultiplxierungsschaltung 701, der Füllschaltung 702, dem Dekodierer 703 und dem Speicher 705 zugeführt.
In der in Fig. 9 dargestellten Ausführungsform basiert der Blokh-Zyablov Dekodierer 703 auf dem nachfolgenden Prinzip. Wenn R das empfangene Kodewort ist: wie oben erwähnt, hat dieses Kodewort die Form einer Matrix mit 4 Reihen und 127 Spalten und besteht aus der Summe zweier Matrizen 4, 127:
[R] = [C] + [E]
wobei C das Kodewort ist, das in Wirklichkeit von dem Blokh-Zyablov-Kodierer bei Übertragung geliefert wurde und wobei E der Übertragungsfehler ist. Das Prinzip der Dekodierung R besteht aus einer aufeinanderfolgenden Schätzung von k&sub1;, der Anzahl Bits für jeden der selektierten Kodierungspegel (wobei i = 1 bis 4 ist in dem Fall von 4 Kodierungspegeln): das Ergebnis der Schätzung der ki Bits des Schutzpegels i macht es möglich, die nachfolgenden ki+1 Bits des Pegels i+1 zu schätzen. Die Schätzung der ki Bits erfolgt durch Bestimmung des Ausdrucks:
Ri = R - C (k&sub1;, ..., ki-1, 0, ..., 0)
wobei (k&sub1;, ..., ki-1, 0, ..., 0) das erhaltene Kodewort ist, wenn alls kv, die noch nicht kodiert worden sind, als gleich Null betrachtet werden.
Das Dekodieren von kv Bits ist detailliert wie folgt:
(a) es wird folgendes berechnet:
Ri = R - C (k1, ..., ki-1, 0, ..., 0).
In dem Fall, wo i = 1 bis 4, bedeutet dies, daß folgendes berechnet wird:
R&sub1; = R - C (0, 0, 0, ...,0)
R&sub2; = R - C (k&sub1;, 0, 0, .., 0)
R&sub3; = R - C (k&sub1;, k&sub2;, 0, ., 0) usw.
(b) alle möglichen Fehler in den Spalten von Rv werden detektiert. Diese Detektion geschieht wie folgt. Es wird vorausgesetzt, daß G die bereits genannte Matrix ist: aus den vier Zeilen werden die Sätze E&sub1;, E&sub2;, E&sub3;, E&sub4; der betreffenden, durch Kombination von vier Zeilen 1000, 1100, 1010, 1001 dieser Matrix G, durch Kombination der drei letzten Zeilen der Matrix G, durch Kombination der zwei letzten Zeilen der Matrix G, und aus der letzten Zeile der Matrix G gebildeten Worte definiert. Folglich enthalten diese Sätze E&sub1;, E&sub2;, E&sub3;, E&sub4;, 16, 8, 4 bzw. 2 Elemente. Die Detektion von Fehlern erfolgt durch Vergleich der Spalten der Matrix Ri mit jedem Element des Satzes Ei. Wenn eine der Spalten von diesem Satz fehlt, gibt es einen Fehler in dieser Spalte und die Adresse dieser einer Fehlerdetektion zugeordneten Spalte wird gespeichert (diese Adresse variiert von 1 bis 127 für eine Matrix mit 127 Spalten.
(c) die Matrix Mi - (Gt)&supmin;¹.Ri, in der der Ausdruck (Gt)&supmin;¹ die inverse Matrix der transponierten Matrix Gt ist. Diese Berechnung macht es möglich, die i. Zeile der Matrix M zu finden, welche die kodierten Informationsanteile ki enthält (ohne Fehler).
(d) diese i. Zelle von Mi wird einerseits auf Basis der auf diese Weise bestimmten Kodeworte geschätzt und andererseits aus den den Fehlerdetektionen zugeordneten Spaltenadressen, und die auf diese Weise bestimmten Werte ki werden gespeichert zum Wiederherstellen des neuen Ausdrucks C, durch den es möglich ist, eine neue Berechnung von Ri zu starten usw., bis die Prozedur auf diese Weise die Dekodierung auf allen selektiven Schutzpegeln durch aufeinanderfolgende Schätzungen aller ki gewährleistet ist.
Die auf diese Weise beschriebene Prozedur erfolgt in den nachfolgenden Schaltungsanordnungen des Blokh-Zyablov-Dekoders 703, wie diese in Fig. 9 dargestellt sind und in diesem fall vier selektive Schutzpegel aufweisen. Zunächst werden die Ausgangssignal der Füllschaltung 702, welche die Eingangssignale des Dekodierers 703 bilden, in einem Matrixspeicher 730 gespeichert, der auf diese weise den nachher als R bezeichneten Ausdruck enthält. Diesem Matrixspeicher 730 folgt eine Schaltungsanordnung 731 zum Berechnen von Ri, wobei dann eine Matrixmultiplizierschaltung 732 folgt zum Erhalten des Matrixausdrucks Mi, der danach der richtigen Dekodierungsanordnung des Dekodierers 703 zugeführt wird.
Diese Dekodierungsanordnung, bezeichnet durch 800, enthält auf vergleichbare Weise mit der Kodierungsanordnung (210, 211, 212, 213, 214, 215) in Fig. 5 erstens eine Demiltiplexierungsschaltung 810 und danach in Parallelschaltung vier selektive Dekodierungsschaltungen 811 bis 814, die je die Bits erhalten, die denen von der Schaltungsanordnung 810 zugeordnet worden sind. An den Ausgängen der vier Dekodierungsschaltungen 811 bis 814 ist ein Matrixspeicher 815 zum Speichern der dekodierten Ausgangssignale dieser Schaltungsanordnungen vorgesehen. Das Ausgangssignal dieses Speichers 815 wird einer Kodewortwiederherstellungsschaltung 733 zugeführt zum Aktualisieren des Ausdrucks C(k&sub1;, ..., ki-1, 0, ..., 0) abgekürzt zu (C.) in Fig. 9 wegen der neuen Stufe der Prozedur zur bestimmung der nächsten ki+1 Bits. Andererseits wird, wenn alle k Bits entsprechend jedem Schutzpegel eines Blocks dekodiert worden sind, das Ausgangssignal des Speichers 815 ebenfalls transportiert, als das Ausgangssignal des Blokh-Zyablov-Dekodierers 703 zu den Klassifizierungsmitteln, in diesem Fall der Schaltungsanordnung 704 zur Neugliederung in der inversen Reihenfolge.
Für diesen Vorgang der aufeinanderfolgenden Schätzungender k Bits wurde oben erwähnt, daß eine Stufe zum Detektieren von Übertragungsfehlern unerlaubt war. Die genannte Detektionsfunktion ist mit Hilfe einer Übertragungsfehlerdetektionsschaltung 734 verwirklicht worden, die am Ausgang der Schaltungsanordnung 731 zum berechnen von Ri vorgesehen ist, in Parallelschaltung mit der Strecke verbunden mit der Dekodierungsschaltung 800 über die Schaltungsanordnung 732. Diese Schaltungsanordnung 734 enthält zum Verwirklichen der (n-1) Fehlerdetektionszyklen Mittel zum vergleichen einerseits der Spalten des Matrixausdrucks Ri und andererseits, für die (n-1) selektiven Schutzpegel anders als die ersten, der Sätze E&sub2;, E&sub3;, ..., En der Worte, die durch Kombination der (n-1) letzten Zeilen der Matrix G, durch Kombination der (n-2) letzten Zeilen von G bzw. durch Kombination der zwei letzten Zeilen von G gebildet wurden und für den n. selektiven Schutzpegel, von der letzten Zeile von G. Wenn ein Fehler in einer Spalte detektiert ist, wird seine Adresse (hier von 1 bis 127) in einer Schaltungsanordnung 735 zur Speicherung der genannten Spaltenadressen gespeichert. Es sei an dieser Stelle erwähnt, daß in dem satz E&sub1; mit 16 Elementen, die alle die möglichen Kombinationen der vier Zeilen der Matrix G enthalten, alle Spalten R&sub1; wieder gefunden werden und folglich, daß für den ersten selektiven Schutzpegel die durch die Schaltungsanordnung 734 durchgeführte Detektion nicht existiert. Für diesen Schutzpegel wird die Fehlerdetektionsschaltung 734 transparent.
Zum Schluß enthält der Dekodierer 703 nach Fig. 9 einen Zähler 736 zum zählen der selektiven Schutzpegel und ebenfalls eine Vergleichsschaltung 737, die gewährleistet, daß das Zählen der Anzahl Pegel aufhört und daß ein Dekodierung-Ende- Signal EOD übertragen wird.

Claims

1. System zur Kodierung von digitalen Signalen in Informationsblöcken mit einem Quellenkodierer und einem nachfolgenden Übertragungskanalkodierer, dadurch gekennzeichnet, daß wenn der Quellenkodierer ein Kodierungskreis veränderlicher Länge ist, der Kanalkodierer zum selektiven Schützen der Informationen, die für Übertragungsfehler am empfindlichsten sind, eine Reihenschaltung aufweist, bestehend aus einem Hilfskodierer mit selektivem Schutz vom Typ Blokh-Zyablov mit einem nachfolgenden Kodierer ohne solchen selektiven Schutz, wobei der genannte Hilfskodierer vom Typ Blokh-Zyablov die nachfolgenden Elemente aufweist:

(A) eine Kodierungsanordnung (100) zur Kodierung der Länge der Blöcke, wobei längs eines Blocks eine akkumulierte Länge von Kodeworten bestimmt wird, die von dem genannten Quellenkodierer geliefert werden und wobei die Kodierung der auf diese Weise bestimmten Blocklängen gewährleistet wird;

(B) eine Schaltungsanordnung (200) zum selektiven Schützen der genannten Blöcke durch Kodierung vom Typ Blokh-Zyablov, wobei diese Schaltungsanordnung an sich die nachfolgenden Elemente aufweist:

(a) eine Bitklassifikationsschaltung zum Klassifizieren in mehrere Klassen, je nach der Empfindlichkeit für Übertragungsfehler;

(b) selektive Kodierungsmittel (102) je nach der genannten Klassifizierung, wobei diese Mittel an sich wieder aus einer Demultiplexerschaltung (210) und nachfolgenden, parallel dazu liegenden selektiven Kodierungsschaltungen (211, 212, 213, 214) bestehen, mit ebensovielen Kodierungspegeln, wie es auf diese Weise bestimmte Klassen gibt, und wobei sich am Ausgang der Kodierungsschaltungen ein Matrixspeicher (215) vorgesehen ist zum Speichern der auf diese Weise kodierten Signale;

(c) am Ausgang der genannten selektiven Kodierungsmittel eine Matrix- Multiplizierschaltung (216) für auf diese Weise durch die transponierte Matrix Gt der nachfolgenden Matrix G gebildete kodierte Signale:

(d) eine selektive Verkürzungsschaltung (203) für das Ausgangssignal der genannten Matrixmultiplizierschaltung, wenn die Kodierungskapazität der genannten Hilfskodierschaltung mit selektivem Schutz größer ist als die Länge der Menge zu kodierender Signale;

(C) eine Multiplexerschaltung (300) mit Multiplexierungsmitteln für die Ausgangssignale der Längenkodierungsschaltungen (100, 200) mit selektivem Schutz.

2. Kodierungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Blocklängenkodierungsanordnung (100) die nachfolgenden Elemente aufweist:

(A) Mittel zum Bestimmen der Länge jedes Blocks nach der Kodierung mit veränderlicher Länge, wobei diese Mittel an sind die nachfolgenden Elemente aufweisen:

(a) eine Bitzählerschaltung (101) zum für jeden Block Zählen der Anzahl Bits der kodierten Signale mit veränderlicher Länge, die von dem Quellenkodierer geliefert werden zusammen mit jedem Block;

(b) einen Speicher (103) zum Speichern des Ausgangssignals der genannten Bitzählerschaltung;

(B) Mittel zum Zählen der Anzahl Blöcke, deren Länge bestimmt worden ist, wobei diese Mittel die nachfolgenden Elemente aufweisen:

(c) eine Schaltungsanordnung (102) zum Zählen der Blöcke ausgehend von Signalen, die das Ende eines Blocks angeben und ebenfalls von dem genannten Quellenkodierer geliefert werden;

(d) eine Entscheidungsschaltung (104) zur Steuerung des Auslesens des Speichers ausgehend von der Anzahl vorgespeicherter Blöcke; (C) Längenkodierungsmittel, welche die nachfolgenden Elemente aufweisen:

(e) eine Kodierungsschaltung (105) zum Liefern der Worte für die Längenkodierung der genannten Blöcke.

3. Kodierungssystem nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet daß die Multiplexierstufe ebenfalls Mittel (302) aufweist zur Regelung der Menge an Ausgangssignalen der genannten Multiplexierungsmittel, und daß, wenn die Länge L des betreffenden Blocks die Kodierungskapazität K der genannten selektiven Schutzstufe übersteigt, die genannten Multiplexierungsmittel ebenfalls zur Gewährleistung der Multiplexierung der nicht-kodierten (L-K) Bits vorgesehen sind.

4. Kodierungssystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Bitsklassifizierungsschaltung einen Speicher (201) aufweist, der dazu vorgesehen ist, in einer ersten Speicherzone die kodierten Signale mit veränderlicher Länge von dem Quellenkodierer zu empfangen und in einer zweiten Speicherzone wegen der Adressierung der ersten Speicherzone zum Liefern der genannten kodierten Signale in einer je nach der genannten Adressierung geänderten Ordnung, den Rang der genannten kodierten Signale.

5. Dekodierungssystem zum Dekodieren digitaler Signale, die vorher einer Kodierung in einer Kodierungskette veränderlicher Länge ausgesetzt worden sind, mit einem nachfolgenden Kanalkodierer, der an sich wieder eine Kodierungsanordnung vom Typ Blokh-Zyablov mit selektivem Informationsschutz enthält, mit einem nachfolgenden Kodierer ohne solchen selektiven Schutz, wobei das Dekodierungssystem einen Übertragungskanaldekodierer (40) aufweist mit einem nachfolgenden Quellendekodierer (50), wie eine Dekodierungskette veränderlicher Länge, dadurch gekennzeichnet, daß der Kanaldekodierer in einer Reihenschaltung eine Hilfsdekodierschaltung (400) aufweist mit nicht selektivem Schutz, mit einer nachfolgenden Hilfsdekodierschaltung mit selektivem Schutz, die an sich wieder die nachfolgenden Elemente aufweist:

(A) eine Längendekodierungsstufe (600) um es zu ermöglichen, daß während jedes Dekodierungsvorgangs diejenigen empfangenen Signale dekodiert werden, welche den Längen der genannten Blöcke entsprechen;

(B) eine Dekodierungsstufe (700) für die anderen empfangenen kodierten Signale;

(C) hinter den genannten Dekodierungsstufen in Parallelschaltung eine Demultiplexerschaltung (500), insbesondere zum Schalten der empfangenen kodierten digitalen Signale, entweder zu der genannten Längendekodierstufe oder zu der genannten Stufe zum Dekodieren der anderen kodierten Signale;

wobei diese Dekodierstufe (700) zum Dekodieren der anderen empfangenen kodierten Signale an sich die nachfolgenden Elemente aufweist:

(1) Demultiplexierungsmittel (701) zum Demultiplexen einerseits der genannten anderen kodierten Signale, und andererseits der etwaigen nicht-kodierten Signale (L-K) von der genannten Kodierung mit selektivem Schutz, wenn die Länge L eines Blocks die Kodierungskapazität K übersteigt;

(2) selektive Dekodierungsmittel, die an sich einen Blokh-Zyablov- Dekodierer (703) mit n parallele selektive Dekodierungsschaltungen aufweisen, die an sich aus den nachfolgenden Elementen bestehen:

(a) einem Matrixspeicher (730) zum Speichern von Ausgangssignalen der genannten Füllschaltung;

(b) einer Rechenschaltung (731) zum Berechnen des Matrixausdrucks Ri = R - C (k&sub1;, k&sub2;, ...ki-1, 0, ... 0), wobei R der Inhalt des genannten Matrixspeichers ist und C (k&sub1;, k&sub2;, ...ki-1, 0, ... 0) das Kodewort, das erhalten wird, wenn alle k&sub1;, die bisher noch nicht dekodiert wurden, als gleich Null betrachtet werden;

(c) einer Matrixmultiplikationsschaltung (732) zur Bestimmung des Matrixausdrucks Mi = (Gα)&supmin;¹.Ri, wobei (Gα)&supmin;¹ die Inverse der transponierten Matrix der nachfolgenden Matrix G ist:

(d) einer Dekodieranordnung (800), die an sich eine Demultiplexierschaltung (810) aufweist und in Parallelschaltung n selektive Dekodierschaltungen (811, 812, 813, 814), denen in Reihenschaltung aus einem Matrixspeicher (815) für dekodierte Signale an den Ausgängen der genannten Dekodierschaltungen und einer Rekonstruktionsschaltung (733) für Kodeworte folgt, wobei diese Schaltungsanordnung zur Aktualisierung des Ausdrucks C (k&sub1;, k&sub2;, ...ki-1, 0, ... 0) vorgesehen ist, der der genannten Schaltungsanordnung zur berechnung des Matrixausdrucks R&sub1; zugeführt wird; und

(e) einer Übertragungsfehlerdetektionsschaltung (734) zum Korrigieren der von der genannten Dekodierschaltung durchgeführten Dekodierung, wobei diese Übertragungsfehlerdetektionsschaltung vorzugsweise eine derartige Struktur hat, daß sie zum Verwirklichen der (n-1)-Zyklen von Detektionsfehlern Mittel aufweist zum Vergleichen der Spalten des Matrixausdrucks Ri einerseits und für die (n-1) Pegel des selektiven Schutzes anders als den ersten Pegel, die Gebilde E&sub2;, E&sub3;, ..., En der Worte andererseits, wobei diese Worte durch Kombination der (n-1) letzten Zeilen der Matrix G gebildet werden, durch Kombination der (n-2) letzten Zeilen von G, usw..., und durch Kombination der letzten zwei Zeilen von G, bzw. die aus der letzten Zeile von G für den n. selektiven Schutzpegel gebildet werden;

(3) zwischen den genannten Demultiplexermitteln und den selektiven Dekodierungsmitteln inverse Kürzungsmittel (702) zum Einstellen des Formats der zu dekodierenden Signale auf die Kapazität der genannten selektiven Dekodierungsmittel , wenn die Länge L eines Blocks kleiner ist als die genannte Kodierungskapazität K;

(4) Reklassierungsmittel (704) zum Reklassieren der dekodierten Signale nach ihrer Empfindlichkeit für Übertragungsfehler;

(5) Speichermittel (705) für auf diese Weise reklassierte Signale.