FR2658683A1 - Systeme de codage a longueur variable de signaux numeriques. - Google Patents

Systeme de codage a longueur variable de signaux numeriques. Download PDF

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Lhuillier Jean-Jacques
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Laboratoires dElectronique Philips SAS
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Abstract

Système de codage de signaux numériques agencés en blocs d'informations, comprenant un codeur de source suivi d'un codeur de canal de transmission, et dans lequel, lorsque le codeur de source est une chaîne de codage à longueur variable comprenant notamment un circuit de régulation de débit, le codeur de canal comprend en série d'une part un sous-ensemble de codage sans protection sélective, et d'autre part un sous-ensemble de codage avec protection sélective, comprenant lui-même: (A) un étage de codage de longueurs de blocs, prévu pour déterminer le long d'un bloc une longueur cumulée de mots de code issus dudit codeur de source et assurer le codage des longueurs de blocs ainsi déterminées; (B) un étage de protection sélective desdits blocs d'informations; (C) un étage de multiplexage des signaux issus desdits étages de codage de longueurs et de protection sélective. Application: télévision numérique

Description

"SYSTèME DE CODAGE A LONGUEUR VARIABLE DE SIGNAUX NUMERIQUES"
La présente invention concerne un système de codage de signaux numériques agencés en blocs d'informations, ledit système comprenant un codeur de source suivi d'un codeur de canal de transmission.
La numérisation des signaux de télévision conduit à devoir transmettre une très grande quantité d'informations binaires avec un débit de l'ordre de 220 Mbits/seconde. Un tel débit ne peut pas être assuré à un coût raisonnable par les canaux de transmission existants, et différentes techniques de codage d'informations ont été proposées en vue de réduire la quantité des informations et donc le débit. Un tel objectif est atteint, en fait, en réduisant la redondance des informations, mais, alors, chacune des informations transmises devient essentielle. Les éventuelles erreurs de transmission, qui peuvent assez facilement être corrigées si les informations à transmettre sont redondantes, ont des conséquences de plus en plus graves lorsqu'on réduit cette redondance.En effet, l'ampleur des défauts dûs aux erreurs de transmission croît malheureusement plus vite que le facteur de réduction de débit.
En présence d'un canal de transmission apportant du bruit, on a donc cherché à se protéger contre ces erreurs de transmission ou à en réduire les effets. L'une des techniques ainsi proposées consiste, pour le codage des informations, à associer à un codage réducteur du débit (aussi appelé codage de source) un codage correcteur des erreurs (aussi appelé codage de canal) permettant de protéger de façon sélective les informations les plus sensibles aux erreurs de transmission. Un procédé et un système de codage assurant une telle protection sont par exemple décrits dans le brevet des Etats
Unis d'Amérique n04 555 729.
L'utilisation récente, dans les codeurs de source, de codes à longueur variable qui améliorent encore les performances de ces codeurs, conduit à une nouvelle diminution de la redondance des informations. De ce fait, lesdites informations sont encore plus vulnérables vis-à-vis des erreurs de transmission. D'autre part, un codage à longueur variable conduit à allouer à des blocs d'informations de mêmes dimensions un nombre de bits variable en fonction de l'information contenue dans chacun des blocs. Dans ce cas, la présence d'erreurs de transmission peut faire perdre la bonne segmentation des mots de codage correspondant à un bloc, ou même faire perdre la synchronisation entre blocs, ce qui entraine l'apparition de motifs faux ainsi que des décalages spatiaux dans l'image.
Ces défauts sont difficiles à corriger avec les techniques actuelles de correction d'erreurs dans la mesure où, avec un codage à longueur variable, les positions des informations importantes dans la séquence binaire ne sont pas connues. Une erreur sur les bits de poids fort de la composante continuer par exemple, est bien plus perceptible qu'une erreur sur les derniers bits d'un bloc d'informations. Mais, en raison des longueurs variables des séquences (ou mots) de codage1 les techniques actuelles s'avèrent impuissantes à corriger ce type d'erreur de façon adaptée.
Un but de l'invention est de proposer un système de codage de signaux numériques remédiant aux défauts ci-dessus mentionnés lorsqu'on veut protéger de façon sélective des informations qui ont préalablement subi un codage à longueur variable tout en restant de structure relativement simple.
A cet effet l'invention concerne un système de codage caractérisé en ce que, dans le cas où le codeur de source est une chaîne de codage à longueur variable comprenant notamment un circuit de régulation de débit1 le codeur de canal comprend en série un sous-ensemble de codage avec protection sélective et un sous-ensemble de codage sans protection sélective.
La structure ainsi proposée apporte une solution efficace aux problèmes mentionnés. En effet, pour une redondance moyenne souhaitable qui serait par exemple de l'ordre de 10 % pour le codeur de canal, des simulations montrent qu'un codeur à protection sélective combiné avec un codeur de source nécessiterait une complexité matérielle importante. En adoptant la structure proposée, c'est-à-dire en cascadant deux codages simples, dont l'un assure une protection globale non sélective et l'autre une protection sélective à plusieurs niveaux on réalise un compromis entre performances et complexité, et ce pour une redondance ajoutée relativement faible.Le codage sélectif a pour rôle de diminuer le taux d'erreur sur les bits des blocs de signaux résultant du codage à longueur variable1 en fonction de l'importance de ces bits, tandis que le codage non sélectif est destiné à diminuer le taux d'erreur du canal à une valeur modérée, les deux codages ainsi associés se partageant la redondance affectée au codeur de canal.
Dans un mode de réalisation préférentiel, le sousensemble de codage avec protection sélective comprend plus particulièrement
(A) un étage de codage de longueurs de blocs, prévu pour déterminer le long d'un bloc une longueur cumulée de mots de code issus dudit codeur de source et assurer le codage des longueurs de blocs ainsi déterminées
(B) un étage de protection sélective desdits blocs d'informations
(C) un étage de multiplexage des signaux issus desdits étages de codage de longueurs et de protection sélective.
En effet, comme l'utilisation d'un codage à longueur variable engendre des blocs de signaux dont la taille -c'est-à-dire le nombre de bits par bloc- varie en fonction de l'information contenue dans les blocs d'origine, il importe de mettre en place un repérage, ou sychronisation, de ces blocs de taille variable afin de permettre la distinction des informations appartenant à chacun d'entre eux. La solution consistant ici à transmettre la longueur des blocs permet de repérer aisément, ensuite, le début de chaque bloc.
Dans une réalisation plus particulière de l'étage de codage de ces longueurs, celui-ci comprend
(A) des moyens de détermination de la longueur de chaque bloc d'informations après le codage à longueur variable, comprenant eux-mêmes
(a) un circuit de comptage de bits, prévu pour recevoir les signaux codés à longueur variable délivrés par le codeur de source en association à chaque bloc et compter le nombre de bits de tels signaux pour chaque bloc
(b) une mémoire de stockage de la sortie dudit circuit de comptage de bits
(B) des moyens de comptage du nombre de blocs dont on a déterminé la longueur r comprenant eux-mêmes
(c) un circuit de comptage de blocs, prévu pour recevoir des signaux de fin de bloc également délivrés par ledit codeur de source
(d) un circuit de décision, prévu pour commander la lecture de la mémoire en fonction du signal de sortie dudit circuit de comptage de blocs
(C) des moyens de codage de longueurs, comprenant eux-mêmes
(e) un circuit de codage, prévu pour délivrer les mots de codage des longueurs desdits blocs d'information.
Ces informations de synchronisation que sont lesdites longueurs de blocs sont très importantes et sensibles, et l'on assure leur protection contre les erreurs de façon efficace si le circuit de codage des moyens de codage de longueurs est un codeur simple et puissant, par exemple un codeur binaire linéaire systématique. On obtient des résultats satisfaisants avec un codeur noté C(52,40), à mots de code de 40 bits maximum et 12 bits de parité.
Dans une réalisation particulière de l'étage de protection sélective des blocs d'information, ce dernier comprend
(A) des moyens de classement de bits suivant leur sensibilité aux erreurs de transmission
(B) des moyens de codage sélectif en fonction dudit classement
(C) des moyens de raccourcissement des mots de code résultant dudit codage sélectif. Pour les moyens de codage sélectif, on choisit de préférence un codeur dit de
Blokh-Zyablov1 qui autorise de façon simple, par raccourcissement, l'adaptation de la longueur de mots de code à la longueur des blocs à coder.
Comme le processus de raccourcissement réduit en général sensiblement le rendement du code par rapport à celui du code non raccourci, le choix du code de Blokh-Zyablov est guidé par la volonté d'assurer plusieurs niveaux de protection tout en assurant un rendement optimal après raccourcissement.
Ces objectifs sont atteints tout particulièrement lorsque1 dans le système de codage, le codeur de Blokh-Zyablov est à quatre niveaux de protection sélective et comprend successivement un circuit de démultiplexage des signaux de sortie des moyens de classement de bits, quatre circuits de codage sélectif en parallèle, une mémoire matricielle de stockage des signaux de sortie de ces circuits de codage sélectif, et un circuit de multiplication matricielle du contenu de ladite mémoire par la matrice transposée Gt de la matrice G suivante
Figure img00050001
<tb> <SEP> 1000
<tb> G= <SEP> 1100 <SEP>
<tb> <SEP> 1010
<tb> <SEP> 1001
<tb> ladite mémoire matricielle comprenant autant de lignes que de niveaux de protection sélective et 127 colonnes.
Par ailleurs, les longueurs de blocs peuvent varier sensiblement. Le système de codage selon l'invention est alors remarquable en ce que, lorsque la longueur L du bloc considéré est inférieure ou égale à la capacité de codage K dudit étage de protection sélective, l'étage de multiplexage comprend
(A) des moyens de multiplexage des signaux de sortie dudit étage de codage de longueurs des blocs et dudit étage de protection sélective des blocs
(B) des moyens de régulation du débit des signaux de sortie desdits moyens de multiplexage et en ce que1 lorsque ladite longueur L est supérieure à K, lesdits moyens de multiplexage sont prévus pour assurer également le multiplexage desdits L-K bits non codés.Ces moyens de régulation de débit comprennent de préférence une mémoire-tampon prévue pour délivrer d'une part des signaux de régulation de débit renvoyés vers le sous-ensemble de codage avec protection sélective et d'autre part les signaux de sortie de ce sous-ensemble. Il est alors avantageux que lesdits moyens de régulation de débit et le circuit de régulation de débit de la chaîne de codage à longueur variable soient regroupés en un seul sous-ensemble de régulation de débit.
Il faut enfin noter que la structure du sous-ensemble de codage sans protection sélective est dépendante de l'environnement de transmission envisagé. En général, les canaux de transmission réels ont une mémoire, c'est-à-dire que les erreurs surviennent par paquets. Dans cette situation, le sous-ensemble de codage sans protection sélective est de préférence un codeur de type Reed-Salomon, tout à fait approprié pour la correction de petits paquets d'erreur. Un entrelaceur par symbole peut alors être inséré dans la chaîne de transmission pour réaliser l'adaptation entre la longueur des paquets d'erreur et le nombre de bits constituant les symboles du code Reed-Salomon. Dans le cas d'un canal sans mémoire, le sous-ensemble de codage sans protection sélective est plutôt un codeur de type BCH binaire, mieux adapté à la correction d 'erreurs aléatoires.
Les particularités et avantages de l'invention apparaîtront maintenant de façon plus précise dans la description qui suit et dans les dessins annexés, donnés à titre d'exemples non limitatifs et dans lesquels
- la figure 1 est un schéma de principe montrant, dans une chaîne de transmission de signaux numériques, les combinaisons codeur de source/codeur de canal et décodeur de canal/décodeur de source
- la figure 2 montre les circuits essentiels du système de codage selon l'invention ;
- les figures 3 et 4 montrent respectivement un exemple de réalisation de l'étage de codage de longueurs et de l'étage de protection sélective du système de codage de la figure 2
- la figure 5 montre un exemple de réalisation du circuit de codage sélectif de l'étage de protection sélective représenté sur la figure 4.
Comme on l'a vu plus haut, une technique connue de protection contre les erreurs de transmission consiste à associer à un codeur de source un codeur de canal. Cette technique est schématisée sur la figure 1 qui comprend d'une part un codeur de source 1 et, entre celui-ci et un canal de transmission 3, un codeur de canal 2. De façon symétrique, on trouve en sortie du canal 3 un décodeur de canal 4 puis un décodeur de source 5. Dans la présente description, on considerera exclusivement tout ce qui concerne l'ensemble de codage situé en amont du canal, c'est-à-dire l'ensemble constitué par le codeur de source et le codeur de canal.
Le système de codage selon l'invention est représenté sur la figure 2 et comprend d'abord une chaîne 10 de codage à longueur variable. Cette chaîne 10 constitue le codeur de source et comprend essentiellement, de façon clas sique, un circuit de transformation orthogonale et quantification, un circuit de codage à longueur variable et un circuit de régulation de débit incluant une mémoire-tampon. Le système de codage comprend ensuite un codeur de canal 20, comprenant lui-même en série un sous-ensemble de codage avec protection sélective et un sous-ensemble de codage sans protection sélective.
Le sous-ensemble de codage avec protection sélective comprend ici, plus particulièrement, un étage 100 de codage de longueurs cumulées des mots de code d'un bloc (on rendra la description plus concise en parlant de longueurs de blocs) issus de la chaîne de codage 10, un étage 200 de protection sélective des blocs d'informations issus de la chaîne de codage 10, et un étage 300 de multiplexage des signaux issus desdits étages 100 et 200 de codage de longueurs et de protection sélective.
On entend ici, par blocs d'informations, des sousensembles de signaux de mêmes dimensions, résultant d'une subdivision des lots d'informations (par exemple des images de télévision) considérés initialement. Ces blocs d'informations, après ladite transformation orthogonale, peuvent, par des opérations de comparaison à des seuils, être classés selon leur plus ou moins grande activité (liée aux contours aux contrastes, à la plus ou moins grande uniformité des blocs), et un signal exprimant cette classification est alors émis par le circuit de transformation orthogonale et quantification, et transmis. De même, le circuit de régulation de débit comprend une boucle de rétroaction véhiculant un signal de normalisation qui doit être également transmis. Ces signaux de classification et de normalisation seront en effet utiles, côté réceptionr pour réaliser les opérations inverses de celles prévues à I'émission, en vue de la reconstruction des blocs et de la reconstitution de lots d'informations similaires aux lots d'informations initiaux.
L'étage 100 de codage de longueurs de blocs, représenté sur la figure 3 dans un mode particulier de réalisation, comprend des moyens (101,103) de détermination de la longueur de chaque bloc après le codage à longueur variable, des moyens (102, 104) de comptage du nombre de blocs dont on déterminé la longueur, et des moyens de codage de longueurs.
Plus précisément, cet étage 100 comprend tout d'abord un circuit 101 de comptage des bits correspondant à un bloc et un circuit de comptage de blocs 102. Un signal EOB de fin de bloc est fourni par le circuit de transformation orthogonale et quantification de la chaîne 10 au circuit de comptage de blocs 102, dont le contenu augmente d'une unité à chaque réception de signal EOB. La longueur de bloc déterminée par le circuit 101 est stockée dans une mémoire 103, et le circuit de comptage 101, remis à zéro par commande du signal EOB (connexion RS1), est disponible pour un nouveau comptage de longueur de bloc. Dans la réalisation décrite, c'est aussi le signal EOB qui commande l'écriture en mémoire 103 (connexion
WR).
Un circuit de décision 104 détermine, ici par comparaison à un nombre préenregistré, à partir de quel nombre de blocs -et donc de longueurs déterminées- la mémoire 103 peut être lue. Ce circuit 104, qui est ici un comparateur, est placé en sortie du circuit de comptage de blocs 102 et délivre (connexion RD) un signal de commande de lecture de la mémoire 103 au moment où le contenu du circuit 102 (le nombre de blocs dont on a déterminé les longueurs) est égal au nombre préenregistré. Ce signal de commande de lecture est aussi renvoyé vers le circuit 102 pour sa remise à zéro (connexion
RS2). Dans la réalisation décrite, le nombre préenregistré est égal à 4, et la lecture de la mémoire 103 intervient donc lorsque quatre longueurs ont été déterminées et successivement mémorisées.
Ces quatre longueurs de blocs, qui représentent ici au maximum 40 bits d'information lorsque le circuit de comptage de bits 101 est un compteur 10 bits, sont fournies en séquence à un circuit de codage de longueurs 105. Dans la réalisation décrite, ce circuit 105 est un codeur binaire linéaire systématique, dit codeur "en bloc", choisi pour son aptitude à corriger y erreurs pour x informations reçues : le nombre x de bits reçus fournis par la mémoire 103 au circuit de codage 105 étant, on l'a vu, au plus égal à 40, le nombre maximal d'erreurs que l'on veut corriger pour un tel nombre d'informations reçues est égal à 2, et le code binaire alors choisi est noté C(52, 40), 40 représentant le nombre maximal de bits reçus et les 12 bits restants étant des bits de parité.La sortie du circuit de codage 105 constitue celle de l'étage 100 de codage des longueurs de blocs.
L'étage 200 de protection sélective des blocs d'informations, représenté sur la figure 4 dans un mode particulier de réalisation, comprend ici tout d'abord une mémoire 201, constituant un circuit de classement de bits suivant la sensibilité de ces derniers aux erreurs provoquées par le canal de transmission. Pour les mots de code résultant d'un codage à longueur variable, cette sensibilité est déterminée à partir d'analyses statistiques préalables, dont les résultats sont groupés dans une table associée à la mémoire 201.Les bits délivrés par la chaîne 10 de codage à longueur variable sont stockés dans la mémoire 201 et ensuite relus suivant une séquence d'adresses contenues dans la table, en vue d'une remise en ordre de ces bits (en général par ordre de sensibilité décroissante), qui sont alors fournis à un circuit de codage sélectif en fonction dudit classement, tel qu'un codeur 202 dit Blokh-Zyablov, choisi pour son aptitude à permettre plusieurs niveaux de codage selon le classement de bits effectué.
Dans tous les cas, ce codeur 202 est capable de coder au plus K bits. Si la longueur L d'un bloc d'informations est inférieure à cette capacité de codage K, les (K-L) bits non utilisés donnent lieu à une mise à zéro dans la chaîne d'informations de longueur K traitée par le codeur
Blokh-Zyablov 202. Si au contraire la longueur L est supérieure à la capacité K, seuls K bits sont codés. Les (L-K) bits restants ne sont pas codés et sont multiplexés avec les mots de code délivrés par le codeur Blokh-Zyablov, dans l'étage de multiplexage 300.
Dans le cas présent, on a choisi de disposer par exemple de quatre niveaux de codage, c'est-à-dire d'une protection sélective à quatre niveaux. Le codeur 202, représenté sur la figure 5, comprend alors, tout d'abord, un circuit de démultiplexage 210, puis, en parallèle, quatre circuits 211 à 214 de codage sélectif recevant chacun les bits qui lui sont affectés par le circuit 210. Dans l'exemple décrit, la capacité de codage K du codeur 202 est de 489 bits, et lesdits circuits de codage sélectif reçoivent respectivement, au plus, les signaux suivants, correspondant à chaque niveau de protection
- circuit 211 : 113 bits (niveau 1 de protection), représentant les bits les plus importants dans chaque bloc
- circuit 212 : 125 bits (niveau 2)
- circuit 213 : 125 bits (niveau 3)
- circuit 214 : 126 bits (niveau 4) représentant les bits les moins importants dans chaque bloc.Si la longueur d'un bloc est supérieure à 489 bits, les bits supplémentaires ne sont pas codés, ni protégés.
En sortie de ces quatre circuits de codage 211 à 214 est ensuite prévue une mémoire matricielle 215 de stockage des signaux codés de sortie de ces circuits, puis un circuit 216 de multiplication matricielle du contenu de la mémoire 215 par la matrice transposée Gt de la matrice G suivante
Figure img00110001
<tb> <SEP> 1000
<tb> G= <SEP> 1100 <SEP>
<tb> <SEP> 1010
<tb> <SEP> 1001
<tb>
La mémoire matricielle 215 comprend 4 lignes, autant que de niveaux de protection sélective, et 127 colonnes. Ce format est également celui de la matrice, notée C, du résultat de ladite multiplication matricielle.
Les signaux EOB de fin de bloc déjà mentionnés assurent la commande d'écriture, puis de lecture de la mémoire 215. Des circuits à retard 217 et 218 sont intercalés dans les connexions de commande d'écriture et de lecture, respectivement WR et RD, de la mémoire 215 pour tenir compte de la durée des opérations de codage sélectif et synchroniser ces deux commandes par rapport aux signaux à mémoriser puis à lire.
La sortie du circuit 216, qui constitue celle du codeur 202, est fournie à un circuit de raccourcissement 203, permettant de supprimer, éventuellement, c'est-à-dire s'ils existent, les (K-L) bits mis à zéro, et la sortie de ce circuit 203, qui constitue celle de l'étage 200, est alors envoyée vers l'étage de multiplexage 300.
Le fonctionnement du codeur 202 dont on vient de donner un exemple de réalisation est le suivant. Soit ki le nombre de bits pour chacun des niveaux de codage, avec i = 1 à 4 dans le cas de quatre niveaux de codage. Les nombres k1, k2, k3, k4 étant associés respectivement à chacun des quatre niveaux, on ajoute alors à chacun des ki bits un nombre mi correspondant de bits de parité lié au degré de protection recherché pour chaque niveau. Dans l'exemple ici décrit, on a choisi m1 = 14, m2 = 2, m3 = 2, m4 = 1, le choix des couples (mi, ki) devant permettre le rangement des mots de code ainsi constitués dans la mémoire 215, avec une disposition qui est la suivante, en appelant M la matrice correspondant au contenu de cette mémoire ( m1 . . . ) ( k1
( m2...) ( k2 ) M = . . .m3.. .) ( k3
(...m4...) ( k4 )
Pour le codeur ici décrit, à quatre niveaux de protection, les mots de code sont obtenus en multipliant par cette matrice M la transposée Gt de la matrice G
Figure img00120001
<tb> <SEP> 1111
<tb> Gt <SEP> = <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP>
<tb> <SEP> 0010
<tb> <SEP> 0001
<tb> ce qui donne
Figure img00130001
<tb> <SEP> t <SEP> ( <SEP> ligne <SEP> 1 <SEP> ) <SEP>
<tb> C <SEP> = <SEP> GtM <SEP> =
<tb> <SEP> 2 <SEP> m4 <SEP> ) <SEP> ( <SEP> k4 <SEP> ) <SEP> ~
<tb>
Comme on le constate, du fait de la structure de la matrice G qui ne diffère de la matrice unité que par le contenu de sa première colonne, le mot de code produit par bloc (constitué par la succession C1 à C4 des quatre lignes de la matrice C ci-dessus) est quasi-systématique puisque la multiplication matricielle effectuée a conduit, pour la ligne 1 non portée en détail par souci de simplification, à une combinaison linéaire de bits masquant une partie des bits initiaux et réalisant donc une perte de ces bits d'information. Cependant, on retrouve quand même une partie des bits d'information dans les lignes suivantes, ce qui facilite le processus de raccourcissement ultérieur dans le circuit de raccourcissement 203.
Dans le cas où les longueurs de bloc sont inférieures ou égales à la capacité de codage K, tous les bits reçus par le codeur 202 sont codés. Lorsqu'au contraire ces longueurs sont supérieures à K, l'étage 300 assure, on l'a vu, non seulement le multiplexage des signaux issus des étages de codage de longueurs et de protection sélective, mais aussi celui des (L-K) bits excédentaires qui n'ont pas pu être codés par le codeur 202. Le multiplexage est réalisé, dans l'un ou l'autre cas, par un multiplexeur 301, et ce dernier est suivi d'une mémoire-tampon 302 prévue pour assurer la régulation du débit des signaux de sortie du sous-ensemble de codage avec protection sélective.Bien entendu, il est possible de regrouper ces moyens de régulation de débit et le circuit de régulation de débit de la chaîne 10 de codage à longueur variable en un unique sous-ensemble de régulation de débit.
Le sous-ensemble de codage sans protection sélective, référencé 400 et prévu ensuite, est en général différent selon que le canal de transmission a ou non une mémoire.
Lorsque ce canal a une mémoire, c'est-à-dire lorsque les erreurs surviennent par paquets, ce sous-ensemble de codage est, de préférence, un codeur de type Reed-Salomon, avec alors la présence éventuelle d'un entrelaceur par symbole, dans la chaîne de transmission, pour réaliser l'adaptation entre la longueur des paquets d'erreur et le nombre de bits constituant les symboles du code Reed-Salomon. Dans le cas où au contraire le canal est sans mémoire, le sous-ensemble de codage sans protection sélective est plutôt un codeur de type BCH binaire, mieux adapté à la correction d'erreurs dont les positions sont tout à fait aléatoires. Ces codes Reed-Salomon et BCH sont par exemple décrits dans l'ouvrage "Theory and practice of error control codes", R. Blahut, Addison-Wesley Publishing Company, mai 1984 et ne seront donc pas davantage évoqués.

Claims (14)

REVENDICATIONS
1. Système de codage de signaux numériques agencés en blocs d'informations, ledit système comprenant un codeur de source suivi d'un codeur de canal de transmission, caractérisé en ce que, dans le cas où le codeur de source est une chaîne de codage à longueur variable comprenant notamment un circuit de régulation de débit, le codeur de canal comprend en série un sous-ensemble de codage avec protection sélective et un sous-ensemble de codage sans protection sélective.
2. Système de codage selon la revendication 1, caractérisé en ce que ledit sous-ensemble de codage avec protection sélective comprend
(A) un étage de codage de longueurs de blocs, prévu pour déterminer le long d'un bloc une longueur cumulée de mots de code issus dudit codeur de source et assurer le codage des longueurs de blocs ainsi déterminées
(B) un étage de protection sélective desdits blocs d'informations
(C) un étage de multiplexage des signaux issus desdits étages de codage de longueurs et de protection sélective.
3. Système de codage selon la revendication 2, caractérisé en ce que l'étage de codage de longueurs comprend
(A) des moyens de détermination de la longueur de chaque bloc d'informations après le codage à longueur variable, comprenant eux-mêmes
(a) un circuit de comptage de bits, prévu pour recevoir les signaux codés à longueur variable délivrés par le codeur de source en association à chaque bloc et compter le nombre de bits de tels signaux pour chaque bloc
(b) une mémoire de stockage de la sortie dudit circuit de comptage de bits
(B) des moyens de comptage du nombre de blocs dont on a déterminé la longueur, comprenant eux-mêmes
(c) un circuit de comptage de blocs, prévu pour recevoir des signaux de fin de bloc également délivrés par ledit codeur de source
(d) un circuit de décision, prévu pour commander la lecture de la mémoire en fonction du signal de sortie dudit circuit de comptage de blocs
(C) des moyens de codage de longueurs, comprenant eux-mêmes
(e) un circuit de codage, prévu pour délivrer les mots de codage des longueurs desdits blocs d'information.
4. Système de codage selon la revendication 3, caractérisé en ce que
(A) le circuit de décision est un comparateur du nombre de blocs dont on détermine la longueur à un nombre préenregistré
(B) le circuit de codage est un codeur binaire linéaire systématique.
5. Système de codage selon la revendication 4, caractérisé en ce que le circuit de comptage de bits est un compteur 10 bits, et en ce que le nombre préenregistré est égal à 4.
6. Système de codage selon la revendication 5r caractérisé en ce que le codeur binaire linéaire systématique est un codeur C (52, 40), à mots de code de 40 bits maximum et 12 bits de parité.
7. Système de codage selon l'une des revendications 2 à 6, caractérisé en ce que l'étage de protection sélective de blocs d'informations comprend
(A) des moyens de classement de bits suivant leur sensibilité aux erreurs de transmission
(B) des moyens de codage sélectif en fonction dudit classement
(C) des moyens de raccourcissement des mots de code résultant dudit codage sélectif.
8. Système de codage selon la revendication 7, caractérisé en ce que
(A) les moyens de classement de bits suivant leur sensibilité aux erreurs de transmission comprennent :
(a) une mémoire, prévue pour recevoir dans une première zone de mémoire, les signaux codés à longueur variable issus du codeur de source et, dans une deuxième zone de mémoire, pour l'adressage de ladite première zone de mémoire, le rang desdits signaux codés, et délivrer lesdits signaux codés dans un ordre modifié en fonction dudit adressage
(B) les moyens de codage sélectif en fonction dudit classement comprennent
(b) un codeur dit de Blokh-Zyablov
(C) les moyens de raccourcissement des mots de codage sélectif comprennent des moyens de suppression de bits.
9. Système de codage selon la revendication 8, caractérisé en ce que le codeur de Blokh-Zyablov est à quatre niveaux de protection sélective et comprend successivement un circuit de démultiplexage des signaux de sortie des moyens de classement de bits, quatre circuits de codage sélectif en parallèle, une mémoire matricielle de stockage des signaux de sortie de ces circuits de codage sélectif , et un circuit de multiplication matricielle du contenu de ladite mémoire par la matrice transposée Gt de la matrice G suivante
Figure img00170001
<tb> ladite mémoire matricielle comprenant autant de lignes que de niveaux de protection sélective et 127 colonnes.
<tb> <SEP> 1001
<tb> <SEP> 1010
<tb> G= <SEP> 1100
<tb> <SEP> 1000
10. Système de codage selon l'une des revendications 8 et 9, caractérisé en ce que
(1) lorsque la longueur L du bloc considéré est inférieure ou égale à la capacité de codage K dudit étage de protection sélective, l'étage de multiplexage comprend
(A) des moyens de multiplexage des signaux de sortie dudit étage de codage de longueurs des blocs et dudit étage de protection sélective des blocs
(B) des moyens de régulation du débit des signaux de sortie desdits moyens de multiplexage
(2) lorsque ladite longueur L est supérieure à K, lesdits moyens de multiplexage sont prévus pour assurer également le multiplexage des (L-K) bits non codés.
11. Système de codage selon la revendication 10, caractérisé en ce que les moyens de régulation de débit comprennent une mémoire-tampon prévue pour délivrer d'une part des signaux de régulation de débit renvoyés vers le sous-ensemble de codage avec protection sélective et d'autre part les signaux de sortie de ce sous-ensemble.
12. Système de codage selon l'une des revendications 10 et 11, caractérisé en ce que lesdit moyens de régulation de débit et le circuit de régulation de débit de la chaîne de codage à longueur variable sont regroupés en un seul sous-ensemble de régulation de débit.
13. Système de codage selon l'une des revendications 1 à 12, caractérisé en ce que ledit sous-ensemble de protection non sélective est un codeur de type Reed-Salomon.
14. Système de codage selon l'une des revendications 1 à 12, caractérisé en ce que ledit sous-ensemble de protection non sélective est un codeur de type BCH.
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