JPS6088370A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6088370A JPS6088370A JP58196767A JP19676783A JPS6088370A JP S6088370 A JPS6088370 A JP S6088370A JP 58196767 A JP58196767 A JP 58196767A JP 19676783 A JP19676783 A JP 19676783A JP S6088370 A JPS6088370 A JP S6088370A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input
- output
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は内部機能試験の容易化を図った論理回路に関
する。
する。
所定の論理機能を有する論理回路の機能試験を行なう場
合、従来ではたとえば第１図に示すように論理回路１０
の複数の入力端子１１からテス） ノｅターンを入力し
、これが論理回路１０内を伝播され複数の出力端子１２
から出力されたものを、予め用意されている期待値と比
較することによって行なっている。ところが、この従来
方法によれば、論理回路内部の構成が複雑Ｖ’ｈスｒつ
ｈ−λカテストノぐｌ−ンのＩケづ；１曽Ｊ１盲１１−
これによって試験時間が長くかかるという不都合が生じ
る。
合、従来ではたとえば第１図に示すように論理回路１０
の複数の入力端子１１からテス） ノｅターンを入力し
、これが論理回路１０内を伝播され複数の出力端子１２
から出力されたものを、予め用意されている期待値と比
較することによって行なっている。ところが、この従来
方法によれば、論理回路内部の構成が複雑Ｖ’ｈスｒつ
ｈ−λカテストノぐｌ−ンのＩケづ；１曽Ｊ１盲１１−
これによって試験時間が長くかかるという不都合が生じ
る。
さらに論理回路のうちの順序回路は、第２図のように複
数のレジスタ１３と各種ケ°−ト回路等からなる組合わ
せ回路１４との組み合わせの形で表現でき、このような
順序回路の機能試験は従来、次のような方法で行なわれ
ている。すなわち、この方法は一般にスキャン・ぐス法
等と呼ばれているものであシ、上記複数のレジスタ１３
が切替信号ＳＷに応じて、前段の内容が後段のものに入
力されるようなシフトレジスタを（１り成するようにし
ておき、機能試験時にはこれらのレジスタ１３に並列的
に転送用パルスφを入力して各レジスタ１３の内容を最
終段のレジスタ出力として順次取シ出し、この値を観測
するようにしている。この方法によれば、第１図のもの
に比べて入力テスト・母ターン数を減らすことができる
が、観測できる値がレジスタ１３の内容に限定される。
数のレジスタ１３と各種ケ°−ト回路等からなる組合わ
せ回路１４との組み合わせの形で表現でき、このような
順序回路の機能試験は従来、次のような方法で行なわれ
ている。すなわち、この方法は一般にスキャン・ぐス法
等と呼ばれているものであシ、上記複数のレジスタ１３
が切替信号ＳＷに応じて、前段の内容が後段のものに入
力されるようなシフトレジスタを（１り成するようにし
ておき、機能試験時にはこれらのレジスタ１３に並列的
に転送用パルスφを入力して各レジスタ１３の内容を最
終段のレジスタ出力として順次取シ出し、この値を観測
するようにしている。この方法によれば、第１図のもの
に比べて入力テスト・母ターン数を減らすことができる
が、観測できる値がレジスタ１３の内容に限定される。
し７ヒがって、ｔｕｒｒｊ点を増加する場合にはレジス
タ１３を余分に追加する必−双がある。ところが、レジ
スタ１３は一般のり“−ト回路等と比べて構成素子蚊が
多くなる割合が高いので、回路全体の規模が大壓化する
という不都合がある。さらにこの方法Ｃてよれば、レジ
スタ１３の数が多くなると、これらの内容を外部に取シ
出すための時間が長くなり、この結果、試験時間が長く
なるという不都合が生じる。
タ１３を余分に追加する必−双がある。ところが、レジ
スタ１３は一般のり“−ト回路等と比べて構成素子蚊が
多くなる割合が高いので、回路全体の規模が大壓化する
という不都合がある。さらにこの方法Ｃてよれば、レジ
スタ１３の数が多くなると、これらの内容を外部に取シ
出すための時間が長くなり、この結果、試験時間が長く
なるという不都合が生じる。
この発明は上記のような事情を考（バしてなされたもの
であり、その目的とするところは、篠“石機能化され回
路構成が複＆（（１化されたものに対しても、その機能
試験を短時間で行なうことのできる論理回路を提供する
ことにある。
であり、その目的とするところは、篠“石機能化され回
路構成が複＆（（１化されたものに対しても、その機能
試験を短時間で行なうことのできる論理回路を提供する
ことにある。
この発明による論理回路は、所定の論理機能を有する論
理部内の任意の回路点の信号を複数の各信号ｒＮに導き
、さらに上記論理部とは別にυ数の排他的論理和回路を
設け、これらの排他的論理和回路を前段の出力が後段の
一方の入力として力見られかつ他方の入力として上記複
数の信号線の各信号を与える如く多段接続するとともに
、初段の一方の入力として制御信号を力え、論理部にテ
ス）／４ターンを入力したときに上記多段接続された複
数の排他的論理和回路のうち終段のものの出力を観測す
るようにしている。
理部内の任意の回路点の信号を複数の各信号ｒＮに導き
、さらに上記論理部とは別にυ数の排他的論理和回路を
設け、これらの排他的論理和回路を前段の出力が後段の
一方の入力として力見られかつ他方の入力として上記複
数の信号線の各信号を与える如く多段接続するとともに
、初段の一方の入力として制御信号を力え、論理部にテ
ス）／４ターンを入力したときに上記多段接続された複
数の排他的論理和回路のうち終段のものの出力を観測す
るようにしている。
さらにこの発明による論理回路は、任意の回路点の信号
を上記複数の信号線に導く際に各信号を出力制御可能と
して、任意の１つの回路点における信号のみを上記終段
の排他的論理和回路から出力するようにしている。
を上記複数の信号線に導く際に各信号を出力制御可能と
して、任意の１つの回路点における信号のみを上記終段
の排他的論理和回路から出力するようにしている。
以下図面を参照してこの発明の一実施例を説明する。第
３図はこの発明に係る論理回路の一実施例による構成を
示す回路図である。図において２ノは各ｒＭ’ｆ−）回
路、レジスタ等から構成され、所定の論理機能を有する
論理部であシ、２２はこの論理部２１ｔｌＣ入力を供給
するための入力端子、２３はこの論理部２１からの信号
が出力される出力端子である。さらに上記論理部２１内
の複数の任意回路点、すなわちそこの信号を観測する必
要の有る回路点、たとえば図示するようにＡＮＤ’ｙ’
−トｚ４ｔＤ出力点２５、ＯＲダート２６の出力点２７
およびインバータ２８の出力点２９には、それぞれの回
路点の信号を樽く信号線３１．３２．３３が接続されて
いる。
３図はこの発明に係る論理回路の一実施例による構成を
示す回路図である。図において２ノは各ｒＭ’ｆ−）回
路、レジスタ等から構成され、所定の論理機能を有する
論理部であシ、２２はこの論理部２１ｔｌＣ入力を供給
するための入力端子、２３はこの論理部２１からの信号
が出力される出力端子である。さらに上記論理部２１内
の複数の任意回路点、すなわちそこの信号を観測する必
要の有る回路点、たとえば図示するようにＡＮＤ’ｙ’
−トｚ４ｔＤ出力点２５、ＯＲダート２６の出力点２７
およびインバータ２８の出力点２９には、それぞれの回
路点の信号を樽く信号線３１．３２．３３が接続されて
いる。
さらに上記論理部２ノの他に１上記信号線３１゜３２．
３３の数に対応して３個の排他的論理和回路（以下ＥＸ
−ＯＲ回路と略称する）３４，３５゜３６が設けられて
いる。上記３個のＥＸ−ＯＲ回路３４．３５．３６は図
示するように、前段の出力が後段の一方の入力として与
えられかつ他方の入力として上記３本の信号線３１ 、
３２゜３３の各信号が与えられる如く多段接続されてお
り、初段のＥＸ−（ＩＲ回路３４の一方の入力として制
御信号ＳＩＧが入力されている。
３３の数に対応して３個の排他的論理和回路（以下ＥＸ
−ＯＲ回路と略称する）３４，３５゜３６が設けられて
いる。上記３個のＥＸ−ＯＲ回路３４．３５．３６は図
示するように、前段の出力が後段の一方の入力として与
えられかつ他方の入力として上記３本の信号線３１ 、
３２゜３３の各信号が与えられる如く多段接続されてお
り、初段のＥＸ−（ＩＲ回路３４の一方の入力として制
御信号ＳＩＧが入力されている。
このような構成でなる論理回路の機能試験は次のように
して行なわれる。まず、論理部２）の機能試験に先立っ
て、ｌ：：Ｘ−０Ｒ回路３４ 、 、？ ５ 。
して行なわれる。まず、論理部２）の機能試験に先立っ
て、ｌ：：Ｘ−０Ｒ回路３４ 、 、？ ５ 。
３６からなる信号経路に故障が発生していないかどうか
が試、験される。この試験は前記初段のＥＸ−ＯＲ回路
３４−に入力されている制御信号ＳＩＧのレベルをたと
えば°”０”から°゛１”に変化させることにより行な
われる。このとき、ＥＸ−ＯＲ回路３４ 、 、？５
、 、？６どうしを接続する配線およびＥＸ−ＯＲ回路
３４．３５．３６自体にそれぞれ故障が生じていなけれ
ば、制御信号Ｓ■Ｇのレベル変化は終段のＥＸ−ＯＲ回
路３６からの出力信号に伝達される。したがって、この
ＥＸ−ＯＲ回路３６からの出力信号を観測すれば、ＥＸ
−ＯＲ回路３４，３５．３６からなる信号経路に故障が
発生しているか否かが判断できる。
が試、験される。この試験は前記初段のＥＸ−ＯＲ回路
３４−に入力されている制御信号ＳＩＧのレベルをたと
えば°”０”から°゛１”に変化させることにより行な
われる。このとき、ＥＸ−ＯＲ回路３４ 、 、？５
、 、？６どうしを接続する配線およびＥＸ−ＯＲ回路
３４．３５．３６自体にそれぞれ故障が生じていなけれ
ば、制御信号Ｓ■Ｇのレベル変化は終段のＥＸ−ＯＲ回
路３６からの出力信号に伝達される。したがって、この
ＥＸ−ＯＲ回路３６からの出力信号を観測すれば、ＥＸ
−ＯＲ回路３４，３５．３６からなる信号経路に故障が
発生しているか否かが判断できる。
上記試１険によりＥＸ−ＯＲ回路３４ 、３５ 、３６
からなる信号経路に故障が発生していないことが判明し
たならば、次に論理部２ノに入力端子２２から所定のテ
ストパターンを入力する。このとき、出力端子２３から
の出力信号を期待値と比較することにより論理部２ノの
機能試験を行なう。さらにこれと同時に、終段のＥＸ−
ＯＲ回路３６の出力信号を期待値と比１段することによ
り、論理部２ノの内部の回路点２５，２７゜２９の信号
の試験を行なうことができる。これは一定のテス） ノ
ｅターンを入力したとき、論理部２ノが正常であれば各
回路点２５．２７．２９の信号は一義的に決定され、終
段のＥＸ−０１１回路３６の出力信号も１工”、 ”ｏ
”いずれかのレベルに一珪的に決定される。なお、この
場合、ｆｌｊＩＪ御信号ＳＩＧは１１１″、 ＠Ｑ”い
ずれかのレベルに設定されている。ここでもし、上記回
路点２５゜２６．２７のうち１つの信号が正規のレベル
とは逆になっている場合、この信号は終段のＥＸ−ＯＲ
回路３６まで伝播されるノｆ 、ＥＸ−ＯＲ回路３６の
出力信号は期待値と異なる値になる。
からなる信号経路に故障が発生していないことが判明し
たならば、次に論理部２ノに入力端子２２から所定のテ
ストパターンを入力する。このとき、出力端子２３から
の出力信号を期待値と比較することにより論理部２ノの
機能試験を行なう。さらにこれと同時に、終段のＥＸ−
ＯＲ回路３６の出力信号を期待値と比１段することによ
り、論理部２ノの内部の回路点２５，２７゜２９の信号
の試験を行なうことができる。これは一定のテス） ノ
ｅターンを入力したとき、論理部２ノが正常であれば各
回路点２５．２７．２９の信号は一義的に決定され、終
段のＥＸ−０１１回路３６の出力信号も１工”、 ”ｏ
”いずれかのレベルに一珪的に決定される。なお、この
場合、ｆｌｊＩＪ御信号ＳＩＧは１１１″、 ＠Ｑ”い
ずれかのレベルに設定されている。ここでもし、上記回
路点２５゜２６．２７のうち１つの信号が正規のレベル
とは逆になっている場合、この信号は終段のＥＸ−ＯＲ
回路３６まで伝播されるノｆ 、ＥＸ−ＯＲ回路３６の
出力信号は期待値と異なる値になる。
したがって、このＥＸ−ＯＲ回路３６の出力信号をｒキ
測することによっても論理部２ノの機ｍ１判定を行なう
ことができる。なお、入力端子２２から入力するテスト
ノやターンは、論理部２１内に発生する故障を予め想定
しこれを発見できるようなものが利用される。
測することによっても論理部２ノの機ｍ１判定を行なう
ことができる。なお、入力端子２２から入力するテスト
ノやターンは、論理部２１内に発生する故障を予め想定
しこれを発見できるようなものが利用される。
ところで、論理部２１の機能試験を行なう場合、外部で
ｋｌ ｉｌ！！Ｉできる信号の数が多い程、テストパタ
ーンの入力回数を減らすことができる。
ｋｌ ｉｌ！！Ｉできる信号の数が多い程、テストパタ
ーンの入力回数を減らすことができる。
上記実施例回路では出力端子２３からの信号だけではな
く、内部の回路点の信号も観測することができ、しかも
この回路点を外部からでは故障の発見しにくい点に設定
することができるので、テストノやターンの入力回数を
従来よシも著しく減らすことができる。したがって、高
機能化され、回路＋４成が複雑化した論理回路に対して
も、機能試験を短時間で行なうことができる。
く、内部の回路点の信号も観測することができ、しかも
この回路点を外部からでは故障の発見しにくい点に設定
することができるので、テストノやターンの入力回数を
従来よシも著しく減らすことができる。したがって、高
機能化され、回路＋４成が複雑化した論理回路に対して
も、機能試験を短時間で行なうことができる。
一方、従来のスキャンパス法と比べると、スキャンパス
法では内部レジスタの内容しか観測できないこと、レジ
スタの数が少ないと観測できる信号の数が減るので入カ
テス） ノ４ターンの１１Ｊ数を多くしなければならな
いこと、レジスタの内容を取シ出すときにはシフトレジ
スタとして動作させて順次域シ出さねばならないこと等
の不都合があるのに対して、上記実施例のものでは任意
の回路点を必要な数だけ選ぶことができ、しかもこれら
の信号はｌＴｈＸ−０Ｒ回路を介して短時間で外部に取
り出すことができる。したがって、スキャンパス法と比
べても試験時間の大幅な短縮が実現できる。
法では内部レジスタの内容しか観測できないこと、レジ
スタの数が少ないと観測できる信号の数が減るので入カ
テス） ノ４ターンの１１Ｊ数を多くしなければならな
いこと、レジスタの内容を取シ出すときにはシフトレジ
スタとして動作させて順次域シ出さねばならないこと等
の不都合があるのに対して、上記実施例のものでは任意
の回路点を必要な数だけ選ぶことができ、しかもこれら
の信号はｌＴｈＸ−０Ｒ回路を介して短時間で外部に取
り出すことができる。したがって、スキャンパス法と比
べても試験時間の大幅な短縮が実現できる。
第４図はこの発明に係る論理回路の他の実施例による構
成を示す回路図である。上記＠３図の実施例回路では、
３つの回路点２５，２７゜２９のうち奇数の回路点の信
号が正規のレベルとは異なる場合にこれを故障として判
断することができる。ところが、偶数の回路点の信号が
同時に、それぞれ正規のレベルとは異なるレベルになっ
た場合にはこれを故障と判断することはできない。した
がって、第３図の実施例回路は故障の発生が比較的少な
い論理回路に実施すれば有効である。これに対してこの
第４図のものでは偶数の回路点の信号が同時に、それぞ
れ正規のレベルと異なっていてもこれを故障として判断
できるようにしたものである。なお、第４図において第
３図と対応する個所には同一符号を付して説明する。こ
の実施例回路では、前記回路点２．５ 、２７ 、２９
を信号線３１．３２、？、？にそり、それ直接的に接続
する代。に、各回路点 ２ ．５ 、 ２ ７ 、 ２
９ を ＡＮＤ ）Ｉ“−ト ４１．４２゜４３の各
一方入方端に接続踵これらＡ、ＮＯダート４１．４２．
４３の出方端を信号線３１，３２゜３３にそれぞれ接続
するようにしている。さらに上記ＡＮＤダート４ノ、４
２．４３の各他端入力端は新／ζに設けられるデコーダ
５ノの３つの出力ｆにのうちの１つにそれぞれ接続され
ている。
成を示す回路図である。上記＠３図の実施例回路では、
３つの回路点２５，２７゜２９のうち奇数の回路点の信
号が正規のレベルとは異なる場合にこれを故障として判
断することができる。ところが、偶数の回路点の信号が
同時に、それぞれ正規のレベルとは異なるレベルになっ
た場合にはこれを故障と判断することはできない。した
がって、第３図の実施例回路は故障の発生が比較的少な
い論理回路に実施すれば有効である。これに対してこの
第４図のものでは偶数の回路点の信号が同時に、それぞ
れ正規のレベルと異なっていてもこれを故障として判断
できるようにしたものである。なお、第４図において第
３図と対応する個所には同一符号を付して説明する。こ
の実施例回路では、前記回路点２．５ 、２７ 、２９
を信号線３１．３２、？、？にそり、それ直接的に接続
する代。に、各回路点 ２ ．５ 、 ２ ７ 、 ２
９ を ＡＮＤ ）Ｉ“−ト ４１．４２゜４３の各
一方入方端に接続踵これらＡ、ＮＯダート４１．４２．
４３の出方端を信号線３１，３２゜３３にそれぞれ接続
するようにしている。さらに上記ＡＮＤダート４ノ、４
２．４３の各他端入力端は新／ζに設けられるデコーダ
５ノの３つの出力ｆにのうちの１つにそれぞれ接続され
ている。
このデコーダ５１ＫＦｉたとえば２ビツトの信号が入力
され１この２ビツトの信号のレベル状態に応じて３つの
出力端のうちの１っ汐ｆ”ｌ”に、残りが０”に設定さ
れるようになっている。
され１この２ビツトの信号のレベル状態に応じて３つの
出力端のうちの１っ汐ｆ”ｌ”に、残りが０”に設定さ
れるようになっている。
このような構成によれば、デコーダ５１の３つの出力端
のうち１”にされている信号が入力しテイル３−１１）
ノＡＮＤｒ” −） ４１ 、４２ 、４３ＣＤうちの
１つが、３つの回路点２６，２７．２９のうち１つの信
号を信号線３１ 、３２ 、 、？ ２の１つに出力す
る。したがって、デコーダ５１への入力信号の設定を変
えることによりＥＸ−ＯＲ回路３６の出力信号としてす
べての回路点２５゜２７．２９（Ｆ：おける信号を独立
して取シ出すことができる。このため、１つ以上の回路
点の４８号が同時に、それぞれ正規のレベルと異なって
いてもこれを故障して判断することができる。
のうち１”にされている信号が入力しテイル３−１１）
ノＡＮＤｒ” −） ４１ 、４２ 、４３ＣＤうちの
１つが、３つの回路点２６，２７．２９のうち１つの信
号を信号線３１ 、３２ 、 、？ ２の１つに出力す
る。したがって、デコーダ５１への入力信号の設定を変
えることによりＥＸ−ＯＲ回路３６の出力信号としてす
べての回路点２５゜２７．２９（Ｆ：おける信号を独立
して取シ出すことができる。このため、１つ以上の回路
点の４８号が同時に、それぞれ正規のレベルと異なって
いてもこれを故障して判断することができる。
なお、この実施例の場合、デコーダ５１の入力信号の設
定を変えて回路点２５，２７．２９における信号を順次
外部に取り出す必要があるため、試験時間は第３図のも
のよりもわずかに長くなるが、故障の生じる確率の大き
い論理回路に対しては極めて有効である。
定を変えて回路点２５，２７．２９における信号を順次
外部に取り出す必要があるため、試験時間は第３図のも
のよりもわずかに長くなるが、故障の生じる確率の大き
い論理回路に対しては極めて有効である。
また上記実施例では、７″コーダ５）の出方に応じて回
路点２５，２７．２９の信号が独立に」反９出されるの
で、ＥＸ−ＯＲ回路３４，３５゜、？６の代力に単なる
ＯＲダートを用いるよりにしてもよい。このＯＲダート
を用いれば、ＥＸ−ＯＲ回路を用いたときに比べて構成
素子数を少なくすることができ、論理部２１内において
観測する必要の有る回路点が多くなるような場合には極
めて有効となる。
路点２５，２７．２９の信号が独立に」反９出されるの
で、ＥＸ−ＯＲ回路３４，３５゜、？６の代力に単なる
ＯＲダートを用いるよりにしてもよい。このＯＲダート
を用いれば、ＥＸ−ＯＲ回路を用いたときに比べて構成
素子数を少なくすることができ、論理部２１内において
観測する必要の有る回路点が多くなるような場合には極
めて有効となる。
なお、この発明は上記の実施ダ１１に限定されるもので
はなく１重々の変形が可能であることはいうまでもない
。たとえば論理部２１内で信号観１１＋１７を行なう回
路点が３つである場合につめて説明したが、これは必要
に応じた数だけ設けるようにすｉｚばよく、これに伴い
ＥＸ−ＯＲ回路の数も増加すればよい。したがって、Ｍ
４図中のデコーダ５ノも２人カー３出方のものに限定さ
れるものではない。
はなく１重々の変形が可能であることはいうまでもない
。たとえば論理部２１内で信号観１１＋１７を行なう回
路点が３つである場合につめて説明したが、これは必要
に応じた数だけ設けるようにすｉｚばよく、これに伴い
ＥＸ−ＯＲ回路の数も増加すればよい。したがって、Ｍ
４図中のデコーダ５ノも２人カー３出方のものに限定さ
れるものではない。
以上説明したようにこの発明によれば、所定の論理機ｈ
トを有する論理部内の任意の回路点のイ、１号を′ｆ、
！敢の各信号線に直］妾もしくは選択的に導き、もＶ・
敢の６１４ ’Ｉｔ！Ｉ的論理和回路を前段の出方が後
段の一方の入力として与えられかつ伯方の入力として上
記復敢の信号線の各信号を与える如くδ段Ｊ７ン絖する
とともに、初段の一方の人力とし−Ｃ１ｌＩＩＩも１ｔ
ｌ信号２与え、論理部にテスト−やターンを人力し／Ｃ
ときに上記多段接続された複数の排油的論理４１回路の
うら終段のものの出方を卸訓するようにしたものである
。このために、高１＜μ能化され回路構成が複雑化され
たものに対しても、その機能試験を短時間でｔテなうこ
とができる論理回路を提供することができる。
トを有する論理部内の任意の回路点のイ、１号を′ｆ、
！敢の各信号線に直］妾もしくは選択的に導き、もＶ・
敢の６１４ ’Ｉｔ！Ｉ的論理和回路を前段の出方が後
段の一方の入力として与えられかつ伯方の入力として上
記復敢の信号線の各信号を与える如くδ段Ｊ７ン絖する
とともに、初段の一方の人力とし−Ｃ１ｌＩＩＩも１ｔ
ｌ信号２与え、論理部にテスト−やターンを人力し／Ｃ
ときに上記多段接続された複数の排油的論理４１回路の
うら終段のものの出方を卸訓するようにしたものである
。このために、高１＜μ能化され回路構成が複雑化され
たものに対しても、その機能試験を短時間でｔテなうこ
とができる論理回路を提供することができる。
第１１ｇおよび第２図はそれぞれ従来の論理回路の機能
に躊を説明するだめの回路図、第３図はこの発明の一実
施例による構成を示す回路図、第４図はこの発明の他の
実施例による構成を示す回路図である。 ２１・・・論理部、２２・・・入力端子、２３・・・出
力Ｐｌ’Ａｔ子、２５，２７．２９・・・論理部内の回
路点１．１１’、３２．３３・・・信号線１．？ ４
、３５ 、 、？ ６＝・・１Ｊｌｉ他的論理和回Ｍ（
ＥＸ−ｏｎ回路）、４１，４２゜４３・・・ＡＮＩ）
ｒ〜ト、５１・・・デコーダ。
に躊を説明するだめの回路図、第３図はこの発明の一実
施例による構成を示す回路図、第４図はこの発明の他の
実施例による構成を示す回路図である。 ２１・・・論理部、２２・・・入力端子、２３・・・出
力Ｐｌ’Ａｔ子、２５，２７．２９・・・論理部内の回
路点１．１１’、３２．３３・・・信号線１．？ ４
、３５ 、 、？ ６＝・・１Ｊｌｉ他的論理和回Ｍ（
ＥＸ−ｏｎ回路）、４１，４２゜４３・・・ＡＮＩ）
ｒ〜ト、５１・・・デコーダ。
Claims (1)
- 【特許請求の範囲】 ｉｌ＋ 所定の論理機能を有する論理部と、この論理部
内の任意回路点の信号を導く複数の信号線と、初段の一
方の入力として割＋１Ｌｉｌ信号が与えられるとともに
前段の出力が後段の一方の入力として与えられかつ他方
の入力として上記複数の信号線の各信号が与えられる如
く多段接続される複数の排他的論理和回路とを具備した
ことを特徴とする論理回路。 （２）所定の論理機能を有する論理部と、この論理部内
の複数の任意回路点の信号がそれぞれ入力され各入力信
号を複数の各信号線に出力制御する手段と、初段の一方
の入力として側網１信吋が与えられるとともに前段の出
力が後段の一方の入力として与えられかつ他方の入力と
して上記複数の信号線の各信号が与えられる如く多軸し
たことを特徴とする論理回路。 （３） 前記論理和型ｒ−）回路が排他的論理和回路で
ある特許請求の範囲第２項に記載の論理回路。 （４） 前記論理和型ｆ−）回路がオアｒ−）である特
許請求の範囲第２項に記載の論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196767A JPS6088370A (ja) | 1983-10-20 | 1983-10-20 | 論理回路 |
| EP84112567A EP0151694B1 (en) | 1983-10-20 | 1984-10-18 | Logic circuit with built-in self-test function |
| DE8484112567T DE3486064T2 (de) | 1983-10-20 | 1984-10-18 | Logische schaltung mit eingebauter selbsttestfunktion. |
| US06/662,142 US4682331A (en) | 1983-10-20 | 1984-10-18 | Logic circuit with self-test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196767A JPS6088370A (ja) | 1983-10-20 | 1983-10-20 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6088370A true JPS6088370A (ja) | 1985-05-18 |
Family
ID=16363279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58196767A Pending JPS6088370A (ja) | 1983-10-20 | 1983-10-20 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4682331A (ja) |
| EP (1) | EP0151694B1 (ja) |
| JP (1) | JPS6088370A (ja) |
| DE (1) | DE3486064T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4739250A (en) * | 1985-11-20 | 1988-04-19 | Fujitsu Limited | Semiconductor integrated circuit device with test circuit |
| US4749947A (en) * | 1986-03-10 | 1988-06-07 | Cross-Check Systems, Inc. | Grid-based, "cross-check" test structure for testing integrated circuits |
| CA1306496C (en) * | 1987-04-13 | 1992-08-18 | Joseph L. Ardini, Jr. | Method and apparatus for high accuracy measurement of vlsi components |
| US5065090A (en) * | 1988-07-13 | 1991-11-12 | Cross-Check Technology, Inc. | Method for testing integrated circuits having a grid-based, "cross-check" te |
| JPH03211481A (ja) * | 1990-01-17 | 1991-09-17 | Nec Corp | Ｌｓｉテスト回路 |
| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| US5960009A (en) * | 1996-08-09 | 1999-09-28 | Lucent Technologies Inc. | Built in shelf test method and apparatus for booth multipliers |
| US20050050422A1 (en) * | 2003-08-27 | 2005-03-03 | Noriko Jo | Semiconductor integrated circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3559167A (en) * | 1968-07-25 | 1971-01-26 | Ibm | Self-checking error checker for two-rail coded data |
| US3783254A (en) * | 1972-10-16 | 1974-01-01 | Ibm | Level sensitive logic system |
| US4001818A (en) * | 1975-10-22 | 1977-01-04 | Storage Technology Corporation | Digital circuit failure detector |
| US4176258A (en) * | 1978-05-01 | 1979-11-27 | Intel Corporation | Method and circuit for checking integrated circuit chips |
| US4242751A (en) * | 1978-08-28 | 1980-12-30 | Genrad, Inc. | Automatic fault-probing method and apparatus for checking electrical circuits and the like |
| US4271515A (en) * | 1979-03-23 | 1981-06-02 | John Fluke Mfg. Co., Inc. | Universal analog and digital tester |
| US4328583A (en) * | 1980-09-08 | 1982-05-04 | Rockwell International Corporation | Data bus fault detector |
| US4412327A (en) * | 1981-02-25 | 1983-10-25 | Western Electric Company, Inc. | Test circuit for checking memory output state continuously during time window |
| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US4498172A (en) * | 1982-07-26 | 1985-02-05 | General Electric Company | System for polynomial division self-testing of digital networks |
-
1983
- 1983-10-20 JP JP58196767A patent/JPS6088370A/ja active Pending
-
1984
- 1984-10-18 US US06/662,142 patent/US4682331A/en not_active Expired - Lifetime
- 1984-10-18 EP EP84112567A patent/EP0151694B1/en not_active Expired - Lifetime
- 1984-10-18 DE DE8484112567T patent/DE3486064T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0151694A2 (en) | 1985-08-21 |
| EP0151694A3 (en) | 1988-04-20 |
| US4682331A (en) | 1987-07-21 |
| DE3486064D1 (de) | 1993-03-18 |
| EP0151694B1 (en) | 1993-02-03 |
| DE3486064T2 (de) | 1993-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040017219A1 (en) | System on chip (SOC) and method of testing and/or debugging the system on chip | |
| JPS62503188A (ja) | 構成可能なゲ−トアレイ用オンチツプテストシステム | |
| JPS63263480A (ja) | 半導体集積論理回路 | |
| JPS6088370A (ja) | 論理回路 | |
| US5513189A (en) | Boundary scan system with improved error reporting using sentinel bit patterns | |
| JPS60239836A (ja) | 論理回路の故障診断方式 | |
| US5426649A (en) | Test interface for a digital circuit | |
| JPH01228322A (ja) | ゲートアレイ | |
| JPS62116271A (ja) | テスト回路 | |
| JPS6088371A (ja) | 論理回路 | |
| JPS6243222B2 (ja) | ||
| JPS6378695A (ja) | 回線接続装置 | |
| JPS63255672A (ja) | 回路ブロツクテスト回路 | |
| JPH0520898A (ja) | Ｒａｍ組込の半導体集積回路のｒａｍテスト回路 | |
| JPH0325382A (ja) | 半導体集積回路 | |
| JPS60239835A (ja) | 論理回路の故障診断方式 | |
| JPH02118475A (ja) | 論理集積回路 | |
| JPH05145019A (ja) | 集積回路 | |
| JPH06123761A (ja) | 大規模集積回路 | |
| JPH06160490A (ja) | 半導体装置 | |
| JPS60125020A (ja) | 照合回路 | |
| JPS5833740A (ja) | デイジタル入力回路における混触検出方式 | |
| JPH01192161A (ja) | 半導体装置 | |
| JPH0714392U (ja) | 集積回路 | |
| JPS5876773A (ja) | 布線試験機のアドレス制御方式 |