DE1937249B2 - Selbstpruefende fehlererkennungsschaltung - Google Patents

Description

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■40 Die Erfindung betrifft eine selbstprüfende Fehlererkennungsschaltung für zweiadrig komplementär binärcodierte Informationen, die als Teilsignalpaare der Fehlererkennungsschaltung zugeführt werden.

Ec äst bekannt, zur leichteren Erkennung von Fehlern ein binäres Zeichen (Bit) auf zwei Adern durch seinen wahren und seinen komplementären Wert darzustellen (DT-AS 11 65 910, 10 87 691). Die beiden zu einem Bit gehörenden Signale können als Teilsignalpaar bezeichnet werden, wobei ein Teilsignal des Paares auch als Bitteilsignal bezeichnet wird. Die Signaldarstellung eines Bits ist dann fehlerfrei, wenn beide Bitteilsignale zueinander komplementär sind.

Die Erfindung soll vor allem in Computersystemen Verwendung finden. Mit der rasch expandierenden Entwicklung dieser Systeme in bezug auf deren Umfang, Komplexität und Schnelligkeit geht eine Vervielfachung der inbegriffenen Fehlermöglichkeien beim Betrieb derselben Hand in Hand. Daraus ergibt sich die dringende Notwendigkeit, schnelle und zuverlässige Fehlererkennungssysteme in großer Anzahl den Maschinen beizuordnen oder in sie einzubauen. Um dieser Forderung zu genügen, wurden bereits viele Fehlererkennungsverfahren bekannt. Die einfachste, aber auch die teuerste Methode ist dabei diejenige, die besonders anfällige Sektionen des Computersystems in doppelter Ausführung vorsieht.

Eine andere, sehr einfache und wohl am meisten verwendete Methode beruht auf der Paritätsprüfung, wobei den zu übertragenden binärcodierten Informations- und Bitgruppen oder »Worten« ein zusätzliches Paritätsprüfbit angefügt und diesem ein solcher Wert gegeben wird, daß die Parität der binären Einsen konstant, d. h. die Anzahl der Einsen aller Worte richtigerweise je nach Wahl gerade bzw. ungerade ist. Die Änderung eines einzigen Bitwertes eines Wortes ändert folglich die Parität, was sich bei diesem bekannten Verfahren besonders ungünstig auswirkt, da die einzelnen Bits unabhängig voneinander an verschiedene Stellen im Computersystem erzeugt, über individuelle Übertragungswege geleitet und als Bitgruppen in zusätzlichen Anordnungen auf Parität geprüft werden. Außerdem können viele solche Erkennungssysteme nicht während ihres Normalbetriebes selbst geprüft werden, so daß ein Fehler unerkannt weiterverarbeitet wird, wenn die Prüfschaltung irrtümlicherweise keinen Fehler anzeigt. Um diese Unsicherheit auszuschalten, ist somit entweder ein großer Aufwand an Prüfeinrichtungen oder an hochqualifiziertem Fachpersonal erforderlich.

Zur Überprüfung von nichtcodierten binären Informationen, die beispielsweise die Schaltzustände bestimmter Einrichtungen anzeigen, ist es aus der eingangs genannten DT-AS 10 87 691 bekannt, eine Überwachungseinrichtung für eine Steuerungseinrichtung auf eigene innere Fehler derart zu überwachen, daß die Ausgangssignale von zwei Übertragungskanälen daraufhin überprüft werden, ob sie zueinander komplementär sind. Diese Prüfeinrichtung auf eigene innere Fehler kombiniert jedoch nicht zweiadrig komplementär binärcodierte Informationen, wie sie eingangs definiert wurden. Diese Einrichtung ist daher in Computersystemen wenig brauchbar. Ihre Brauchbarkeit wird weiterhin dadurch eingeschränkt, daß dem einen Kanal immer die wahren und dem anderen Kanal immer die komplementären Teilsignale eines Signalpaares zugeführt werden müssen. Die andere eingangs genannte DT-AS 1 65 910 befaßt sich mit der Datenübertragung

nd verwendet dabei die wahren und komplementären inerte der einzelnen Bits. Auch hier werden jedoch die vahren Werte einerseits und die komplementären iVerie andererseits zusammengefaßt, wobei außerdem _ur Fehlererkennung noch eine Zählung der Summe der Inipulse notwendig ist. Auch diese Einrichtung ist daher η einem Compuiersystem, in dem bekanntlich binarcodierte Worte miteinander verknüpft und verarbeitet werden, wenig brauchbar.

Der Erfindung liegt daher die Aufgabe zugrunde, mit einfachen Mitteln und unter Ausnutzung der kostenreduzierenden Technologie der integrierten Schaltkreise eine verbesserte Fehlererkennungsschaltung anzugeben die sowohl Fehler in den zu prüfenden zweiadrig komplementär binärcodierter, Informationen als auch in j_er pehiererkennungsschahung selbst entdeckt.

Diese Aufgabe wird erfindungsgemäß aurch die im Kennzeichen des Hauptanspruches beschriebene Schaltunggelöst.

Da die erfindungsgemäße Schaltung aus mehreren Schaltungseinheiten besteht, die in einer logischen Pyramide angeordnet sind, läßt sie sich leicht in integrierter Bauweise ausführen. Durch die angegebene Verknüpfung der Eingangsteilsignalpaare und durch die Erzeugung eines Ausgangssignalpaares aus diesen Eingangsteilsignalpaaren wird außerdem auf vorteilhafte Weise gleichzeitig eine Überprüfung der binären Etngangsinformation als auch der Fehlererkennungsschaltung selbst erreicht.

Abhängig davon, ob das Ausgangssignalpaar eine erste Form hat (Teilsignale komplementär zueinander) oder eine zweite Form hat (Teilsignale einander gleich), kann die Fehlererkennungsschaltung ein Signal abgeben, das aussagt, ob fehlerfreie Signalpaare anliegen und die Schaltung einwandfrei arbeitet, oder ob eine dieser beiden Eigenschaften oder beide Eigenschaften zugleich nicht vorliegen.

Bezüglich eines bestimmten Fehlers innerhalb der Fehlererkennungsschaltung existiert mindestens eine fehlerfreie Eingangsinformation, die es gestattet, genau diesen Fehler in der Prüferkennungsschallung festzustellen. Die erste Prüfeigenschaft der Fehlererkennungsschaltung besteht also darin, die Anwesenheit von fehlerhaften binären Eingangsdaten festzustellen, während sich das zweite Prüfmerkmal aus der Fähigkeit der erfindungsgemäßen Fehlererkennungsschaltung ergibt, sich selbst während des normalen Betriebes auf Fehlerfreiheit zu prüfen. Spezielle Einrichtungen zur Kontrolle des störungsfreien Betriebes der Fehlererkennungsschaltung werden damit überflüssig.

Diese beiden Prüfmerkmale erfordern mehr als ein einziges Ausgangssignal der erfindiingsgemäßen Fehlererkennungsschaltung. Würde nur ein Ausgang existieren, so müßte er entsprechend dem ersten Prüfmerkmal den einen Wert, z. B. den logischen Wert »1« für fehlerfreie Eingangsinformationen, und den entgegengesetzten Wert, d. h. den Wert »0« für fehlerhafte Eingangsinformationen, annehmen. Dann bestände aber keine Möglichkeit mehr, eine Anzeige entsprechend dem zweiten Prüfmerkmal zu liefern, da der Fehlererkennungsschal tungsausgang fehlerhafterweise z. B. in der 1-Position verweilen könnte, ohne daß das fortgesetzte Einlesen von richtigen Datcnmionriationen diesen Fehler jemals aufdecken könnte. Nimmt man zum Zwecke der Vereinfachung zwei Ausgänge für jeden Prüfschaltkreis an, so genügen diese beiden Ausgänge dem ersten Merkmal, in dem sie entweder die Werte »01« oder »10« für richtige, d.h. fehlerfrei·.-Eingangsinlormationen, und die Werte »00« oder »1 !<· für fehlerbehafieie Informationen, d.h. Fehlerinformatioiijn am Eingang, annehmen. Liegt ein Fehler in der Fehlererkennungs.xhaltung vor, so wird dem zweiten Prüfmerkmal, d. h. der Erkennung von Fehlern in der Prüfschaltung selbst, dadurch entsprochen, daß mindestens eine Prüfinformation für diesen Fehler einen »00«- oder einen »11 «-Atisgang erzeugt.

Dabei soll stets als fehlerfreie Eingangsinformaiion eine binärcodierte Information verstanden werden, in der jedes Bit durch zwei Bitteilsignale auf jeweils einer Ader derart codiert ist, daß /.. B. ein hohes Signal auf der ersten Ader und ein tiefes Signal auf der /weilen Ader den binären Wer; »1«, und ein tiefes Signal auf der ersten Ader mit einem hohen Signal auf der zweiten Ader den binären Wert »0« ergeben oder umgekehrt. Im fehlerfreien Falle sind also die beiden Bitteilsignale zueinander komplementär. Im Unterschied dazu liegt ein Fehler vor, wenn beide Signale auf den Adern entweder hoch oder beide niedrig sind.

Eine vorteilhafte Weiterbildung der Erfindung liegt darin, daß die logische Pyramide derart ausgeführt ist, daß die Teilsignalpaare je nach ihrem binären Gewicht in aufeinanderfolgenden Stufen der Pyramide zusammen mit dem vorher erhaltenen Ausgangssignalpaar kombiniert werden. Diese Ausführung der Fehlererkennungsschaltung liefert dann Vorteile, wenn die Teilsignalpaare zeitlich nacheinander anfallen, wie es /.. B. bei serienmäßig arbeitenden Rechenschaltungen der Fall sein kann.

Eine andere vorteilhafte Weiterbildung der logischen Pyramide der erfindungsgemäßen Prüfcrkennungsschaltung liegt darin, daß die Teilsignalpaare in einer ersten, größten Stufe der Pyramide verarbeitet werden, wobei die Pyramide die Form eines Tannenbaumnetzwerkes annimmt, also von Stufe zu Stule weniger Schaltungseinheiten umfaßt.

Weitere Vorteile und Merkmale der erlindungsgemnßen Fehlererkennungsschaltung sind den restlichen Unteransprüchen zu entnehmen.

Anschließend soll nun die Erfindung anhand eines in den Figuren dargestellten Ausführungsbeispielcs näher beschrieben werden. In den Zeichnungen zeigt

F i g. 1 das Schema einer logischen Schaltungseinheit aus zweistufigen UND-ODER-Schaltkreisen der erfindungsgemäßen selbstprüfenden Fehlererkennungsschaltung für zweiadrig binärcodierte informationen.

Fig. IA eine Tabelle mit den möglichen Zuordnungen aller in der Schaltungseinheit nach F i g. I auftretenden Eingangs- und Ausgangssignale.

Fig. 2 das Schema einer logischen Schaltungseinheil aus zweistufigen ODER-UND-Schaltkreisen der erfirdungsgemäßcn selbstprüfenden Fehlererkennung^ schaltung für zweiadrig binäicodierte Informationen.

F i g. 2A eine Tabelle mit den möglichen Zuordnungen aller in der Schaltungseinheit nach I- i g. 2 auftretenden Eingang«-- und Ausgangssignale.

F" i g. 3 da·* Schema einer logischen Schaliiingseinheu aus zweistufigen NOR-Schaltkreisen der erluv.lungsge· mäßen selbst ρ rufend c η Fehlenvkeimunirsscruikung Iu ι zweiadrig binärcodierte Informationen.

F i g. 3A eine Tabelle mit den möglichen Zuordnun gen aller in 'Jc .Srhaliungseinheii nach Ι-'ίμ. auftretenden Eingangs- und Ausgangsüignale.

F i g. 4 das Schema einer logischen Schaluingseinhei aus NAND-Schalikreisen der erfindungsgemä'ßei selbstprüfenden Fehlererkennungsschaltung l'ü zweiadrig binärcodierte Informationen,

Fig.4A eine Tabelle mit den möglichen Zuordnungen aller in der Schallungseinheit nach F i g. 4 auftretenden Eingangs- und Ausgangssignale,

F i g. 5 das Schaltungsschema eines ersten Ausführungsbeispiels der erfindungsgemäßen selbstprüfenden Fehlererkennungsschaltung für zweiadrig binärcodierte Informationen, zusammengesetzt aus mehreren logischen Schaltungseinheiten,

Fig.6 das Schaltungsschema eines weiteren Ausführungsbeispiels der erfindungsgemäßen selbslprüfenden Fehlererkennungsschallung für zweiadrig binärcodiertc Information, zusammengesetzt aus mehreren logischen Schaltungseinheiten,

F i g. 7 das Schaltungsschema eines weiteren Ausführungsbeispiels der erfindungsgemäßen selbstprüfenden Fehlererkennungsschaltung, wobei die Zahl der logischen Schaltungsstufen auf ein Minimum reduziert ist,

Fig.8 ein mehrere Stufen aufweisendes Schaltungsschema eines Ausführungsbeispiels der erfindungsgemäßen selbstprüfenden Fehlererkennungsschaltung, bei dem die erste Schaltungsstufe aus Schaltungseinheiten nach F i g. 1 und die zweite Schaltungsstufe aus Schaltungseinheiten nach F i g. 2 aufgebaut ist,

F i g. 9 das vereinfachte Schaltungsschema einer Fehlererkennungsschaltung nach F i g. 8 nach Zusammenfassung der ODER-Glieder-Eingänge.

Wie aus den Zeichnungen hervorgeht, wird die selbstprüfende Fehlererkennung bei zweiadrig komplementär binärcodierten Informationen erfindungsgemäß ganz allgemein mit Hilfe zweier logischer Schaltkreise mit je einem Ausgang und mit Hilfe einer derartigen Zusammenschaltung dieser Schaltkreise durchgeführt, daß sich beide Ausgangssignalwerte der Schaltung ändern, wenn sich am Eingang die beiden Werte eines Signalpaares eines Bits in fehlerfreier Weise geändert haben, also noch stets komplementär zueinander sind, und daß sich nur ein Ausgangsteilsignal ändert, wenn sich — in fehlerhafter Weise — nur der Wert auf einer einzigen Ader eines Signalpaares ändert.

Zu diesem Zweck bestehen die einzelnen, die Fehlererkennungsschaltung bildenden Schaltungseinheiten funktionsmäßig aus einem Exklusiv-ODER-Schaltkreis mit zwei Eingängen und einem einzigen Ausgang für je eine zweiadrig binärcodierte Information. Die einzelnen Schaltungseinheiten können dabei aus UND-Schaltkreisen nach ODER-Kreisen, aus ODER-Schaltkreisen nach UND-Kreisen, aus NAND-Schaltkreisen oder NOR-Schaltkreisen aufgebaut sein. Abhängig von der jeweils besonderen Folge von logischen Schaltelementen ist eine Reduktion der Gesamtzahl de·- logischen Schaltstufen möglich. Eine optimale Reduknon der Schaltstufen der Fehlererkennungsschaltung auf insgesamt nur zwei Stufen wird im folgenden noch beschrieben.

Eine Logik für zweiadrig binärcodiertc Informationen stellt jedes individuelle Bit einer Nachricht oder eines Wortes als ein Paar von Informationssignalen dar, das den wahren und den komplementären Wert dieses Bits enthält. Eine Nachricht, die η Bits enthält, wird also als eine 2n-Signal-Nachricht übertragen. Folglich beinhalten die 2²"-Nachrichtcn der Länge In genau 2" richtige d. h. fehlerfreie Code-Informationen, während der Rest als Fehlerinformation bezeichnet werden kann. Icdcs Teilsignalpaar einer Code-Information hat also entweder den Wert »01« oder den Wert »10«. Hat dagegen ein Teilsignalpaar die .Signalkombination »00« oder »11«, so stellt es eine Fchlerinformation dar.

Bisher war es üblich. Schaltkreise mit mehreren Ausgängen für zweiadrig binärcodierte Informationen dadurch zu prüfen, daß man jedem Bit ein Exklusiv-ODER-Schaltglied mit zwei Eingängen zugeordnet und deren Ausgänge einem einzigen UND-Schaltglied zugeführt hat. Eine solche Schaltung kann aber mit richtigen Code-Informationen nicht geprüft werden, sondern erfordert dazu eine ganze Anzahl von künstlich erzeugten, fehlerhaften Eingangsinformationen. Außerdem hat sich gezeigt, daß eine Prüfschaltung mehrere Ausgänge haben muß, wenn sie unter Verwendung der cingelesenen fehlerfreien Code-Informationen selbstprüfend sein soll. Demgemäß kombinieren die hier beschriebenen erfindungsgemäßen .Schaltkreise zwei oder mehr komplementär binärcodierte Signalpaare, um daraus ein einziges Signalpaar zu formen. Dieses Signalpaar stellt dann eine richtige zweiadrig komplementäre Information (01 oder 10) dar, wenn und nur wenn jedes Eingangssignalpaar aus einer richtigen Code-Information (01 oder 10) besteht. Stellt irgendein Eingangssignalpaar einen falschen Code (00 oder 11) dar, dann entsteht auch am Ausgang eine Fehlerinformation (00 oder 11). Eine fehlerhafte Funktion eines der die beiden Ausgangssignale unabhängig voneinander erzeugenden Schaltkreise wird dagegen dadurch angezeigt, daß am Ausgang des entsprechenden Schaltkreises eine Fehlerinformation für mindestens eine fehlerfreie Eingangscode-Information entsteht.

Fig. 1 zeigt eine solche Schaltungseinheit für zweiadrig binärcodierte Eingangssignale. Dafür lautet die UND-ODER-Gleichung folgendermaßen:

'Ί(Ι = «Hl · «21 V «n · «20

Cu = «ίο '«2n ViJ_n "M₂₁

(D

Die Tabelle in F i g. 1A zeigt die möglichen Zuordnungen aller Eingangs- und Ausgangsbitkombinationen. Sie teilt die Eingangssignale auf in fehlerfreie, d. h. richtige Code-Informationen und in fehlerbehaftete Code-Informationen, oder kurzgenannt Fehlerinformationen. Aus der zugehörigen Schaltung ist zu ersehen, daß jeder Punkt der Schaltung mit Code-Informationen beaufschlagt ist. Außerdem sieht man aus der F i g. 1, daß sich das Ausgangssignal ein logisch äquivalenter Weise aus den beiden Eingangssignalpaaren a\ und a₂ ergibt (c = a\ = a₂). Andererseits kann die Schaltung als Exklusiv-ODER-Schaltung mit vier Eingängen und zwei Ausgängen für zweiadrig binärcodierte Daten betrachtet werden. Die Ausgänge Cmund c_u kombinieren dabei die Eingangssignale in der in Gleichung (1) angegebenen Weise.

Abwandlungen dieses Grundschaltkrciscs mit denselben Eigenschaften wie dieser sind in den F i g. 2, 3 und 4 und ihre Code-Zuordnung in den Tabellen der F i g. 2A, 3A und 4A dargestellt. Die entsprechenden logischen Gleichungen lauten:

ODI-R-UND C₁₁, = (ο,,, ν i/_2l) · («,, ν W₂₁₁)

C_n ^- (O₁₀V </,„) ■ Ui_n Va₂₁)

C₁₁₁ --- (M_1n]W₂₁)I(M₁₁J(J,,,)

'',ι ^ ((J₁₀Jw₂₁,) (M₁₁Jm,,)

(MlIiIM_2n)I(M_n I (/j,

(2)

(3)

(4)

di Sc si) di he

bi ch G Io Ei

Diese elementaren Schaltkreise der I-" i g. 1, 2, 3 und 4 können nun zu komplexeren Anordnungen zusammengefügt werden, um dadurch eine selbst prüfende Fehlererkennungsschaltung für mehr als zwei Eingangssignalpaare zu erhalten. Zwei solcher Anordnungen zeigen die F i g. 5 und 6. Die Schaltungsanordnung nach F i g. 5 ist dann besonders vorteilhaft, wenn die Eingangssignalpaare nicht alle zur gleichen Zeit erzeugt werden, wie es z. B. in einem Addierer oder Multiplizierer der Fall ist, wo Bits niedriger Ordnung zuerst erzeugt werden. Die früher erzeugten Signalpaarc treten an der Spitze und die später erzeugten am Boden des Schaltungsbaumes ein und müssen entsprechend mehr oder weniger Schaltungsstufen durchlaufen, bis sie den Schaltungsausgang beeinflussen. Die Schaltungsanordnung nach F i g. 6 hat dagegen ihre Vorteile dann, wenn alle Eingangssignalpaare zur selben Zeit (oder in einer unbekannten Reihenfolge) erzeugt werden. In diesem Fall ist die maximale Anzahl der von den Signalen bis zum Ausgang zu durchlaufenden Schaltungsstufen ein Minimum, d. h., die Zeil zur Erzeugung des Prüfsignals ist minimal.

Abwandlungen dieser in F i g. 5 und 6 gezeigten Fehlererkennungsschaltungen mit denselben Eigenschaften sind möglich. Sie umfassen jeweils genau dieselbe Anzahl von Schaltungeinheiten, d.h., n—1 Schaltungseinheiten sind erforderlich, um η Eingangssignalpaare zu prüfen. Als Schaltungseinheitcn können die in den F i g. 1,2,3 und 4 dargestellten Schaltungscinheiten in einheitlicher oder gemischter Form verwendet werden.

Der Schaltungsaufbau nach den F i g. 5 und 6 kann auf bis zu zwei Schaltungsstufen durch geeignetes Vereinfachen der ihre Funktion ausdrückenden logischen Gleichungen reduzien werden. Ein solcher zweistufiger logischer Schaltkreis ist in Fig. 7 dargestellt. Er hat η Eingangssignalpaare:

«ίο- "Ίι: H₂₁I

Kl

Der Schaltkreis besteht aus 2" UND-Schaltglicdern w mit jeweils η Eingängen, deren Ausgänge mit zwei ODER-Schaltgliedern zu je 2" ' Eingängen verbunden sind. Die Eingänge zu jedem UND-Schaltglicd werden mit einem Bitteilsignal jedes Eingangssignalpaarcs beaufschlagt. Es gibt dabei 2" Möglichkeiten. Die Hälfte n der UND-Schaltglieder hat als Eingang eine gerade Anzahl von »wahren« Signalen (z. B. n₂\). Die Ausgänge dieser Schaltgliedcr sind über ein ODER-Schaltglicd zusammengefaßt, aus dem das Ausgangssignal o» hervorgeht. Die andere Hälfte der UND-Schaltglieder hat als Eingang eine ungerade Anzahl von »wahren« Signalen, und ihre Ausgänge sind ebenfalls über ein ODER-Schaltglied zur Bildung des Ausgangssignals cw zusammengeschaltet.

In jedem logischen Schaltkreis kann ein ODER-Schaltglied, das lediglich andere ODER-Schaltglieder (oder NOR-Schaltglieder) speist, durch Erhöhen der Anzahl der Eingänge der folgenden Stufe ersetzt werden. Dies gilt auch für UND-Schaltglieder, die lediglich weitere UND-(oder NAND-)Schaltglieder speisen. Wenn die erste Stufe solcher Schaltglieder wie hier sowohl die wahren wie auch die komplementären Signale erzeugt, so gilt das obengenannte Prinzip auch bei NAND-Schaltgliedern, die lediglich 0DER-(bzw. NOR-)Schaltglieder, und bei NOR-Schaltgliedern, die lediglich UND-(bzw. NAND-)Schaltglieder speisen. Diese beträchtliche Einsparung von logischen Schaltungsstufen kann in Schaltkreisen wie nach F i g. 5 oder 6 durch entsprechendes Auswählen der zu verschmelzenden Schaltkreiskomponenten erreicht werden. Zum Beispiel können aus den Schaltungseinhcilen nach Fig. 1 und 2 abgewandelte Schaltungsstufen wie etwa nach Fig. 8 abgeleitet werden, wo zwei Schaltungsstufen aus ODER-Schaltgliedern zur Bildung der Schaltungseinheit nach F i g. 9 verschmolzen werden.

Durch Anwendung des beschriebenen, der erfindungsgemäßen selbstprüfenden Fehlererkennungsschaltung zugrunde liegenden Prüfprinzips für zweiadrig binärcodierte Informationen und der sich daraus ergebenden vielfältigen Schaltungsmöglichkeiten, lassen sich an allen kritischen Stellen in einem großen Computersystem mit relativ einfachen Mitteln Fehlerprüfungen durchführen, deren Ergebnisse jeweils in Form von Signalpaaren an den Ausgängen erscheinen.

Dabei ist das Grundprinzip des Prüfschaltungsaufbaus von der Anzahl der Signalpaare unabhängig. Die Anzahl der Schaltungsstufen kann dabei je nach den gegebenen Umständen auf ein Minimum reduzicrl werden oder dem zeitlichen Anfall der Signalpaarc angepaßt werden.

Die beschriebene selbstprüfcndc Fchlercrkcnnungs schaltung kann ferner als End-Priifschaltung cingcsctz werden, indem ihr als Eingangs-Tcilsignalpaarc die Ausgangs-Signalpaare von anderen Prüfschaltungci zugeführt werden, die u. U. auch anders als komplemcn tär binärcodiertc Informationen überprüfen.

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Claims (6)

Patentansprüche:

1. Selbstprüfende Fehlererkennungsschaltung für zweiadrig komplementär binärcodierte n-Bi' ' ^rormationen, die als η Teilsignalpaare der Fehle »ennungsschaltung zugeführt werden, dadurch gekennzeichnet, daß die Schaltung aus mehreren, in einer logischen Pyramide angeordneten Schaltungseinheiten (F i g. 1 bis 4) besteht, die aus mindestens zwei Eingangssignalpaaren (a\o, an; a₂o, a₂\) ein Ausgangsteilsignalpaar (cio, c_M) derart erzeugen, daß bei fehlerfreien Eingangsteilsignalpaaren (Teilsignale jedes Paares komplementär zueinander) und bei fehlerfreier Arbeitsweise der Schaltungseinheit auch das Ausgangsteilsignülpaar fehlerfrei ist, und daß das Ausgangsteilsignalpaar fehlerbehaftet ist (Teilsignale des Paares nicht komplementär zueinander), wenn ein oder mehrere Eingangsteilsignalpaare fehlerbehaftet sind und/ oder die Schaltungseinheit fehlerhaft arbeitet.

2. Fehlererkennungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede Schaltungseinheit aus einer mindestens zweistufigen Kombination von logischen Schaltgliedern mit der Funktion eines Exklusiv-ODER-Gliedes besteht

3. Fehlererkennungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Schaltungseinheit aus zwei Eingangsteilsignalpaaren ein Äusgangsteilsignalpaar derart erzeugt, daß das eine Ausgangsteilsignal (do, Fig. 1 bis 4) den logischen Wert »1« hat, wenn das erste Teilsignal (aw) des ersten Teilsignalpaares und das zweite Teilsignal fai) des zweiten Teilsignalpaares oder day zweite Teilsignal (a\\) des ersten Teilsignalpaares und das erste Teilsignal (a₂o) des zweiten Tpilsignalpaares den logischen Wert »1« haben, und daß das andere Ausgangsteilsignal (d\, Fig. 1 bis 4) den logischen Wert »1« hat, wenn das erste Teilsignal (a\o) des ersten Teilsignalpaares und das erste Teilsignal fao) des zweiten Teilsignalpaares oder das zweite Teilsignal (au) des ersten Teilsignalpaares und das zweite Teilsignal (ai\) des zweiten Teilsignalpaares den logischen Wert »1« haben.

4. Fehlererkennungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten beiden Teilsignalpaare (a\a, a_n; a₂o, a₂\) in der ersten Schaltungseinheit (Xi, Fig.5), deren Ausgangssignalpaar mit dem dritten Signalpaar (azo, a₃i) in der zweiten Schaltungseinheit (X2), deren Ausgangssignalpaar mit dem vierten Teilsignalpaar (aw. an) in der dritten Schaltungseinheit (X3),... (usw. bis zum η-ten Teilsignalpaar a„o, a_n\\ und der AV-rten Schaltungseinheit) verknüpft werden.

5. Fehlererkennungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß alle /?-TeiIsignalpaare (a\o, an bis a„o, a_n]) in n/2 Schaltungseinheilen der ersten Stufe der logischen Pyramide, die n/2 Ausgangssignalpaare dieser ersten Stufe in einer zweiten Stufe,... (usw. bis zur letzten Stufe mit einer einzigen Schaltungseinheit X_n. \) verknüpft werden (F ig. 6).

6. Fehlererkennungsschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die logische Pyramide durch Zusammenfassen von aufeinanderfolgenden logischen Schaltkreisen verkürzt wird (F i g. 7,8,9).

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