DE1194608B - Paritaetsschaltung fuer eine Datenverarbeitungs-anlage - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. CL:

G06f

Deutsche KL: 42 m -14

Nummer: 1194 608 Y

Aktenzeichen: R30476IXc/42m

Anmeldetag: 7. Juni 1961

Auslegetag: 10. Juni 1965

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Erzeugung einer Paritätsziffer aus allen Bits eines Wortes.

Die Paritätskontrollschaltungen in bekannten Datenverarbeitungsanlagen arbeiten im allgemeinen synchron. Die Bits eines zu prüfenden Wortes enden entweder gleichzeitig oder in einer bekannten periodischen Folge. Bei synchron arbeitenden Anlagen muß eine bestimmte Mindestzeit für die Paritätskontrolle reserviert werden. Diese Mindestzeit muß dem ungünstigsten Fall, der möglich ist, angepaßt werden.

Ein Nachteil dieser bekannten Systeme besteht darin, daß sie verhältnismäßig langsam arbeiten, da die Paritätskontrollschaltung nicht schneller arbeiten darf als im ungünstigsten Falle. Ein anderer Nachteil besteht darin, daß bei Verzögerung eines Bits durch Alterung von Bauteilen und andere äußere Einflüsse die Paritätskontrolle unter Umständen nicht in der vorgesehenen Zeit durchgeführt werden kann und die Paritätskontrollschaltung dann nicht mehr einwandfrei arbeitet. Ein weiterer Nachteil der bekannten Paritätskontrollschaltungen besteht darin, daß das Fehlen von Information unter Umständen als Binärziffer gedeutet werden kann. Bei den bekannten Paritätskontrollschaltungen konnten auch dadurch Störungen eintreten, daß ein nicht rechtzeitig eintreffendes Bit zuerst als Information gedeutet wurde und dann beim wirklichen Eintreffen ein zusätzliches Ausgangssignal erzeugte.

Es sind ferner Datenübertragungsanlagen bekannt, die mit selbstkorrigierenden Codes arbeiten. Bei einem speziellen Code dieser Art wird für jeweils zwei in einem bestimmten Abstand aufeinanderfolgende Bits ein Kontrollbit erzeugt. Der Code hat dann eine Redundanz von ¹Iz- Für die Datenübertragung innerhalb von Datenverarbeitungsanlagen sind solche Code im allgemeinen zu aufwendig, da sie eine zu große Stellenzahl benötigen, außerdem erfordern sie relativ aufwendige Schaltungsanordnungen sowohl auf der Sendeseite als auch auf der Empfangsseite.

Durch die vorliegende Erfindung sollen die üblichen Paritätskontrollschaltungen in Datenverarbeitungsanlagen verbessert werden. Insbesondere soll eine Schaltungsanordnung angegeben werden, die die obenerwähnten Nachteile der bekannten Paritätskontrollschaltungen vermeidet und auch in der Lage ist, die Parität eines Wortes zu prüfen, das aus asynchron eintreffenden Binärzeichen besteht. Der Begriff »asynchron« soll in diesem Zusammenhang bedeuten, daß die das Wort bildenden Bits in regel-Paritätsschaltung für eine Datenverarbeitungsanlage

Anmelder:

Radio Corporation of America,

New York, N. Y. (V. St. A.)

Vertreter:

Dr.-Ing. E. Sommerfeld, Patentanwalt,

München 23, Dunantstr. 6

Als Erfinder benannt:
William Joseph Gesek, Moorestown, N. J.;
Laszlo Leslie Rakoczi, Merchantville, N. J.
(V. St. A.)

Beanspruchte Priorität:

V. St. v. Amerika vom 9. Juni i960 (34939)

losen Zeitabständen aufeinanderfolgen. Die unterschiedlichen Zeitabstände können ihre Ursache beispielsweise in verschiedenen Verzögerungszeiten der einzelnen Stufen einer Rechenanlage, die von der Information durchlaufen werden, haben und können sich durch Alterung von Schaltungselementen und andere äußere Einflüsse ändern.

Eine Paritätsschaltung für eine digitale Datenverarbeitungsanlage, in der ein eine Anzahl Bits enthaltendes Wort über mindestens einen Ubertragungskanal parallel übertragen wird, mit einem Gatter, dessen Ausgangssignal eine Anzeige liefert, ob ein Wort eine gerade oder ungerade Anzahl von Bits des Binärwertes 1 enthält, ist gemäß der Erfindung gekennzeichnet durch eine Gatteranordnung, der alle in das Ausgangssignal eingehenden Bits zugeführt sind und die die Erzeugung des Ausgangssignals verhindert, solange noch eines der in das Ausgangssignal eingehenden Bits fehlt.

Eine Möglichkeit, die Anzeige zu erhalten, besteht darin, die Binärzeichen eines Wortes und deren Komplemente gruppenweise zugleich zu prüfen, so daß man eine kleinere Anzahl von Binärzeichen und deren Komplemente erhält, von denen jedes typisch für eine ungerade oder gerade Zahl von Wörtern in einer Gruppe von untersuchten Binärzeichen ist. Die an Zahl verringerten Binärzeichen werden darauf

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in derselben Weise geprüft, und man erhält eine noch geringere Anzahl von Binärzeichen und deren Komplemente. Das Verfahren wird so lange fortgesetzt, bis man ein einziges Binärzeichen und sein Komplement hat, das eine ungerade oder gerade Anzahl von Einsen im Wort anzeigt. Die Binärzeichen des Wortes treffen in unregelmäßiger Folge ein. Die Schaltungsanordnung enthält Vorkehrungen, die verhindern, daß das einzige Binärzeichen und sein Komplement erzeugt wird, wenn ein Informationsbit und sein Komplement fehlen. Das einzige Binärzeichen und sein Komplement kann als Paritätskontrollzeichen in üblicher Weise verwendet werden, oder es kann mit einem Paritätsbit und dessen Komplement zur Prüfung der Parität verglichen werden, oder es kann zur Erzeugung einer Paritätsziffer dienen.

Die Erfindung soll nun an Hand von Ausführungsbeispielen in Verbindung mit den Zeichnungen näher erläutert werden. Es bedeutet

F i g. 1 ein Blockschaltbild eines Teiles einer Ziffernrechenanlage mit Informationsbits führenden Leitungen,

F i g. 2 bis 6 Blockschaltbilder verschiedener Teile der Paritätsschaltungen gemäß der Erfindung,

F i g. 7 ein Blockschaltbild der gesamten Schaltungsanordnung zur Paritätskontrolle gemäß der Erfindung und

Fig. 8 ein Blockschaltbild einer Schaltungsanordnung zur Erzeugung einer Paritätsziffer. Diese Schaltungsanordnung dient zum Ersatz der Paritätsstufe 25 in F i g. 7, wenn die in F i g. 7 dargestellte Anordnung zur Erzeugung einer Paritätsziffer und nicht zur Paritätskontrolle verwendet werden soll.

Die in den Figuren durch Blöcke dargestellten Schaltungsanordnungen sind an sich bekannt. Die Schaltungsanordnungen werden durch zugeführte elektrische Signale gesteuert. Ein bestimmter Signalpegel entspricht der Binärziffer 1, ein anderer Signalpegel der Binärziffer 0. Im folgenden soll ein hoher Signalpegel die Binärziffer 1 und ein niedriger Signalpegel die Binärziffer 0 bedeuten. Zur Vereinfachung der Erläuterung wird im folgenden nicht davon gesprochen werden, daß den einzelnen Blöcken oder logischen Stufen ein Signal eines gewissen Pegels zugeführt wird, sondern es wird einfach· gesagt, daß der betreffenden Stufe eine 1 oder eine 0 zugeführt wird.

In allen Figuren kommt eine logische Schaltung vor, die als »Kein-Stufe« oder »-Gatter« (NichtStufe; Anti-Und-Stufe) bezeichnet werden soll. Eine Kein-Stufe liefert das Ausgangssignal 1, wenn alle Eingänge der Stufe 0 sind, und das Ausgangssignal 0, wenn einer oder mehrere Eingänge 1 sind. Eine Kein-Stufe kann aus einer Und-Stufe bestehen; in deren Eingangsleitungen jeweils eine Umkehrstufe (Inverter) geschaltet ist, so daß den Eingängen der Und-Stufe invertierte Eingangssignale zugeführt werden. Eine Kein-Stufe kann beispielsweise auch aus einer die verschiedenen Eingangssignale aufnehmenden Oder-Stufe bestehen, der eine Umkehrstufe nachgeschaltet ist. Die Boolesche Gleichung für eine Kein-Stufe mit den Eingängen A und B und dem Ausgange ist:

A- B=C

A+B = C.

(D
(la)

Die Funktionstabelle einer Kein-Stufe ist:
ABC

0 0 1
0 10

1 0 0
1 1 0

F i g. 1 zeigt einen kleinen Teil einer Ziffernrechenanlage, in deren Rahmen die Paritätsschaltung nach der Erfindung Anwendung finden kann. Die Rechenanlage enthält zwei 28adrige Kabel, die im folgenden als Sammelschienen oder noch einfacher als »Kabel 1« und »Kabel 2« bezeichnet werden sollen. Siebenundzwanzig Adern des Kabels 1 dienen zur übertragung von Informationsbits A\ bis Α<χ. nämlich den siebenundzwanzig Informationsbits, die bei dieser Rechenanlage ein Wort bilden, und die 28ste Ader des Kabels 1 dient zur Weiterleitung einer Paritätsziffer P₁. In entsprechender Weise dienen siebenundzwanzig Adern des Kabels 2 zur übertragung von Informationsbits Bi bis Bz? und die 28ste Ader zur übertragung der Paritätsziffer P^. Mit den Adern der zwei Kabel können eine große Anzahl von Registern verbunden sein. Die einzelnen Register enthalten jeweils achtundzwanzig Flip-Flops, einen für jede Ader jedes Kabels. Der Einfachheit halber ist hier nur eines dieser Register in Form des gestrichelt gezeichneten Blockes 30 dargestellt.

und in dem Register Jo sind nur drei der insgesamt achtundzwanzig Flip-Flops eingezeichnet. Letztere sind mit 2°-Flip-Flop. 2!-FUp-FlOp und 2²⁷-Flip-Flop bezeichnet. Jeder Flip-Flop hat eine erste Ausgangsklemme Z und eine zweite Ausgangsklemme Z.

Wenn der Ausgang Z die Binärziffer 1 darstellt, liefert der Ausgang Z die Binärziffer 0, und umgekehrt.

Der Z-Ausgang des 2°-Flip-Flops ist über die Kein-Stufe 31 jnit der Ader 1 des Kabels 1 verbunden. Der Z-Ausgang des 2°-Flip-Flops ist über eine Kein-Stufe 32 mit der Ader 1 des Kabels 2 verbunden. In entsprechender Weise sind der Z- und der Z-Ausgang des 2^X-Flip-Flops über Kein-Stufen 33, 34 mit den Adern_2 der Kabel 1 bzw. 2 verbunden; der Z- und Z-Ausgang des nicht dargestellten 2²-Flip-Flops sind über nicht dargestellte Kein-Stufen mit den nicht dargestellten Adern_3 des Kabels 1 bzw. 2 verbunden usw. Der Z- bzw. Z-Ausgang des 2²⁷-Flip-Flops ist schließlich über die Kein-Stufe 35 bzw. 36 mit der Ader 28 des Kabels 1 bzw. 2 verbunden.

Die Kein-Stufen 31 bis 36 besitzen eine Anzahl von Eingängen. Der erste Eingang wurde bereits erwähnt. Der zweite Eingang ist ein Binärzeichen RO (Ablesebefehl), das vom Steuerwerk, Programmierungsgerät oder von einer anderen Stelle im Rechner stammt. Die Binärziffer RO ist normalerweise eine Eins, so daß die Kein-Stufen 31 bis 36 normalerweise gesperrt sind. Soll eine Kein-Stufe geöffnet werden, so wird RO von Eins in Null geändert. Für diese Betrachtungen mag angenommen werden, daß die ÄO-Zeichen unregelmäßig eintreffen, d. h., sie erscheinen an den Kein-Stufen 31 bis 36 während verschiedener Zeitintervalle. Dies kann durch verschiedene Verzögerungszeiten von Stufen verursacht sein, durch die die 7?O-Signale laufen, und die verschiedenen Verzögerungszeiten können ihrerseits ihre Ursache in den verschiedenen Zeitspannen haben, die

die einzelnen Stufen zur Ausführung ihrer logischen Funktion benötigen oder in verschiedenen Verzögerungszeiten, die den die logischen Stufen bildenden Schaltelementen naturgemäß anhaften.

Die in F i g. 1 dargestellte Schaltungsanordnung arbeitet folgendermaßen: Die i?0-Signale sind normalerweise Eins, so daß die Kein-Stufen 31 bis 36 normalerweise gesperrt sind. Dies bedeutet, daß die Ausgangssignale der Kein-Stufen, nämlich A\ bis Αο,η und Pi sowie Bi bis Β°η und Po, alle Null sind. Wenn die Information vom Speicher auf die Adern der beiden Kabel übertragen werden soll, werden ROq bis ROz? von Eins in Null geändert^Wenn der Z-Ausgang des 2° Flip-Flops 0 und der Z-Ausgang 1 sind, leitet die Kein-Stufe 31. und die Kein-Stufe 32 bleibt gesperrt. Dies bedeutet, daß A\ = 1 und Bi = 0 ist. In entsprechender Weise leitet eine der Kein-Stufen 33 oder 34, so daß A₂ gleich einer Binärziffer und Bz gleich deren Komplement ist usw. Wenn, mit anderen Worten, im allgemeinen Falle A = B oder B = Äht, dann ist eine Information vorhanden, wenn hingegen A = B'-= 0 ist, dann ist keine Information vorhanden. Der Fall, daß sowohl A als auch B gleich Eins sind, ist nicht möglich.

F i g. 2 zeigt die erste Ebene oder das erste logische Netz des Paritätsprüfers; es ist mit »logisches Netz 3« bezeichnet. Insgesamt sind neun solcher logischen Netze vorhanden, die unter sich gleich sind, jeweils jedoch verschiedene Eingänge und Ausgänge besitzen. Jede dieser Schaltungsanordnungen besteht aus drei Kein-Stufen 37, 38, 39. Der Zweck aller dieser logischen Netze besteht darin, zu bestimmen, ob auf drei Adern eines Kabels eine Information vorhanden ist. In dem beispielsweise dargestellten Beispiel stellt das logische Netz 3 fest, ob die Bits A\, Ao, A3 vorhanden sind.

Die Boolesche Gleichung, die den Ausgang Cj dieser Schaltungsanordnung beschreibt, ist:

T.

(2)

40

Substituiert man Gleichungen wie (1) in die Gleichung (2), so ergibt sich

Ci = Ai - B₁ + Äo ■ B₂ + A₃ · B₃ (3)
oder im allgemeinen Falle

C_n = A_3n -2'' B_3n-O + Az_n -v B_3n-I Λ- A_3n- B_3n; (4)

dabei ist η eine Ziffer von 1 bis 9; η = Ν—2, wobei N sich' auf das logische Netz bezieht, · von dem der C-Term stammt.

Aus den obigen Gleichungen ist ersichtlich, daß für den Fall, daß Ai und Bx oder A₂ und Bz oder A₃ und B3 beispielsweise jeweils beide Null sind, die das betreffende Paar von Eingängen enthaltende Kein-Stufe leitet. Dies bedeutet, daß Ci gleich Eins ist. Mit anderen Worten gesagt, ist Ci gleich Eins, wenn keine Information auf den Ai oder A₂ oder A₃ führenden Adern vorhanden ist. Wenn andererseits Ai oder Bu Ao. oder B₂ und A₃ oder B3 gleich Eins ist. wird Ci gleich Null. Ci gleich Null stellt daher eine Anzeige dar, daß auf den ersten drei Adern des Kabels 1 eine Information vorhanden ist, und durch dasselbe Merkmal ist und außerdem, daß die Information in komplementierter Form auf den Adern des Kabels 2 vorhanden ist. In gleicher Weise ändern sich C2 bis Cg jeweils von Eins nach Null, wenn die drei Bits des Wortes, das dem logischen Netzwerk zugeführt ist. von dem das betreffende C stammt, jedes dem Vorhandensein von Information entsprechen.

Ein zweites logisches Netz 12 der Paritätsschaltung ist in F i g. 3 dargestellt. Die logischen Netze 13'bis 20 stimmen aufbaumäßig mit dem Netz 12 überein, sie erhalten jedoch verschiedene Binärzeichen als Eingangssignale und liefern verschiedene Ausgänge. Dem logischen Netz 13 werden beispielsweise die Binärziffern A4, A$ und Ae und &i, B^ B% zugeführt und liefert die Ausgänge D₂ und E₂. Dem logischen Netz 14 werden die Bits Αη, A$, A9 und Βη, B% und B$ zugeführt usw. Einzelheiten werden noch genauer in Verbindung mit Fig. 7 beschrieben werden.

Das logische Netz 12 dient dazu, die ersten drei Bits Ai bis A₃ (oder Bi bis #3) zu prüfen und ein Ausgangssignal zu erzeugen, das anzeigt, ob eine ungerade oder gerade Anzahl von Einsen vorhanden ist. Ist die Anzahl der Einsen ungerade, so wird E. wie noch erläutert werden wird. Eins und D bleibt Null; ist die Anzahl der Einsen gerade, so bleibt E gleich Null und D wird Eins.

Das logische Netz 12 enthält acht Kein-Stufen 40 bis 47. Die Ausgänge der ersten vier und der zweiten vier Kein-Stufen sind jeweils miteinander verbunden. Jede Stufe hat einen Ci-Eingang und verschiedene Kombinationen von A- und 5-Eingängen, jeweils drei zugleich. Es ist ersichtlich, daß, wenn weder die Ai- noch die A₂- noch die .^-Information vorhanden sind, Ci gleich Eins bleibt und alle anderen Kein-Stufen 40 bis 47 gesperrt bleiben. Dies bedeutet, daß Di und Ei gleich Null bleiben. Wenn die A\- und Ao,- und ^-Information vorhanden ist, wird Ci gleich Null, und die Stufen 41 bis 47 können leiten. Daraus folgt, daß die Information Ai bis A₃ an den logischen Netzen 3 bis 11 asynchron eintreffen kann, ohne die Arbeitsweise der logischen Netze 12 bis 20 dadurch auf irgendeine Weise zu beeinträchtigen. Die letzteren warten, bis die Information an den logischen Netzen 3 bis 11 angekommen ist, und werden dann aktiviert. Da die A- und 5-Information asynchron auftritt und da die Kein-Stufen der logischen Netze 3 bis 11 verschiedene Verzögerungszeiten besitzen können, erscheinen die verschiedenen C-Spannungen asynchron. Dementsprechend arbeiten auch die logischen Netze 12 bis 20 asynchron. Die Arbeitsweise der logischen Netze 12 bis 20 kann durch die folgenden Booleschen Gleichungen ausgedrückt werden, wobei das logische Netz 12 als Beispiel genommen und die allgemeine Gleichung abgeleitet wird.

Substituiert man die entsprechenden Ay und Βμ für U und X und multipliziert man Ci aus, so ergibt sich

Di = Ci(Bi ■ B₂ ■ A₃ + Bi ■ A₂ ■ B₃

+ A₁- B₂- B₃ + Ai-I₂- A₃); (6)

entsprechend erhält man
Ei = Cl (Bi · Äo ■ A₃ + A₁ ■ B₂ ■ A₃

+ Äi-Äo-B₃ +Bi-B₂-B₃); (7)

es ist leicht ersichtlich, daß im allgemeinen Falle gilt:

D_n = Cn (i?(3n-2) " B{_3n-l) · A_3n
^- £)[_3n— o,) ' Afän— l) * Jj_3n
+ A^_n -2) ' B>₃n-a) ' B_3ri

+ Ai_3n-O₁) Ai_3n-D ' A_3n) (8)

E_n = C_n (B(3n-2) ' A(3n-1) ' Azn
+ Ai₁Sn-Z) ^- B(3n-2) ' A_n + A(Zn-2) " A(Z_n-I) ' Bzn
+ -ö(3n-2) ^- B(Zn-I) ' Bz_n)',

dabei bedeutet η eine ganze Zahl von 1 bis 9; η = Ν—11, wobei sich N auf das logische Netz

Die obigen Gleichungen bedeuten, kurz gesagt, daß, wenn die drei Bits der zu prüfenden ^(-Information und die drei Bits der ^-Information vorhanden sind, F=I und D = O, wenn die drei Λ-Eingangsbits eine ungerade Anzahl von Einsen enthalten und daß E = 0 und D=I sind, wenn die Anzahl der Einsen in den drei y4-Eingangsbits gerade ist. Die Funktionstabelle des logischen Netzes 12 sei unter der Annahme, daß Ci = 0 ist,

bezieht, von dem die D- und F,-Terme stammen. io im folgenden als Beispiel angeführt:

A1	0	A3	Ä	B2	B3	Di	0	Anzahl der A	Leitende Stufen
0	0	0	1	1	1	1	1	gerade	43
0	1	1	1	1	0	0	1	ungerade	46
0	1	0	1	0	1	0	0	ungerade	45
0	0	1	1	0	0	1	1	gerade	42
1	0	0	0	1	1	0	0	ungerade	44
1	1	1	0	1	0	1	0	gerade	41
1	1	0	0	0	1	1	1	gerade	40
1	1	0	0	0	0	ungerade	47

F i g. 4 zeigt eines der logischen Netze in der zweiten Ebene der Paritätsschaltung. Das dargestellte logische Netz 21 enthält acht Kein-Stufen 48 bis 55. Die logischen Netze 22 und 23 sind aufbaumäßig identisch mit dem logischen Netz 21, die Eingänge und Ausgänge sind jedoch anders. Die Eingänge des logischen Netzes 22 sind beispielsweise Da, D₅, De und Ek, £5, Ek, und die Ausgänge sind Fz und Gz, und die Eingänge des logischen Netzes 23 sind D₇, D₈, Dg und Eh, Ek, Fg. Diese logischen Netze dienen dazu, jeweils drei D- und F-Bits gleichzeitig zu prüfen und zu bestimmen, ob sie eine ungerade oder gerade Anzahl von Einsen enthalten. Wenn die Anzahl der Einsen in den drei D-Eingängen eines logischen Netzes ungerade ist, dann ist F= 1 und G = O; wenn die Anzahl der Einsen in den drei D-Eingängen des Netzes gerade ist, so ist F=O und G = 1. Es kann also gezeigt werden, daß, wenn eines der drei Eingangsbits abwesend ist, ζ. B. wenn Di und Fi beide gleich Null sind, daß dann die Kombinationen der verbleibenden zwei Bits, wie D₂, D₃ und £2, F₃ so sind, daß Fi und Gi beide gleich Eins sind.

Die Arbeitsweise der in Fig. 4 dargestellten Schaltung ist ganz ähnlich der Schaltung nach Fig. 3. Die Booleschen Gleichungen, die die Arbeitsweise des Netzes 21 definieren, sind:

Fi = Di D₂ Jz + D₁ E₂ D₃

+ Ei -D₂ D₃ + E₁ -E₂ -E₃. (10)

1 = Di -J₂ -E₃ + Ei D₂ -E₃ _

+ Fi F₂-D₃+ Di-D₂ D₃. (11)

Die allgemeine Gleichung ist nicht angeführt, sie kann leicht entsprechend den Gleichungen (8) und (9) errechnet werden.

Als Beispiel für die logischen Netze 21 bis 23 folgt , die Funktionstabelle des Netzes 21:

A	D2	D3	Ei	E2	E3	Fi	Gi	Einsenzahl der J?-Bits	Leitende Kein-Stufe
0	0	0	1	1	1	0	1	gerade	55
0	0	1	1	1	0	1	0	ungerade	48
0	1	0	1	0	1	1	0	ungerade	49
0	1	1	1	0	0	0	1	gerade	52
1	0	0	0	1	1	1	0	ungerade	50
1	0	1	0	1	0	0	1	gerade	53
1	1	0	0	0	1	0	1	gerade	54
1	1	1	0	0	0	1	0	ungerade	51

Nachdem die logischen Netze 21 bis 23 ihre Ope- ob die Gruppen eine ungerade oder eine gerade

rationen ausgeführt haben, verbleiben zwei Gruppen 65 Anzahl von zählenden Ziffern enthalten. Die in

von drei Binärziffern Fi, F₂, F₃ und Gi, G₂, G₃. Die F i g. 5 dargestellte Schaltungsanordnung ist iden-

in Fig. 5 dargestellten Schaltungen dienen dazu, tisch mit der Schaltungsanordnung nach F i g. 4.

diese drei Binärziffern zu prüfen und anzuzeigen, Sie enthält acht Kein-Stufen 56 bis 63, die in Vierer-

gruppen zusammengeschaltet sind. Jede Kein-Stufe erhält verschiedene Kombinationen von F- und G-Eingängen. Die ersten vier Kein-Stufen liefern einen //-Ausgang, die zweiten vier einen /-Ausgang. Die Arbeitsweise des logischen Netzes 24 kann durch die folgenden Booleschen Gleichungen beschrieben werden:

H = F₁ ■ F₂ ■ G₃. + Fi ■ G₂ · F₃

+ Gi F₂ F₃ + Gi-G₂ G₃. (12)

/ = Fi Gz · G₃+ Gi · Fo ■ Ga - +Gi -G₂ F₃ + Fi -F₂ F₃. (13)

Die Funktionstabelle für das logische Netz 24 ist:

Fi	F2	F3	Gi	G2	G3	H	/	Einsenzahl der .F-Bits	Leitende Kein-Stufe
0	0	0	1	1	1	0	1	gerade	63
0	0	1	1	1	0	1	0	ungerade	56
0	1	0	1	0	1	1	0	ungerade	57
0	1	1	1	0	0	0	1	gerade	60
1	0	0	0	1	1	1	0	ungerade	58
1	0	1	0	1	0	0	1	gerade	61
1	1	0	0	0	I	0	1	gerade	62
1	1	1	0	0	0	1	0	ungerade	59

Aus den obigen Gleichungen und der Funktionstabelle ist ersichtlich, daß für eine gerade Anzahl von Einsen in den drei F-Eingängen gilt: J = 1, H=O und für eine ungerade Anzahl von Einsen in den drei F-Eingängen: I=O, H=I. Die ursprünglich geprüften siebenundzwanzig Bits sind also auf ein einziges Bit reduziert worden. Es kann gezeigt werden, daß bei gleichzeitiger Prüfung von jeweils drei Bits der siebenundzwanzig Bits und gleichzeitiger Prüfung von drei Bits der sich ergebenden neun Bits und gleichzeitiger Prüfung der sich ergebenden drei Bits in der oben beschriebenen Weise die sich letztlich ergebende Binärziffer / eine Eins ist, wenn die siebenundzwanzig ^4-Bits eine ungerade Anzahl von Einsen enthalten, während die sich letztlich ergebende Binärziffer/ eine Null ist, wenn die siebenundzwanzig .4-Eingangsbits eine gerade Anzahl von Einsen enthalten.

Die letzte Stufe des Paritätssystems ist in F i g. 6 dargestellt. Sie erhält die beiden Paritätsziffern Pi und Pz von den beiden Kabeln 1 und 2 (F i g. 1) und die H- und /-Bits vom logischen Netz 24. Die 45-Stufe enthält fünf Kein-Stufen 64 bis 68.

Die Arbeitsweise der Schaltungsanordnung ist leichter zu verstehen, wenn man gewisse Voraussetzungen als gegeben annimmt. Die erste ist, daß es gewünscht sein soll, eine ungerade Parität zu prüfen. Das bedeutet, daß die entsprechende Paritätsziffer Pi gleich Eins ist, wenn die siebenundzwanzig Informationsbits Ai bis Azi eine gerade Anzahl von Einsen enthalten, und daß die entsprechende Paritätsziffer Pi gleich Null ist, wenn die siebenundzwanzig y4-Bits eine ungerade Anzahl von Einsen enthalten. Es soll ferner angenommen werden, daß die Parität stimmt, d. h. daß die siebenundzwanzig ^4-Bits eine ungerade Anzahl von Einsen enthalten, so daß gilt: / = 1, H = 0, P_x = 0 und P₂ = 1. H und / werden als Eingänge der Kein-Stufe 64 zugeführt. Da H=O und / = 1 sind, ist die Kein-Stufe64 gesperrt, und in der Ausgangsleitung 69 erscheint eine Null. In entsprechender Weise ist die Kein-Stufe 65 gesperrt, da Pi gleich Null und P₂ gleich Eins sind, so daß an der Ausgangsleitung 70 ebenfalls eine Null erscheint. Die Kein-Stufe 66 erhält ihre Eingangsinformation von den Kein-Stufen 65 und 64 und da diese beiden Stufen eine Null liefern, leitet die Kein-Stufe 66 und liefert ein Ausgangssignal /= 1. Das Ausgangssignal /= 1 stellt gleichzeitig eine Anzeige dar, daß alle siebenundzwanzig Informationsbits A empfangen wurden. Die Kein-Stufe 67 erhält jeweils den Eingang Null von den Kein-Stufen 65 und 64 und zwei weitere Nullen, da H = 0 und P = O sind. Da an allen Eingängen dieser Kein-Stufe eine Null liegt, leitet diese, und in der Ausgangsleitung 71 erscheint ein Ausgangssignal K = I. K = 1 bedeutet, daß die Parität stimmt.

Angenommen, es seien nun / = 0, H = 1, Pi = 1 und P₂ = 0. Dies bedeutet wieder, daß die Parität stimmt. / = 0 bedeutet, daß die Anzahl der Einsen in den ^4-Bits gerade ist und daß Pi = 1 ist, um die Parität ungerade zu machen. Die Stufen 64 und 65 leiten wieder. Dadurch leitet die Kein-Stufe 66, und das von ihr erzeugte Ausgangssignal J=I zeigt an, daß die gesamte Information vorhanden ist. Die Kein-Stufe 68 erhält die Eingänge P₂ = 0 und / — 0 und zwei weitere Nullen von den Kein-Stufen 64 und 65. Die Kein-Stufe 68 leitet daher, und das Ausgangssignal K — 1 zeigt die richtige Parität an.

Angenommen, es gälte nun / = 1, H = 0, Pi = 1 und Pz = 0. / = 1 zeigt an, daß die siebenundzwanzig j4-Eingangsbits eine ungerade Anzahl von Einsen enthalten, und da zusätzlich Pi = 1 ist, ergibt sich im Ganzen eine gerade Anzahl von Einsen und damit eine unrichtige Paritätsanzeige. Die Kein-Stufen 64 und 65 erhalten beide einen Eins-Eingang, so daß sie beide gesperrt werden. Dementsprechend erhält die Kein-Stufe 66 an ihren beiden Eingängen eine Null und liefert am Ausgang J=I. Dies bedeutet, daß die gesamte Information eingetroffen ist. Die Kein-Stufe 67 enthält einen Eingang Pi = 1 und wird dementsprechend gesperrt; die Kein-Stufe68 erhält einen Eingang /= 1 und sperrt ebenfalls. Das Ausgangssignal der beiden Stufen 67 und 68 ist daher K=O und zeigt an, daß die Parität nicht stimmt.

Im letzten Beispiel soll angenommen werden, daß die Parität st^;vimt:. / = 0, Pi = 1 und P₂ = 0, daß jedoch ein Teil der Information nicht einge-

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troffen ist, so daß H = O ist. In diesem Falle hat sowohl der H- als auch der /-Eingang der Kein-Stufe64 den Wert Null, und in der Ausgangsleitung 69 erscheint eine Eins. Diese Eins sperrt die Kein-Stufe 66 und diese liefert daher das Ausgangssignal J=O. Dies stellt eine Anzeige dafür dar, daß nicht die ganze Information an der Paritätsstufe 25 angelangt ist. Das Ausgangssignal 1 der Kein-Stufe 64 wird außerdem den Kein-Stufen 67, 68 zugeführt, deren Ausgangssignal K=O anzeigt, daß die Parität nicht stimmt.

F i g. 7 zeigt die ganze Anordnung zur Prüfung der Parität. Die die Anordnung bildenden Blöcke wurden bereits im einzelnen beschrieben und tragen dieselben Bezugszeichen. Die verschiedenen Leitungen in Fig. 7 entsprechen teilweise einer einzigen Ader und teilweise einer Anzahl von Adern. So entspricht beispielsweise die erste Leitung oben links, die mit A\ bis A₃ bezeichnet ist. drei Adern. und die zweite Leitung von links mit der Bezeichnung Bi bis B₃ entspricht ebenfalls drei Adern.

Wenn keine Information vorhanden ist, sind alle A, alle B und Pi und P2 gleich Null. Alle Ausgänge C der logischen Netze 3 bis 11 sind gleich Eins. Alle D und E sind gleich Null. Alle F und G sind gleich Eins. H, I, J und K sind gleich Null.

Die logischen Netze 3 bis 11 in der ersten Ebene der ersten logischen Schaltungsanordnung dienen dazu, jeweils drei der ankommenden Bits zugleich zu prüfen, ob eine Information vorhanden ist oder nicht. Wenn in den drei geprüften Bits eine Information vorhanden ist und dementsprechend auch in den Komplements dieser Bits, beispielsweise in Αχ bis A₃ und Bi bis B₃, wird C gleich Null. Wenn C gleich Null wird, wird das logische Netz in der Gruppe 12 bis 20, dem dieses C zugeführt wird, aktiviert.

Die logischen Netze 12 bis 20 in der ersten Ebene der logischen Schaltungsanordnung dienen dazu, jeweils drei der Eingangsziffern und deren Komplemente gleichzeitig zu prüfen und eine Anzeige zu liefern, ob die geprüften Ziffern eine ungerade oder eine gerade Anzahl von Einsen enthalten. Wenn die drei untersuchten Λ-Bits eine ungerade Anzahl von Einsen umfassen, wird E gleich Eins und D bleibt Null.

Die logischen Netze 21 bis 23 der zweiten Ebene der logischen Schaltungsanordnung dienen dazu, jeweils drei der .D-Bits und deren Komplemente, die .Ε-Bits zugleich zu prüfen und festzustellen, ob in den drei 2i-Bits eine ungerade oder eine gerade Anzahl von Einsen enthalten ist. Enthalten die geprüften drei is-Bits eine ungerade Anzahl von Einsen, so bleibt G gleich Eins und F wird Null.

Das logische Netz 24 in der dritten Ebene der logischen Schaltungsanordnung dient dazu, die drei f-Bits und deren Komplemente, die drei G-Bits zu untersuchen und festzustellen, ob die drei G-Bits eine ungerade oder gerade Anzahl von Einsen enthalten. Enthalten die drei G-Bits eine ungerade Anzahl von Einsen, so wird / gleich Eins und H bleibt Null.

Die Aufgabe der Paritätsstufe 25 besteht darin. die Paritätsziffern Pi und Pz mit den Bits H und / zu vergleichen, um erstens zu bestimmen, ob die gesamte Information die Paritätsstufe erreicht hat. und zweitens zu bestimmen, ob die Parität richtig ist.

Die in Fig. 7 dargestellte Anordnung zur Paritätsprüfung arbeitet asynchron. Mit anderen Worten gesagt, können die ersten /4-Bits und deren Komplemente B an den logischen Netzen in der ersten Ebene der logischen Schaltungsanordnung zu verschiedenen Zeitpunkten angelangen. Jedes Netz wartet, bis drei Bits und deren Komplemente angekommen sind und liefert dann ein Ausgangssignal an ein Netz in der zweiten Ebene der logischen Schaltungsanordnung. In gleicher Weise warten die Netze in der zweiten Ebene der logischen Schaltungsanordnung, bis alle Informationssignale angekommen sind, bevor sie die Information an die dritte Ebene der logischen Schaltungsanordnung weitergeben.
Ein bemerkenswerter Vorteil dieser Anordnung besteht darin, daß sie in der Lage ist. mit hoher Geschwindigkeit zu arbeiten, auch wenn die Eingangsinformation zu verschiedenen Zeiten eintrifft und die verschiedenen logischen Netze verschiedene Durchlaufzeiten besitzen. Dies kann durch das folgende Beispiel gezeigt werden. Man nehme an. daß der schnellste Teil der Information ein logisches Netz in der ersten logischen Verarbeitungsstufe in 0,2 μ5 und der langsamste Teil der Information das logische Netz in der ersten logischen Verarbeitungsstufe in 2 \>.s erreicht. Es sei ferner angenommen, daß die Durchlaufzeit durch das am schnellsten arbeitende Netz nur 0,2 μβ und die Durchlaufzeit für das am langsamsten arbeitende Netz 2 μ& betrage. Bei einer synchron arbeitenden Schaltungsanordnung wäre es notwendig, alles für den ungünstigsten Fall zu bemessen, d. h. für den Fall des am langsamsten laufenden Informationsteiles, das 2 μβ zum Erreichen eines Netzes benötigt, das seinerseits wiederum die kleinstmögliche Arbeits-

35. geschwindigkeit hat. d. h. eines Netzes, das eine Verzögerung von 2 μ5 einführt. Man müßte, mit anderen Worten gesagt, mindestens 4 μβ rechnen zwischen dem Zeitpunkt, in dem ein Informationstei! zur ersten Ebene der logischen Schaltungsanordnung abgesandt wird und dem Zeitpunkt, in dem es an die zweite Ebene der logischen Schaltungsanordnung weitergegeben wird. Außerdem müßte man einen gewissen Spielraum vorsehen, da sich die verschiedenen Verzögerungszeiten ändern können, so daß mindestens 6 oder 8 μ5 für diesen Operationsablauf vorgesehen werden müßten.

Bei der Anordnung nach der Erfindung liegt die Arbeitsgeschwindigkeit unter den genannten Voraussetzungen und statistischen Bedingungen näher an 2 μβ als an 6 oder 8 μβ. Im ungünstigsten Falle erscheint ein langsam laufendes Signal am Ausgang einer langsam arbeitenden Stufe in der maximal möglichen Verzögerungszeit von 4 μβ. Sicherheitsabstände brauchen nicht eingehalten zu werden, da jede Stufe unabhängig arbeitet und da keine Stufe die Information an die nächste weitergibt, bevor sie nicht ihre logische Operation ausgeführt hat. Im Mittel erreicht ein typisches Signal, das beispielsweise 1 μβ oder weniger verzögert ist, eine Stufe.

die mit einer mittleren Geschwindigkeit, beispielsweise 1 μ-s Durchlaufzeit, arbeitet, so daß sich eine Gesamtverzögerung von etwa 2 μβ ergibt. Ein anderer im Rahmen der statistischen Möglichkeiten liegender Fall besteht darin, daß ein Signal, das beispielsweise nur 0.2 μβ verzögert ist, zu einer langsam arbeitenden Stufe gelangt, deren Durchlaufzeit beispielsweise 2 μβ beträgt, wobei sich eine Gesamtverzögerungszeit von wenig mehr als 2 μ5 ergibt. In einem anderen

Falle gelangt ein etwa 2 y.s verzögertes Signal zu einer Stufe, die mit einer Durchlaufzeit von 0.2 as arbeitet, und es ergibt sich wieder eine Gesamtverzögerung von wenig mehr als 2 μβ.

Ein weiterer wichtiger Vorteil dieser Anordnung besteht darin, daß das Altern von Schaltelementen oder andere Änderungen der Schaltungsparameter, die in die Verzögerungszeiten der einzelnen logischen Netzwerke eingehen, die Arbeitsweise der Anordnung nicht beeinträchtigen. Sie können höchstens die Durchlaufzeit der betreffenden Stufe etwas erhöhen. Angenommen, das logische Netz 5 ändere beispielsweise die Durchlaufzeit von einer in 3 ^s. Die Schaltungsanordnung arbeitet weiter ohne Störung, im ungünstigsten Fall würde sich dann eine '5 Verzögerung von 3 μβ, die Durchlaufzeit dieser Stufe, zu 2 μβ, der Zeit, die das langsamste Signal braucht, um diese Stufe zu erreichen, addieren.

Ein weiterer Vorteil dieser Schaltungsanordnung besteht darin, daß eine fehlende Information nicht fälschlich als Information interpretiert wird. Angenommen, das Binärzeichen Αη gelange nicht zum logischen Netz 14. Dies bedeutet, daß Ay und By beide gleich Null sind. C3 bleibt Eins. Ds und £3 bleiben beide Null. Fi und Gi bleiben daher beide Eins. H. I. J und K bleiben Null. J = 0 bedeutet, daß ein Teil der Information die Paritätsstufe 25 nicht erreicht hat.

Bei den bekannten Paritätskontrollschaltungen können instabile Verhältnisse auftreten. Bei diesen Schaltungen kann z. B. das endgültige Ausgangssignal richtige Parität anzeigen, wenn in Wirklichkeit eine Ziffer der Information fehlt. Wenn in solcher Schaltungen die Informationsziffer zu einem späteren Zeitpunkt ankommt, kann das eine unrichtige Parität anzeigende Signal plötzlich in ein richtige Parität anzeigendes Signal umschalten, was zu störenden Schwingungen in der Paritätsschaltung führen kann. Aus F i g. 7 ist klar ersichtlich, daß dies bei der vorliegenden Schaltung nicht eintreten kann. Solange, wie noch Information fehlt, bleibt J = O.

Die Schaltungsanordnung gemäß der Erfindung eignet sich auch als Paritätsgenerator. Für diesen Zweck werden in Fig. 7 alle Stufen einschließlich der dritten Ebene der logischen Schaltungsanordnung verwendet. Die Ausgänge H und / zeigen an, ob das geprüfte, aus siebenundzwanzig Bits bestehende Wort eine ungerade oder eine gerade Anzahl von Einsen enthält. Wie bereits erwähnt wurde, ist / = 1 und H=O. wenn die siebenundzwanzig /4-Eingangsbits eine ungerade Anzahl von Einsen enthalten und / = 0 und A = I. wenn die siebenundzwanzig y4-Eingangsbits eine gerade Anzahl von Einsen umfassen. H und / werden als Eingangssignale der in Fig. 8 dargestellten Paritätsgeneratorstufe zugeführt. Diese Stufe enthält drei Kein-Stufen 80 bis 82. Der Paritätsgenerator arbeitet folgendermaßen: Zuerst sei angenommen, daß die Eingangsbits A eine ungerade Anzahl von Einsen enthalten, so daß I = 1 und H = O ist. / = 1 wird der Kein-Stufe80 zugeführt, so daß der Ausgang dieser Stufe Null wird. H = O und der Ausgang Null der Kein-Stufe80 werden der Kein-Stufe82 zugeführt, so daß Ρ« gleich Eins wird. / = 1 und der Ausgang Null der Kein-Stufe 80 werden der Kein-Stufe 81 zugeführt, und deren Ausgang Pi bleibt daher Null. Dies ist die richtige Antwort, da im Falle einer ungeraden Anzahl von Einsen in den /i-Eingangsbits, die den ^4-Bits entsprechende Paritätsziffer Pi = 0 sein muß. Eine ungerade Anzahl von Einsen in den Λί-Eingangsbits entspricht einer geraden Anzahl von Einsen in den 5-Eingangsbits, so daß die Paritätsziffer für die 2?~Bits eine Eins sein muß.

Angenommen, die yl-Bits enthalten nun eine gerade Anzahl von Einsen, so daß I=O und H = 1 sind. Die Betrachtung der Schaltungsanordnung zeigt, daß Pi dann Eins wird, während P2 gleich Null bleibt, was wieder die richtige Antwort ist.

Schließlich sei angenommen, daß ein Teil der Information nicht angekommen ist. Angenommen, das Bit An ist nocht nicht angekommen, so daß yi-27 und 527 beide gleich Null sind. Es wurde bereits gezeigt, daß im Falle des Fehlens eines Bits H und / beide gleich Null sind. Unter diesen Umständen wird der Ausgang der Kein-Stufe 80 gleich Eins, und Pi und Po sind beide gleich Null. Ein Signal, das die Abwesenheit eines Teils der Information anzeigt, kann bei Y abgenommen werden. Wenn Y gleich Eins ist, fehlt noch Information, wenn Y gleich Null ist, sind die Paritätsziffern Pi und P2 richtig.

Claims (12)

Patentansprüche:

1. Paritätsschaltung für eine digitale Datenverarbeitungsanlage, m der ein eine Anzahl Bits enthaltendes Wort über mindestens einen Ubertragungskanal parallel übertragen wird, mit einem Gatter, dessen Ausgangssignal eine Anzeige liefert, ob ein Wort eine gerade oder ungerade Anzahl von Bits des Binärwertes 1 enthält, gekennzeichnet durch eine Gatteranordnung (3 bis 25 in F i g. 7. 8) der alle in das Ausgangssignal eingehenden Bits (Ai bis ^27 bzw. Bi bis 527) zugeführt sind und die die Erzeugung des Ausgangssignals (H, I; Pi. P2) verhindert, solange noch eines der in das Ausgangssignal eingehenden Bits fehlt.

2. Paritätsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangssignal binär ist (/ = 1, H = O oder / = 0. H = 1).

3. Paritätsschaltung nach Anspruch 1 oder 2. die mit Hilfe eines im Wort enthaltenen Paritätsbits festzustellen gestattet, ob die Parität der Informationsbits eines Wortes richtig ist oder nicht, dadurch gekennzeichnet, daß das Gatter (24) beim Vorhandensein aller Eingangsbits ein Binärsignal (H oder I) liefert, das anzeigt, ob die Informationsbits eine gerade oder ungerade Anzahl von Bits des Binärwertes 1 enthalten, und daß dieses Binärsignal und das Paritätsbit des Wortes einer Paritätsstufe (25) zugeführt sind, die eine Anzeige (K) liefert, ob die Parität richtig ist oder nicht.

4. Schaltungsanordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß das Gatter (24) zwei komplementäre Ausgangssignale liefert.

5. Paritätsschaltung nach Anspruch 1 oder 2, die mit Hilfe eines Paritätsbits (Pi) und dessen Komplement (P2) festzustellen gestattet, ob die Parität zweier aus zueinander komplementären Bits bestehender Wörter (Ai bis ^27 bzw. Bi bis #27) richtig .ist, gekennzeichnet durch eine logische Stufe (24), die beim Vorhandensein aller Bits des einen Wortes und der Komplemente dieser Bits im anderen Wort zwei komplementäre Binär-

signale (H, I) liefert, die angeben, ob das eine Wort eine gerade Anzahl (/=-0, H = 1) oder eine ungerade Anzahl (/= 1, // = 0) von Bits des Binärwertes 1 enthält und durch eine Gatterschaltung (3 bis 23), die zwei Binärzeichen desselben Wertes liefert, solange in einem der Wörter ein Binärzeichen fehlt.

6. Paritätsschaltung nach Anspruch 5, gekennzeichnet durch eine auf die komplementären Binärsignale (/, H) und die komplementären Paritätsbits (Pi, Pg) ansprechende Paritätsstufe (25), die eine Anzeige (K) über die Richtigkeit der Parität liefert.

7. Paritätsschaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Gatterschaltung logische Stufen (3 bis 11, 21 bis 23, 24) enthält, die das Auftreten von zwei Bits desselben Wertes als Anzeige auswerten, daß in einem der Wörter ein Bit fehlt.

8. Paritätsschaltung nach Anspruch 1, gekennzeichnet durch eine Gatteranordnung (80, 81, 82), die auf die einer geraden oder ungeraden Anzahl von Bits des Binärwertes 1 in einem Wort entsprechende Anzeige und die Anzeige, daß kein Bit des Wortes mehr fehlt, anspricht und ein Paritätsbit (Pi) liefert.

9. Paritätsschaltung nach Anspruch 1, gekennzeichnet durch eine Anzahl von mehrere Eingänge aufweisenden ersten logischen Gattern (3 bis 11), denen jeweils verschiedene Bits (A) und deren Komplemente (B) zugeführt sind und die jeweils beim Fehlen eines Bits und seines Komplements ein Ausgangssignal (C = 1) liefern, und durch weitere logische Gatter (12 bis 20) mit jeweils mehreren Eingängen, denen die Bits des Wortes und die Ausgangssignale der ersten logischen Gatter zugeführt sind und die Weitergabe der Bits des Wortes verhindern, solange das Ausgangssignal der ersten logischen Gatter das Fehlen eines Bits des Wortes anzeigt.

10. Paritätsschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die logischen Gatter (3 bis 20) aus Kein-Gattern bestehen, die nur dann ein Ausgangssignal des Binärwertes 1 liefern, wenn an sämtlichen Eingängen Signale des Binärwertes 0 anliegen.

11. Paritätsschaltung nach Anspruch 1 für eine Datenverarbeitungsanlage mit Stufen, die die Bits eines Wortes und deren Komplemente liefern, gekennzeichnet durch eine Anzahl von mehrere Eingänge aufweisenden ersten logischen Gatter (3 bis 11), die jeweils nur dann ein Ausgangssignal (C = 1) liefern, wenn ein Binärzeichen (A) und sein Komplement (B) fehlen, durch eine Ableseanordnung (RO) durch die den logischen Gattern verschiedene Binärzeichen und ihre Komplemente asynchron zugeführt werden; durch weitere logische Gatter (12 bis 20) mit mehreren Eingängen, die jeweils auf ein Ausgangssignal von einem ersten logischen Gatter ansprechen und das Durchtreten von Binärzeichen verhindern; und durch eine Anordnung (RO) zum asynchronen Zuführen verschiedener Binärzeichen und ihrer Komplemente zu den anderen logischen Gattern.

12. Paritätsschaltung nach Anspruch 1 für eine Datenverarbeitungsanlage mit Stufen (30), die die Bits eines Wortes und deren Komplemente liefern, gekennzeichnet durch eine Anzahl von ersten logischen Gattern (3 bis 11) die jeweils eine Anzahl von Eingängen aufweisen und ein Ausgangssignal (C = 1) nur beim Fehlen eines Binärzeichens (A) und dessen Komplement (B) liefern; durch eine Anordnung (RO) zum asynchronen Zuführen verschiedener Binärzeichen und ihrer Komplemente zu den verschiedenen ersten Gattern; durch weitere logische Gatter (12 bis 20) mit mehreren Eingängen, die jeweils ein Ausgangssignal entsprechend einer verschiedenen Kombination von Binärziffern liefern und durch ein Ausgangssignal von einem ersten Gatter sperrbar sind, und durch eine Anordnung (RO) zum asynchronen Zuführen verschiedener Kombinationen von Binärzeichen zu den anderen Gattern.

In Betracht gezogene Druckschriften:
Bell Lab. Record, 1959, S. 213 bis 217.

Hierzu 1 Blatt Zeichnungen

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