JPS5825294B2

JPS5825294B2 - ３ジヨウカイロオシヨウシタエラ−テイセイカイロ

Info

Publication number: JPS5825294B2
Application number: JP50150811A
Authority: JP
Inventors: 安藤寿茂; 竹園隆
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1975-12-18
Filing date: 1975-12-18
Publication date: 1983-05-26
Also published as: DE2657408A1; JPS52115641A; DE2657408B2; US4064483A; DE2657408C3

Description

【発明の詳細な説明】本発明は３乗回路を使用したエラー訂正回路、特にＢＣ
Ｈコードの検査マトリクス旧を利用した２ビツトエラー
訂正回路において、データ・ビットｄ。

ないしｄｎに対応した３乗回路を利用した（ｎ＋１）個
のチェック回路を並列的に構成せしめ、エラー訂正を高
速度で処理すると共に上記各チェック回路に対して同一
の回路構成を採用し得るようにした３乗回路を使用した
エラー訂正回路に関するものである。

システムの信頼性を図るためにエラー訂正コー２ドが
広く採用されている。

そして２ビット誤り訂正機能をもつＢＣＨコードが考慮
されつ？ある。

該ＢＣＨコードのテコード方法として、Ｒ，Ｔ、Ｃｈｉ
ｅｎが提供した方式管種々の方式（以下公知の方式と呼
ぶ）が知られている。

・しかし、該公知の方式は一般にシフト・レジスタを
使用しており、複数クロックの後にはじめてエラー訂正
を行なうことができる（第１図において後述する）。

このため、高速度処理を可能にするために上記公知たと
えばＲ，Ｔ、ｃｈｉｅｎＯ力式を１発展せしめて並列処
理できるようにすると、第２図において後述する如くな
り、この場合図示の×α４４．×α４３・・・・・・×
α３などの回路が個々別々の構成をとるため高価なかつ
複雑なものとなってしまい又、この点が回路のＬＳＩ化
のためにさまたげになる。

本発明は、上記の点を解決することを目的としており、
並列処理による高速度化を図ると共に、３乗回路を使用
して該並列処理に必要なチェックに必要な回路構成を共
通化できるようにしたエラー訂正回路を提供することを
目的としている。

そしてそのため、本発明の３乗回路を使用したエラー訂
正回路はデータ’Ｄ（ｄｏ＋ｄｘ）ｄ２ｓ
”””ａｎ）に対して２ビツトエラー訂正ＢＣＨコー
ドの検査マトリクス旧を作用せしめ、該検査マトリクス
利の上側半分より生成されたシンドロームＳ１と下側半
分より生成されたシンドロームＳ３とにもとづいて、上
記データＩＤのエラーピットを訂正するエラー訂正回路
において、各データビットに対応シた全部でｎ＋１
個のチェック回路を並列的に設け、各チェック回路は対
応する各データビットに割りつけられた上記検査マトリ
クス■中の列ベクトル（、ｙｉ＝４３１）に応じ
て「２」を法とする演算、（８ｔ−ｔｉ）”−（＄３−＆３ｉ） −〇が成立す
るか否かのチェックを行なうに当って、（ｓｔ−αｌ）
を入力とし当該（８１−αｉ）を３乗する回路を用いて
（Ｓｔ−α１）ｓを計算し、上式が成立する場合に当該
データビットにエラーが生じているものとみなしてエラ
ー訂正を行なうことを特徴としている。

以下従来公知の方式の概念を説明しつつ図面を参照して
説明する。

２ビツトエラー訂正回路は任意の情報ビット数のデータ
に対して構成できるが、以下においては情報ビット数３
２、チェックビット数１２、合計４４ビツトのデータの
場合について実施例を示す。

また以後の演算はすべて２値係数をもつ多項式の演算で
ある。

第１図は従来公知の方式の一例、第２図は第１図の方式
を発展せしめた構成の一例、第３図ないし第５図は本発
明に用いる部分構成を説明する説明図、第６図は本発明
の一実施例構成、第７図は本発明に用いる３乗回路の一
実施例構成を示す。

先ず従来公知の方式について説明する。

該従来公知の方式は次の如きものと考えてよい（以下簡
単のためベクトル表示を省略する）。

即ち、例えばデータＤ（ｄＯ＊ｄｌｓｄ２・・・・
・・ｄｎ）に対して、ＢＣＨコードの検査マトリクスＨの中から右側からｎ＋１個の列ベクトルを用いて作
った検査マトリクスＨ′ を作用せしめ、今ビットｄ１とｄｊとにエラーが生じて
いるとすると、上記検査マトリクスＨの上側半分から生
成されたシンドロームＳ１と下側半分から生成されたシ
ンドロームＳ３とは次の式で表わされる。

即ち、αｉ＋αｊ−８゜。

・１＋。・ｊ−８３）°°゛°°°°°°°°°°°゛
°°°°°°′°°（４）上記第（４）式から αｉ＋αｊ＝３にσ１・ｉ・・Ｊ−８１・＋Ｓ３／Ｓｔ＝ ’２）
”””””が与えられ、この結果上記αｉとαＪとはｘ
２＋ｓ１ｘ＋（Ｓｌ”＋Ｓ３／Ｓ１）＝Ｏ−・−
・・・（６）の根となっている。

このことから上記第（６）式のＸに上記α１９．α２０
゜・・・α６２を代入し、上記第（６）式を満足するｉ
、ｊを決定し、データｄｉとｄｊとを訂正するようにす
る。

しかし、上記第（６）を満足するか否かをチェックを行
なうべくハードウェアで構成せしめることはそれ程簡単
でない。

このため、説明を省略するが、αｉ＋Ｎ−α６３−α０
＝１とおくとＸ＝αｉに対して αＮ＝１／Ｓとなる。

これを用いて上記第（６）式を変形し、Ｆ＝Ｓ、αＮ（
１＋Ｓ、αゝ＋Ｓ１２α２Ｎ）＋Ｓ３α３Ｎ＝０・・
・・・・・・・・・・・・・・・・・・・・・・・・・
（７）を満足するか否かをチェックするチェック回路を
もうけるようにしている、なお、第（６）式から第（７
）式への変形は以下の通りである。

第（６）式から５１ｘ２＋ｓ１’ｘ＋Ｓ１３＋５３＝０、”−Ｓ１．／ｘ＋Ｓ１”／ｘ２＋８１ ”／
ｘ” ＋８３／ｘ” ＝０ここで、Ｘはαｉであ
り、Ｎを６３−１に選んであるので、 αＮ・αＮ＝α ＝１また αＮ−１／αｉ＝１／ｘであるので、Ｓ１αＮ＋Ｓ、２α２Ｎ＋Ｓ１３α３Ｎ＋Ｓ３α３Ｎ−
０、”、ｓ１αＮ（１＋Ｓ１αＮ＋Ｓ１′α２Ｎ）＋Ｓ
３α３Ｎ−〇となる。

第１図は上記第（７）式を満足するＮ＝ｉ、ｊを決定し
てデータ・ビットｄｉとｄ・とを訂正する構成の一例を
示している。

図中、１はシフト・レジスタで例えば記憶装置から読出
されたデータｄｏないしｄ４３を並列的にセットした後
、１クロツク毎シフトして１ビツトづつ出力してゆくも
の、２はＦ（ｘ）−０検出回路、３，４はフリップ・フ
ロップ、５は×α回路、６は×α３回路、７はビット訂
正回路を表わしている。

具体的な説明は省略するが、Ｆ（ｘ）＝０検出回路２は
、各クロック毎にシフト・レジスタ１から出力されてく
るデータ・ビットｄ４３ないしｄ６に同期してＦ（ｘ）
−〇を満足しているか否かを調べる。

そしてもしもＦ（ｘ）−０を満足しているとき論理「１
」をビット訂正回路７に供給し、当該タイミングで出力
されてくるデータ・ビットを反転せしめる。

即ちエラー訂正を行なう。上記公知の方式は、シフト・
レジスタを用いて４４クロツクをへてはじめて訂正され
ることになり、処理速度に難点がある。

第２図は、第１図図示の構成を発展せしめたもので、デ
ータ・ビットｄ。

ないしｄ４３に対応して４４個の並列チェック回路をも
うけたー構成例を示している。

図中８−０はチェック回路、２−ロないし２−４３は夫
々第１図図示のＦ（ｘ）−〇検出回路２に対応するもの
、７−ロないし７−４３は夫々第１図図示のビット訂正
回路７に対応するもの、９はエラー発生検出回路、１０
−０ないし１０−４３および１１−ロないし１１−４３
は夫夫乗算回路、１２−０ないし１２−４３は夫々アン
ド回路を表わしている。

乗算回路１０−１は上記第（７）式におけるαＮを発生
し、１１ｒはα３Ｎを発生するものと考えてよい。

そしてシンドロームＳ１と８３とが与えられると、各Ｆ
（ｘ）＝０検出回路２−ｔにおいてＦ（ｘ）−〇が満足
されるか否かを調べ、もしも満足されると論理「１」を
出力する。

このときエラー発生検出回路９によってエラーが存在し
ていることが判定されると、アンド回路１２−１がオン
され、並列的に供給されているデータ・ビットｄ。

ないしｄ４３の対応するビットｄ、および／またはｄ、
を反転する。

尚、エラーが無いときはシンドロームＳ、はオール０に
なる。

第２図図示の回路構成は、第１図図示の如くシフト・レ
ジスタを用いることがなく、各データ・ビットｄ。

ないしｄ４３に対する訂正処理を並列的に行ない、高速
度化を達成することができる。

しかし、該第２図図示構成の場合、チェック回路８中の
Ｆ（ｘ）−〇検出回路２−０ないし２−４３は共通回路
とすることができるが、各乗算回路１０および１１につ
いてはいわば４４通りの回路構成を必要とする。

このため、第２図図示の構成を実現しようとすると高価
かつ複雑なものとなってしまう。

又実装率をあげ、コストをさげるため回路のＩＣ化（た
とえは図示装置８，１２，７．を１つのＩＣにする）を
実現しようとしても、上記のごとき構成のため困難とな
る。

以下本発明について説明を行なう。

本発明は次の如き考え力にもとすいている。

即ち、例えばデータＤ（ｄＯ２ｄｌｙ・・・・・・ｄ４
３）に対し、ＢＣＨコードの検査マトリクスＨを作用せしめ、今ビットｄｊとｄ、とにエラーが生じて
いるとすると、上記第（８）式の上側半分から生成され
たシンドロームＳ１と下側半分から生成されたシンドロ
ームＳ３とは次の式で表わされる。

即ち、Ｓ゛−“”＋“ｊ、）・・・・・・・・・・・・・・・
・・・（９）Ｓ３−α３１＋α３Ｊ該第（９）式を変形すると８−“”＝“１′８・−“°”＝“°２）・・・・・・
（１０）Ｓ−αＪ＝αｉ、Ｓ３−α３ｊ−α３１！したがって、（ｓｔ−α１）３−（Ｓ３−α３ｉ）＝０（ｓｔ−・ｊ
）ａ（ｓｓ ”・ｊ）−〇）°°°０υであることか
ら、（Ｓｌｘ）３−（Ｓ３−ｘ３）＝Ｏ−・・”−（１２
）なるチェック回路をハードウェアによって構成せしめ
ておき、上記Ｘに対してα０．α１．α２・・・・・・
α４３を順次代入してゆけばエラーが存在するｄｉ。

ｄｊを決定することができる。

尚、２進数における減算は加算と等価であり、ともに排
他的オア回路で実現できる。

該ハードウェアは、第１図に示した如きシフト・レジス
タを用いた構成をとることもできる。

しかし、高速度化を図る場合、上記第２図図示の構成の
如き並列処理回路を用いることが好ましい。

第３図は上記第０試における（Ｓｔ−Ｘ）および（８３
ｘ”）を求める構成を示している。

図中１３−０ないし１３−４３は夫々第（８）式におけ
る上側半分α０ないしα４３を与えておくレジスタ、１
４−０ないし１４−４３は夫々第（８）式における下側
半分α０ないしα３を与えておくレジスタ、１５−０な
いし１５−４３および１６−ロないし１６−４３は夫々
減算回路を表わしている。

なお、２進１ビツト相互の加算回路および減算回路は排
他的オア回路によって達成できるものである。

第３図図示の構成は（ＳｔＸ）や（ｓ３ｘ”）を得
るものであるが、レジスタ１３−０ないし１３−４３お
よび１４−ロないし１４−４３に格納される内容は、上
記検査マトリクスＨが決定されれば固定的に与えられる
ものであり、従って読取専用メモＩＪ（ＲＯＭ）等を用
いることもできるが、なお改良の余地を含んでいる。

即ち第４図を参照すると判る如く、Ａ■Ｂなる演算は、
例えばＢ＝Ｏの場合Ａ■Ｂ＝Ａであり、またＢ＝１の場
合Ａ■Ｂ＝Ａである。

このことから、第５図図示の如くシンドロームＳ１と８
３とについて夫々Ｓ１と百、とを用意しておけば、例え
ば（Ｓｔ−α０）を得るに当って、α０＝１０００００
であることから、（Ｓ−α０）の第１ビツトとして百、
の第１ビツトをとり、（Ｓ−α０）の第２ビツトないし
第６ビツトとしてＳｌの第２ビツトないし第６ビツトを
とるようにすれば足りることが判る。

本発明は上記第５図の構成を採ることによって回路構成
を大幅に簡単化している。

第６図は本発明の一実施例構成を示し、図中の符号７−
０ないし７−４３．８−０ないし８−４３．９，１２−
０ないし１２−４３は第２図のそれに対応し、１３−０
ないし１３−４３は夫々３乗回路、１４−０は減算回路
、１５−ロないし１５−４３は夫々オール零検出回路を
表わしている。

本発明の場合、第２図図示の構成と同様に各データ・ビ
ットｄ。

ないしα４３に対応して、チェック回路８−０ないし８
−４３が並列的にもうけられている。

そして第２図図示の構成と同様にパリティ検査回路９に
よってエラー発生が検出されている状態のもとで、論理
「１」を発したチェック回路８−ｐに射出したデータ・
ビットｄ−とついてエラー訂正を行なうようにされてい
る。

チェック回路８−０ないし８−４３には夫々、第５図図
示の（Ｓｔ−α０）と（ＳＳ−α０）、（Ｓｌ−α１）
と（Ｓ３−α３）、・・・・・・（Ｓｔ−α４４）と（
Ｓ３−α３）が入力されるものと考えてよい。

即ち例えばチェック回路８−０においては、第（１２）
式におけるＸとしてα０を代入した（Ｓｔ−α０）３−（Ｓ３−α０）−〇・・・・・・・
・個なる式を満足するか否かをチェックするようにして
おり、入力される信号（Ｓｔ−α０）（これをビット列
ａ。

ないしａ５と考えておく）を３乗回路１３−θＦよって
３乗し、一方入力される信号（Ｓ３−α０）とビット毎
に減算せしめ、全ビットがすべて論理「０」であるとき
即ち第０３）式を満足するときオール零検出回路１５−
０から論理「１」を出力する。

各チェック回路８−１ないし８−４３についても同様で
ある。

ここで３乗回路１３−０ないし１３−４３の構成につい
て説明する。

今一般に入力をａＯ＋ａＩＸ＋ａ２ｘ２＋−・
−４ａ、ｘ５とし、該入力を３乗した出力をす。

＋ｂ１ｘ＋ｂ２ｘ２＋・・・・・・＋ｂ５ｘ５とす
ると、次の関係式が成立するはずであ゛る。

即ち、（ａ０＋ａｌｘ＋ａ２ｘ２＋ａ３ｘ
”＋ａ４ｘ’＋ａ５Ｘ５）３＝ｂ□＋ｂ１ｘ＋ｂ２
ｘ”＋ｂ３ｘ”＋ｂ４ｘ’＋ｂ５ｘ５・・・・・・・・
・Ｉ該第０４）式をｍｏｄ、１＋ｘ＋ｘ６（前記αは
１＋ｘ＋Ｘ６の根である）で変形し、右辺と左辺と
の各係数の関係を求めると、次の第（１５１式が成立す
る。

即ちｂｏ＝ａａ（ａｏ＋ａ＋）＋ａｔ（ａ４＋ａｓ）＋２
５（ａ２＋ａ３）＋ａ２ｂ１＝ａ１（ａ６＋ａ３＋ａ４）＋ａ３（ａ□＋ａ２
＋ａ４）＋ａ４ａ５−１−ａ２ｂ２＝（ａｏ＋ａ、）（ａ１＋ａ２＋ａ４）
＋ａ１ａ３＋ａ４ａ２ｂ３＝（ａ□−１−ａ２＋
ａ５）（ａ３＋８４）＋ａｌａ４＋ａ５ａ
２＋ａ３ｂ４−（ａ□＋ａ２）（ａ４＋ａ５）＋ａ
２（ａ□＋ａｌ）＋ａ４（ａ１＋ａ３＋ａ５）＋
ａ３１）ｓ＝２２（ａｔ＋ａ＋）＋ａｔ（ａ３＋ａ５）＋ａ
５ａ３上記第α■式は変形の方法によって種々の形によ
って表わすことができ、必らずしも第（１５１式に限ら
れるものではないが、いずれにしても第（１５）式にし
たがった処理を実行する回路を構成することによって、
与えられた入力を３乗した出力を得ることが可能となる
。

第７図は、上記第０９式にしたがった処理を実行する回
路の一実施例構成を示している。

図中■は排他的オア回路で加算を行なうもの、ｉは反転
回路、Ａはアンド回路を表わしている。

図から明らかな如く、例えばビットｂ。

については上記第（１５１式の最上位の式を満足してい
ることが知れる。

以上は論理回路で３乗回路を構成した場合であるが、こ
れは又変換テーブルを記憶したＲＯＭでも実現できる。

つまり（Ｓｔ−α０）−（ａｏａｘａ２ａ３ａ＋
ａｓ）の６ビツトをアドレス情報とし、（Ｓｔ−α０
）”−（ｂｏｂ１ｂ２ｂ３ｂ４ｂ５）の６ビツトを
出力するＲＯＭを用意すればよい。

この場合メモリ容量は２６ＷＸ６ビツトとなる。

再び第６図において、３乗回路１３−ロないし１３−４
３に入力される各信号を夫々第７図に示す入力ａ。

ないしａ５であるとみなすと、各３乗回路１３−０ない
し１３−４３はすべて同一の回路構成をとり得ることが
判る。

このことから、チェック回路８−０ないし８−４３はす
べて全く同じ回路構成をとり、ただ各チェック回路に入
力される信号を（ｓｔ−α０）と（Ｓ３−α０）、（Ｓ
３−α１）と（Ｓ３−α３）、・・・・・・・・・の如
く変えてやるだけで足りることが判る。

即ち第６図図示の構成を採用するに当って、同一の構成
のチェック回路１６（８と１２と７）を集積回路化すれ
ば足り、実装率、価格の面からきわめて有効となる。

以上説明した如く、本発明によればエラー訂正回路を高
速化せしめると共に各チェック回路を共通化できる利点
をそなえている。

【図面の簡単な説明】

第１図は従来公知の方式の一例、第２図は第１図の方式
を発展せしめた構成の一例、第３図ないし第５図は本発
明に用いる部分構成を説明する説；門口、第６図は本発
明の一実施例構成、第７図は本発明に用いる３乗回路の
一実施例構成を示す。図中、７はビット訂正回路、８はチェック回路、９はパ
リティ検査回路、１２はアンド回路、１３は３乗回路、
１４は減算回路、１５はオール零検出回路を表わしてい
る。

Claims

【特許請求の範囲】１データ’Ｄ（ｄＯ、ｄｌｓｄ２ｓ ”””ｄ
ｎ）に対して２ビツトエラー訂正ＢＣＨコードの検査
マトリクス旧を作用せしめ、該検査マｌ−ＩＪクス旧の
上側半分より生成されたシンドロームＳ、と下側半分よ
り生成されたシンドロームＳ３とにもとづいて、上記デ
ータＩＤのエラーピットを訂正するエラー訂正回路にお
いて、各データビットに対応した全部でｎ＋１個の
チェック回路を並列的ｔこ設け、各チェック回路は対応
する各データビットに割りつけられた上記検査マｌ−Ｉ
Ｊクス旧中の列ベクトル〔αｉ：、Ｉ３ｉ）に応
じて、「２」を法とする演算、（８１−市”）３（ｓ
ａ−α３１）−〇が成立するか否かのチェックを行なう
に当って、（Ｓ、−七ｉ）を入力とじ当該（”を−卆ｉ
）を３乗する回路を用いて（Ｓｌ−ψｉ）３を計算し、
上式が成立する場合に当該データビットにエラーが生じ
ているとみなしてエラー訂正を行うことを特徴とした３
乗回路を使用したエラー訂正回路。