KR0125106B1 - 인터리버 및 디인터리버 장치 - Google Patents

Abstract

본 발명은 인터리빙 혹은 디인터리빙을 수행함에 있어서 사용되는 기억소자를 감소시키기 위한 장치에 관한 것으로, 직렬 형태의 데이타를 제1클럭(CK1)에 동기되어 제1시간(t)의 경과후 병렬로 변환시켜 출력하는 직병렬변환수단(10)과; 제1클럭(CK1)의 주파수를 2배로 체배하여 제2클럭(CK2)로서 출력하는 주파수 체배수단(20)과; 제2클럭(CK2)에 동기되어 상기 제1시간(t)의 처음 1/2시간(t1)에 상기 직병렬변환수단(10)으로부터 출력되는 병렬데이타를 입력하고, 제1시간(t)의 나중 1/2시간(t2)에 입력된 병렬데이타를 출력하는 병병렬변환수단(30)과; 병병렬변환수단(30)으로부터의 병렬데이타를 독출 및 기입어드레스에 따라 기록 및 독출하여 출력하는 메모리수단(50)과; 제2클럭(CK2)에 동기되어 상기 독출어드레스를 상기 시간(t1)내에 상기 메모리수단(50)에 인가하고, 상기 시간(t2)에 독출 어드레스신호를 상기 메모리수단(50)에 인가하는 어드레스 및 제어신호 생성기(40)를 구비한다.

Description

인터리버 및 디인터리버 장치

제 1 도는 종래의 인터리버 및 디인터리버 장치를 나타내 도면.

제 2 도는 종래의 인터리버 및 디인터리버 장치에 구성되는 메모리에 데이타가 기입되는 방향 및 독출되는 방향을 나타낸 도면.

제 3 도는 본 발명에 의한 인터리버 및 디인터리버 장치르 나타낸 도면.

제 4 도는 본 발명에 의한 인터리버 및 디인터리버 장치를 디지탈 전송시스템의 송신부에 적용시킨 예를 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 직병렬변환기 20 : 병병렬변환기

30 : 주파수체배기 40 : 어드레스 및 제어신호생성기

50 : 메모리 60 : 병직렬변환기

100 : RS 부호기 200 : 인터리버

300 : 콘벌루션 보호기

본 발명은 디지탈 신호기록재생장치에 관한 것으로, 특히 인터리빙(interleaving) 혹은 디인터리빙(deinterleaving)을 수행함에 있어서 하나의 메모리를 이용할 수 있게 한 인터리버 및 디인터리버장치에 관한 것이다.

일반적으로 디지탈 영상신호기록재생장치에 있어서 부호화기술은, 화상정보를 디지탈신호형태로 효율적으로 전송 또는 축적하기 위하여 정보량이 많은 화상정보를 압축하고, 코딩하는 기술을 말한다.

이때 부호화된 화상정보는 전송이나 저장시 또는 수신이나 재생시 오류가 발생하게 되며, 이 발생된 오류에 의해 화상이 열화되는 문제점이 발생한다.

오류정정부호화(error correction coding)는 상기 부호화 기술의 단점을 보완하기 위한 기술로서, 전송이나 저장시 또는 수신이나 재생시 발생되는 데이타 오류를 정정하여 원래의 화상을 충실히 재생할 수 있도록 부가정보(parity data)를 부가하여 화상정보를 부호화하는 것을 말한다.

그러나, 발생된 오류중 산발적으로 발생하는 산발오류(random error)는 에러 정정이 가능하나, 연속적으로 발생되어 오류군을 이루는 연집오류(burst error)는 에러정정이 힘들다. 또한 이러한 연집 오류는 산발오류와는 달리 화질에 많은 영향을 끼치게 된다. 한편 이 연집오류를 정정하기 위하여 적부호(product code)가 이용되고 있다.

인터리버는 유입되는 영상데이타를 적부호화하기 위해 영상데이타의 열(column) 방향으로 부가정보를 부가하기 위한 외부오류정정부호부와, 영상데이타의 행(row) 방향으로 부가정보를 부가하기 위한 내부오류정정부호부 사이에 접속되어 외부오류정정부호부로부터 압축코딩된 데이타를 한 프레임씩 독출하여 서로 엇갈리게 배열시키기 위한 것이다.

제 1 도는 종래의 인터리버 혹은 디인터리버 장치를 나타낸 블럭도로서, 외부오류정정부호부(도시되지 않음)로부터 수평부가정보가 부가된 직렬 형태의 데이타는 직병렬변환기(SIPO; serial in parallel out)(1)에서 병렬데이타로 변환되어야하며 디멀티플렉서(2)에 인가된다.

이때, 디멀티플렉서(2)의 선택단자에는 도시된 바와 같이 소정의 제어 신호가 인가되며, 디멀티플렉서(2)는 제어 신호에 따라 직병렬변환기(1)의 병렬데이타들을 프레임 주기 별로 메모리(3,4)에 선택적으로 인가한다.

즉, 제어신호가 논리 '0'인 경우 제1메모리(3)에 직병렬변환기(1)의 병렬 데이타를 인가하고, 논리 '1'인 경우 제2메모리(4)를 직병렬변환기(1)의 데이타를 인가하는 것이다. 이러한 제어신호의 논리는 프레임을 단위로 하여 0, 1을 순차적으로 반복하게 된다.

이때, 메모리(3,4)들은 도시하지 않은 제어부의 제어에 의하여 1프레임을 단위로 하여 저장 모드 및 독취 모드를 순차적으로 반복하게 된다.즉, 제어부는 논리 0을 출력할 때에는 제1메모리(3)를 독취 모드로, 제2메모리(4)를 저장 모드로 구동시키는 것이다. 따라서, 메모리(3,4)들은 교대로 직병렬변환기(1)의 데이타를 데이타를 기록하거나 독출하는 것이다.

이때, 메모리(3, 4)는 제 2 도에 도시된 바와 같이 부호화된 병렬데이타를 열방향(N)으로 저장하나, 독출시에는 행 방향(B)으로 독출함으로써 인터리빙을 행하게 된다.

제1메모리(3)와 제2메모리(4)로부터 독출된 데이타는 각각 제1병직렬변환기(PISO; 5)와 제2병직렬변환기(PISO; 6)로 인가되어 직렬데이타로 변환되어 내부오류정정부호부(도시되지 않음)로 인가된다.

그러나, 종래의 인터리버 및 디인터리버 장치에서는 상술한 바와 같이 두개의 메모리가 사용되어야 하는 바, 병직렬 변환부 역시 두개가 사용되는 등의 구성 장치가 복잡하게 된다는 문제가 있었다.

본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 하나의 메모리를 이용하여 인터리빙 또는 디인터리빙을 수행할 수 있게 한 인터리버 및 디인터리버장치를 제공하는데 있다.

본 발명에 따른 인터리버 및 디인터리버장치는, 직렬 형태의 데이타를 제1클럭에 동기되어 제1시간의 경과후 병렬로 변환시켜 출력하는 직병렬변환부와; 제1클럭의 주파수를 2배로 체배하여 제2클럭로서 출력하는 주파수체배기와; 제2클럭에 동기되어 제1시간의 처음 1/2시간에 직병렬변환부로부터 출력되는 병렬데이타를 입력하고, 제1시간의 나중 1/2시간에 입력된 병렬데이타를 출력하는 병병렬변환부와; 병병렬변환부로부터의 병렬데이타를 독출 및 기입어드레스에 따라 기록 및 독출하여 출력하는 메모리와; 제2클럭에 동기되어 독출어드레스를 제1시간의 처음 1/2시간내에 메모리에 인가하고, 제1시간의 나중 1/2시간에 독출 어드레스 신호를 출력하는 어드레스 및 제어신호 생성기를 구비한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 기술하기로 한다.

제 3 도는 본 발명에 의한 인터리버 및 디인터리버장치를 나타낸 블럭도이다.

제 3 도에 도시된 블럭도의 구성은, 디인터리버장치인 경우 외부오류정정부호부(도시되지 않음)로부터, 디인터리버장치인 경우 내부오류정정복호부(도시되지 않음)로부터 재생되어 직렬 형태로 인가되는 데이타는 직병렬변환기(10)를 통하여 병렬상태로 변환된다. 여기서, 직병렬변환기(10)의 출력은 8비트로 도시되어 있는 바, 직렬상태의 데이타를 병렬로 변환시키기 위하여는 8개의 클럭(CK1)이 필요하게 된다. 즉, 직병렬변환기(10)는 8개의 클럭(CK1)이 인가되어야 병렬데이타를 출력하게 되는 것이다.

이때, 이 클럭신호(CK1)는 주파수체배기(20)를 통하여 그 주파수가 2배인 클럭신호(CK2)로 체배된다. 즉, 클럭신호(CK1)가 f의 주파수(주기인 T인)를 갖는다면, 주파수체배기(20)로부터 출력되는 클럭신호(CK2)의 주파수는 2f(주기는 T/2)가 된다.

주파수체배기(20)의 클럭신호(CK2)는 도시된 바와 같이 병병렬변환기(30)와, 어드레스 및 제어신호 생성기(40)에 각각 인가되며, 병병렬변환기(30)는 클럭(CK2)에 동기되어 직병렬변환기(10)의 데이타를 입력 및 출력하게 된다.

이때, 병병렬변환기(30)는 8개의 클럭(CK2)이 입력되는 시점에서 직병렬변환기(10)의 병렬데이타를 입력저장하고, 다시 8개의 클럭(CK2)이 입력되는 시점에서 저장된 병렬데이타를 출력하게 된다. 즉, 직병렬변환기(10)가 직렬데이타들을 8비트의 병렬데이타로 변환시켜 출력하는데 시간(t1; 8개의 클럭(CK1) 시간)이 필요하며, 이 시간은 (t1, t2; t1=t2)인 경우에, 병병렬변환기(30)는 시간(t1)에 이 병렬 데이타를 저장하고, 나머지 시간(t2)에 저장된 병렬데이타를 출력하는 것이다. 이와 같이 병병렬변환기(30)에서 출력되는 병렬데이타들은 메모리(5)에 인가되며, 메모리(50)는 후술하는 바와 같이 이 병렬데이타들을 저장하게 된다.

이때, 상술한 바와 같이 어드레스 및 제어신호 생성기(40)에는 클럭(CK2)가 인가되며, 이에 동기되어 기입어드레스 및 독출어드레스를 순차적으로 출력하게 된다. 여기서, 어드레스 및 제어신호 생성기(40)는 시간(t1)동안에는 상술한 병병렬변환기(30)로부터의 병렬데이타를 저장하기 위한 기입어드레스를 메모리(50)에 인가하므로써 병렬데이타가 메모리(50)에 저장될 수 있게 하나, 시간(t2)동안에는 독출어드레스를 메모리(50)에 인가하므로써 메모리(50)에 저장된 병렬데이타가 독출되도록 한다. 이와 같이 어드레스 및 제어신호 생성기(40)에서 출력되는 독출어드레스 및 기입어드레스는 제 2 도에 도시된 바와 같이 인터리빙 및 디인터리빙이 가능하게 하는 어드레스임을 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.

병병렬변환기(30)로부터 출력되는 병렬데이타들은 병직렬변환기(60)에 인가되며, 병직렬변환기(60)는 클럭(CK1)에 동기되어 메모리(50)로부터의 병렬데이타를 직렬로 변환시켜 출력하게 된다.

상술한 설명으로부터 시간(t)동안에 직병렬변환기(10)로부터 병렬로 변환된 병렬데이타들은 클럭(CK2)에 의하여 시간(t2)동안에 메모리(50)에서 인터리빙 또는 디인터리빙되어 직병렬변환기(60)에 인가됨을 알 수 있다.

즉, 본 발명에서는 직병렬변환기(10)에서 직렬데이타를 병렬데이타화하는 시간에 어드레스 및 제어신호생성기(40)와 병병렬변환기(30)의 제어에 의하여 메모리(50)는 이 병렬데이타를 입출력하여 인터리빙/디인터리빙을 행하므로써 하나의 메모리로 인터리빙/디인터리빙이 가능한 것이다.

제 4 도는 본 발명에 의한 인터리버 및 디인터리버장치를 디지탈 전송시스템의 송신부에 적용시킨 예를 나타낸 도면이다.

제 4 도에 있어서, 인터리버(200)는 입력데이타를 RS(Reed Solomon) 부호화시키기 위한 RS 부호기(100)와, 부호화율(code rate,)이 1/2, 1/3등인 콘벌루션 코드에 의해 부호화된 데이타 중 특정데이타를 삭제하여 전송하는 펀처드(Punctured) 콘벌루션 부호기(300)사이에 접속되어 있다.

제 4 도에 있어서, RS 부호기(100)에 의해 RS 부호화된 입력데이타를 제 3 도에 도시된 바와 같은 인터리버(200)에서 인터리빙을 수행하여 펀처드(Punctured) 콘벌루션 부호기(300)로 인가한다. 펀처드(Punctured) 콘벌루션 부호기(300)에서 콘벌루션 코드에 의해 부호화된 데이타 중 특정데이타를 삭제하여 변조기로 인가한다. 이와 같이 펀처링(Puncturing)을 행하면 고속의 비터비(Viterbi) 복호기를 간단하게 구현할 수 있으므로 위성통신시스템 등에 많이 이용되고 있다.

만약 Punctured 콘벌루션 부호기(300)의 부호화율이 1/2인 경우 종래의 회로에 병병렬변환기만 하나 더 추가되면 본 발명에서 제시된 인터리빙방식을 구현하는 것이 가능하다.

또한, 내부오류정정복호부와 외부오류정정복호부 사이에 접속되는 디인터리버도 신호처리의 흐름만 상이할 뿐 제 3 도의 인터리버와 같은 방식으로 설계할 수 있다.

상술한 바와 같이 본 발명에 의한 인터리버 및 디인터리버 장치에서는 두개의 메모리를 사용하는 종래에 비하여 하나의 메모리를 사용하여 인터리빙 및 디인터리빙을 수행할 수 있는 장점이 있다.

Claims (1)

1. 인터리빙 및 디인터리빙을 위한 장치로서, 직렬 형태의 데이타를 제1클럭(CK1)에 동기되어 제1시간(t)의 경과후 병렬로 변환시켜 출력하는 직병렬변환수단(10)과; 상기 제1클럭(CK1)의 주파수를 2배로 체배하여 제2클럭(CK2)로서 출력하는 주파수 체배수단(20)과, 상기 제2클럭(CK2)에 동기되어 상기 제1시간(t)의 처음 1/2시간(t1)에 상기 직병렬변환수단(10)으로부터 출력되는 병렬데이타를 입력하고, 제1시간(t)의 나중 1/2시간(t2)에 입력된 상기 직병렬변환수단(10)으로부터 출력되는 병렬데이타를 입력하고, 제1시간(t)의 나중 1/2시간(t2)에 입력된 병렬데이타를 출력하는 병병렬변환수단(30)과; 상기 병병렬변환수단(30)으로부터의 병렬데이타를 독출 및 기입어드레스에 따라 기록 및 독출하여 출력하는 메모리수단(50)과; 상기 제2클럭(CK2)에 동기되어 상기 독출어드레스를 상기 시간(t1)내에 상기 메모리수단(50)에 인가하고, 상기 시간(t2)에 독출 어드레스신호를 상기 메모리수단(50)에 인가하는 어드레스 및 제어신호 생성기(40)를 구비하는 인터리버 및 디인터리버장치.