JPH0424897B2 - - Google Patents

Description

【発明の詳細な説明】

この発明はPCMデイジタル情報信号中の誤り
データを補正して再生アナログ信号の忠実度を良
好とするためのデイジタル情報信号の補正装置に
関する。 音声信号等のアナログ情報信号を例えば２進コ
ードに変換して伝送若しくは記録媒体へ記録しそ
れを受信若しくは再生して復号化し、再び元のア
ナログ情報信号を得るPCM（パルスコード変調）
システムにおいては、受信若しくは再生された２
進コードデータ中に誤りがあると復号化して得ら
れるアナログ信号は元のアナログ信号とは異なつ
たものとなる。特に２進コード中の上位ビツトが
誤つていると再生アナログ信号に大きなパルス状
ノイズが現出する。かゝる好ましからざる現象を
避けるべく、一般には２進データと共に誤り検出
用のチエツクビツト等を伝送して再生データ中に
誤りがあるかどうかを判定し誤りの補正を行つ
て、ノイズ削減がなされる。この場合誤り訂正符
号がデータと共に記録、伝送されていれば、誤つ
ているデータを正しいデータに訂正する操作がな
され訂正不可能な場合において誤補正がなされる
ものである。 この誤り補正の比較的簡単な方法として平均値
補間法（線形補間法）が良く知られている。これ
は、あるサンプル値のデータに誤りがある場合、
このサンプル値の直前の正しいサンプル値と直後
の正しいサンプル値との平均値を求めてこれを誤
データの代りに用いるものである。 この平均値補間法によつて実用上十分な補正を
なすことができかつ回路素子数の少ないPCMデ
イジタル情報信号の誤り補正装置として特開昭56
−78256号公報に記載の装置がある。この装置は、
ある１つのサンプル値を表わす所定ビツト数の２
進データに誤りが正じた場合、再生復号信号に大
きな影響を与える上位ビツト群のみを補正しよう
とするものであつて、誤りデータの直前の正しい
データとこの誤りデータの後に続く正しいデータ
との互いに対応する各上位ビツト群の平均値に相
当するデータを算出してこの平均データを誤りデ
ータの対応する上位ビツト群と置換する構成とな
つている。ところが、かかる装置においては例え
ば１サンプル16ビツトのデータをバイト（８ビツ
ト）単位で処理しようとすると構成が複雑となつ
て却つて回路素子数が増大するという欠点があ
る。また、誤りデータの直前の正しいデータと誤
りデータの後に続く正しいデータとにおける互い
に対応する各ビツトを時系列的に処理することに
よつて平均データを直列的に算出して誤りデータ
と置換する構成のものも提案されているが、かか
る装置においては複数ビツトを同時に並列的に処
理することができないという欠点がある。 そこで、本発明の目的は処理単位の変更に容易
に対応することができるとともに構成が簡単で
IC化に適したデイジタル情報信号の誤り補正装
置を提供することである。 本発明による誤り補正装置は、正しいデータの
みを供給するデータ供給回路と、２つの入力端子
を有しこの２つの入力端子にそれぞれ供給された
データの平均値に相当するデータを算出発生する
平均値算出回路と、この平均値算出回路の一方の
入力端子とデータ供給回路の出力端子間に接続さ
れ正しいデータが連続して到来したときのみオフ
となる第１スイツチ回路と、この第１スイツチ回
路とデータ供給回路の出力端子との接続点に導出
されたデータを一時記憶し記憶したデータを平均
値算出回路の他方の入力端子に供給するデータ記
憶回路と、平均値算出回路の２つの入力端子間に
接続され誤りデータに続く正しいデータが到来し
たときのみオフとなる第２スイツチ回路とを含
み、平均値算出回路における算出結果を出力デー
タとして出力する構成となつている。 以下本発明を添付図面を参照して詳細に説明す
る。 第１図は一般的なPCM復号器の一部概略を示
すブロツク図であり、入力されたPCMデータ信
号からクロツク信号抽出回路１及びタイミングコ
ントロール回路２によりデータに同期したクロツ
ク信号が作られ、このクロツク信号を用いてデー
タ抽出回路３においてデータの抽出がなされる。
エラー検出回路４にて誤りデータの検出がなさ
れ、エラーの有無を示すエラー指示ビツト信号が
付加されてメモリ５へ書込まれる。当該メモリ５
においては１つのサンプル値を示すデータ毎に並
列データとして記憶されるように構成されてお
り、メモリ書込み制御はタイミングコントロール
回路２の制御信号のもとに行われる。メモリから
の読出しは基準クロツク信号発生回路６で作られ
たクロツク信号をもとにして行われ、メモリへの
書込みと読出しとを独立したクロツク信号により
行うことによつて入力PCMデータ信号の時間的
変動の補正がなされる。メモリから読出されたデ
ータはエラー補正回路７にて補正をうけた後Ｄ／
Ａコンバータ８に入力されてアナログ信号に変換
され、以後アナログ処理が適当になされるもので
ある。尚、９は基準クロツク信号発生回路６から
のクロツク信号によつてメモリ５、エラー補正回
路７及びＤ／Ａコンバータ８を制御するタイミン
グ信号を発生するタイミングコントロール回路を
示す。 第２図は第１図に示したPCMデコーダにおけ
るエラー補正回路７の本発明の一実施例を示すブ
ロツク図である。第２図において、Ｎビツトの並
列バイナリデータ信号がこれら各ビツトを並列に
一時記憶するためのＮビツト並列レジスタ１０へ
印加される。レジスタ１０は入力データが到来す
る毎に発生する第１所定クロツクに応じて供給さ
れたデータを一時記憶する。このレジスタ１０の
出力は、データ供給回路としてのスイツチ回路１
１に印加される。スイツチ回路１１は、例えばレ
ジスタ１０の出力における各ビツトに対応する信
号がそれぞれ一方の入出力端子に供給されかつ各
制御入力端子が共通接続されたＮ個のアナログス
イツチで形成されている。そして、このＮ個のア
ナログスイツチの他方の入出力端子よりＮビツト
並列バイナリデータ信号がスイツチ回路１１の出
力としてスイツチ回路１２及びデータ記憶回路と
してのＮビツト並列レジスタ１３に印加される。
このレジスタ１３は、レジスタ１０と同様に第１
所定クロツクに応じて供給されたデータを一時記
憶する。スイツチ回路１２は、例えばスイツチ回
路１１と同様にスイツチ回路１１の出力における
各ビツトに対応する信号がそれぞれ一方の入出力
端子に印加されかつ各制御入力端子が共通接続さ
れたＮ個のアナログスイツチで形成されている。
そして、このＮ個のアナログスイツチの他方の入
出力端子よりＮビツト並列バイナリデータ信号が
平均値算出回路１４の入力端子Ａに印加される。
平均値算出回路１４の入力端子Ｂにはレジスタ１
３の出力が印加されている。また、この平均値算
出回路１４の入力端子Ａ，Ｂ間にはスイツチ回路
１５が接続されている。スイツチ回路１５は、例
えばスイツチ回路１２と同様に平均値算出回路１
４の入力端子Ａ，Ｂの各々に印加されたＮビツト
並列バイナリデータ信号における各ビツトに対応
する信号が入出力端子の各々に印加されるように
接続されかつ制御入力端子が共通接続されたＮ個
のアナログスイツチからなつている。平均値算出
回路１４において入力端子Ａ，Ｂの各々に印加さ
れたＮビツト並列バイナリデータ信号の平均値に
相当するＮビツトのデータが算出されてＮビツト
並列レジスタ１６に供給される。レジスタ１６も
レジスタ１０，１３と同様に第１所定クロツクに
応じて供給されたデータを一時記憶する。このレ
ジスタ１６の出力が誤り補正されたデータ出力と
して用いられる。 一方、スイツチ回路１１，１２，１５のオンオ
フ制御のためにエラー検出信号が用いられてい
る。すなわち、エラー検出信号を一時記憶する１
ビツトレジスタ１７とこの出力を同じく一時記憶
する１ビツトレジスタ１８とが設けられている。
レジスタ１７，１８は共に第１所定クロツク若し
くは繰り返し周波数が第１所定クロツクと同一の
他のクロツクに応じて供給されたデータを一時記
憶する。これらレジスタ１７，１８の出力は制御
信号発生回路（図示せず）等に供給される。この
制御信号発生回路は第１表に示す如く第１ないし
第３データ中継回路としてのスイツチ回路１１，
１２，１５の状態が定まるように各回路における
アナログスイツチの共通接続された制御入力端子
に制御信号を供給する。

【表】 以上の構成において、入力データにおける１サ
ンプル値のＮ個のビツト全てが同時にレジスタ１
０に一時記憶される。それと同時に記憶された入
力データに対応するエラー検出信号がレジスタ１
７に記憶される。レジスタ１７の記憶内容が
“０”であり、かつレジスタ１８の記憶内容が
“０”の場合すなわち到来した入力データが連続
して正しい場合、スイツチ回路１１及び１５が共
にオンとなりかつスイツチ回路１２がオフとな
る。そうすると、平均値算出回路１１の算出結果
はレジスタ１３の出力データをx_oとしたときに
（x_o＋x_o）／２＝x_oとなつてレジスタ１３の出力
データがそのままレジスタ１６に供給されること
となり、入力データが第１所定クロツクの発生タ
イミングでレジスタ１０，１３，１６に順次シフ
トされる。 次に入力データに誤りが生じて誤りデータがレ
ジスタ１０に一時記憶されると共にレジスタ１７
の記憶内容が“１”になりかつレジスタ１８の記
憶内容が“０”になるとスイツチ回路１１がオフ
となりかつスイツチ回路１２，１５がオンとな
る。そうすると、レジスタ１０に記憶された誤り
データ及びレジスタ１３に記憶された誤りデータ
の前の正しいデータをそれぞれx_n，x_n-1とすれ
ばレジスタ１３の入力端に供給されるデータ及び
平均値算出回路１４より出力されるデータは共に
x_n-1となる。このため次の入力データをx_n+1とし
データx_n+1には誤りが存在しないとすると第１所
定クロツクのタイミングでレジスタ１０，１３，
１６の記憶内容が更新されてそれぞれx_n+1，
x_n-1，x_n-1となる。すなわち、レジスタ１３には
誤りデータx_nの代りに１つ前の正しいデータ
x_n-1が記憶されることになる。これらレジスタ１
０，１３，１６の各々の記憶内容の更新に伴つて
レジスタ１７及び１８の記憶内容も更新されてそ
れぞれ“０”，“１”となる。そうすると、スイツ
チ回路１１及び１２がオンとなりかつスイツチ回
路１５がオフとなつて平均値算出回路１４の入力
端子Ａにはレジスタ１０よりデータx_n+1が供給さ
れると共に入力端子Ｂにはレジスタ１３よりデー
タx_n-1が供給されることとなる。このため、平均
値算出回路１４より（x_n+1＋x_n-1）／２なるデー
タがレジスタ１６に供給される。従つて、次の入
力データをx_n+2とすると第１所定クロツクのタイ
ミングでレジスタ１０，１３，１６の記憶内容が
更新されてそれぞれx_n+2，x_n+1，（x_n+1＋
x_n-1）／２となり、平均値補間法によつて誤り補
正されたデータがレジスタ１６より出力されるこ
ととなる。 次に、入力データに誤りが連続して発生しレジ
スタ１７，１８の記憶内容が共に“１”となつた
ときスイツチ回路１１がオフとなりかつスイツチ
回路１２及び１５がオンとなつてレジスタ１７，
１８の記憶内容がそれぞれ“１”，“０”となつた
ときと同一の状態となる。このため、誤りの発生
する１つ前の正しいデータが連続してレジスタ１
６より出力されることになる。その後、正しいデ
ータが到来するとレジスタ１７，１８の記憶内容
がそれぞれ“０”，“１”となつて平均値補間法に
よる誤り補正がなされてすべてのエラーデータの
補正が完了することになる。 ここで、平均値を算出する平均値算出回路１４
の構成はバイナリコードの表現形式により異なる
が一例として第２表に示すようなオフセツトバイ
ナリコード表現形式であれば第２図に示すような
回路を用いることが可能である。オフセツトバイ
ナリコード化された２つの数の平均値を求めるに
は、２つの数を加算しキヤリイ（桁上げ）ビツト
を含めた結果を右（LSB）方向へ１ビツトシフ
トすればよい。

【表】 例えば10進数において１と３の平均値（１＋
３）／２＝２はオフセツトバイナリコードによつ
て次のようになる。 他の数についても同様となる。但し、少数点以
下は結果が正数のとき切り捨て、負数のときは切
り上げるものとする。従つて、第３図のようにＮ
ビツト全加算器を用いそのキヤリイ入力端子を接
地し、キヤリイ出力（C_put）を平均値データの
MSBとし加算結果のMSB（S_N）をMSB−１ビツ
トとし、以下順次１ビツトずつずらせて加算結果
の２ビツト目（S₂）をLSBとすればよいことに
なる。 尚、上記実施例において１つのチヤンネルにお
ける１サンプルデータからなる入力データが連続
して到来するとしたが、複数チヤンネル分のデー
タが時分割多重化により順次到来する場合にはデ
ータ記憶回路としてＮビツト並列レジスタ１３の
他にレジスタ１３に直列にチヤンネル数の増加分
だけＮビツト並列レジスタを接続して設け、さら
にエラー検出信号記憶回路として１ビツトレジス
タ１７，１８の他にレジスタ１７，１８の間に１
ビツトレジスタをチヤンネル数の増加分だけ直列
に接続して設けてレジスタ１０及びデータ記憶回
路に一時記憶されているデータのエラー情報を保
持するようにすればよい。 又、上記実施例においては１データを形成する
全ビツトが同時に処理されていたが、本発明によ
り誤り補正装置においては任意のビツト数単位で
データを処理して誤り補正をなすようにすること
ができる。第４図の回路は16ビツト並列データを
バイト（８ビツト）単位で処理して誤り補正をな
すものである。第４図において、スイツチ回路１
１，１２，１５、平均値算出回路１４及びレジス
タ１７，１８は第２図と同様に接続されている。
しかしながら本例においてはスイツチ回路１１，
１２，１５の各々を形成するアナログスイツチの
個数が８となつておりかつ平均値算出回路１４は
８ビツト全加算器によつて形成されている。ま
た、レジスタ１０，１３は共に８ビツト並列レジ
スタ構成となつておりかつレジスタ１０，１３に
はそれぞれ８ビツト並列レジスタ１９，２０が直
列に接続されている。レジスタ１０，１３，１
９，２０は共に前記第１所定クロツクの２倍の繰
り返し周波数をもつて発生する第２所定クロツク
によつて供給されたデータの上位１バイト若しく
は下位１バイドを一時記憶する。そして、レジス
タ１９の出力はスイツチ回路１１に供給され、レ
ジスタ２０の出力は平均値算出回路１４の入力端
子Ｂに供給される。また、レジスタ１６は９ビツ
ト並列レジスタ構成になつている。平均値算出回
路１４を形成する８ビツト全加算器の加算出力
（Σ）及びキヤリイ出力（C_put）は、このキヤリ
イ出力がMSBとなり加算出力がそれに続く８ビ
ツトとなるようにこのレジスタ１６に印加されて
いる。８ビツト全加算器の加算出力における
LSBを除いた７ビツトは７ビツト並列レジスタ
２１に印加されている。レジスタ１６，２１には
第２所定クロツクが交互に供給されるようになつ
ており、レジスタ１６，２１は８ビツト全加算器
の出力を交互に一時記憶する。そして、このレジ
スタ１６の出力が出力データの上位９ビツトを形
成しレジスタ２１の出力が出力データの下位７ビ
ツトを形成する。８ビツト全加算器のキヤリイ出
力は１ビツトレジスタ２２に供給される。１ビツ
トレジスタ２２にはレジスタ２１と同時に第２所
定クロツクが供給されるようになつており、レジ
スタ２１が加算出力を一時記憶すると同時にレジ
スタ２２はキヤリイ出力を一時記憶する。このレ
ジスタ２２の出力は８ビツト全加算器のキヤリイ
入力端子C_INに印加される。 以上の構成においては第２所定クロツクが発生
する毎に下位１バイト、上位１バイトの順に順次
処理され、この第２所定クロツクが２回発生する
毎に第２図の回路と同様にして１つのデータの誤
り補正がなされる。 第５図の回路は、データを１ビツトずつ時系列
的に処理して誤り補正をなすものである。第５図
において、レジスタ１０，１３，１７，１８、ス
イツチ回路１１，１２，１５及び平均値算出回路
１４は第１図と同様に接続されている。しかしな
がら、本例においてはレジスタ１０，１３は共に
16ビツトレジスタ構成となつている。そして、こ
れらレジスタ１０，１３は前記第１所定クロツク
の繰り返し周波数の16倍の繰り返し周波数をもつ
て発生する第３所定クロツクに応じて供給された
ビツトを一時記憶する。また、スイツチ回路１
１，１２，１５の各々を形成するアナログスイツ
チの個数が１となつておりかつ平均値算出回路１
４は１ビツト全加算器によつて形成されている。
この１ビツト全加算器の加算出力（Σ）は３ステ
ートバツフアゲート２３を介して16ビツトシフト
レジスタ等からなるシリアルパラレル変換器２４
に供給される。１ビツト全加算器のキヤリイ出力
（C_put）は１ビツトレジスタ２５に供給される。
シリアルパラレル変換器２４及びこのレジスタ２
５には第３所定クロツクが供給されており、レジ
スタ２５はキヤリイ出力を第３所定クロツクの発
生タイミングで一時記憶する。このレジスタ２５
の出力は１ビツト全加算器のキヤリイ入力端子
C_INに供給されると共に３ステートバツフアゲー
ト２６を介してシリアルパラレル変換器２４に供
給される。バツフアゲート２３，２６の各制御入
力端子には出力データのMSBに対応するキヤリ
イ出力をレジスタ２５が一時記憶したときにバツ
フアゲート２３，２６のうちバツフアゲート２６
のみが活性化されるように例えば16進カウンタ
（図示せず）のキヤリイ出力及びその反転信号が
それぞれ供給されている。 以上の構成において、入力データはLSBから
順にMSBまで１ビツトずつ時系列的に順次レジ
スタ１０に供給される。スイツチ回路１１，１
２，１５は第２図の回路と同様にレジスタ１７，
１８の記憶内容に応じて動作する。そして、前記
１ビツト全加算器の加算出力がLSB＋１ビツト
目からMSBまでバツフアゲート２３を介して順
次シリアルパラレル変換器２４に印加されたのち
出力データのMSBに対応するキヤリイ出力が一
時記憶されたレジスタ２５の出力がバツフアゲー
ト２６を介してシリアルパラレル変換器２４に印
加される。このシリアルパラレル変換器２４より
出力された16ビツト並列データが誤り補正された
データとして用いられる。 以上詳述した如く本発明による誤り補正装置
は、簡単な構成にてＮビツト並列処理、任意ビツ
ト数単位の処理、１ビツト直列処理のいずれの処
理にも適応できるので、必要とされるチヤンネル
数、システムの動作スピード、周辺回路の複雑さ
等を考慮して処理単位を任意に設定することによ
るシステムの最適化が可能となる。また、スイツ
チ回路１１，１２，１５はMOS電界効果トラン
ジスタ等のスイツチングトランジスタを用いて実
現できるので本発明による誤り補正装置はIC化
に適した装置となつている。

【図面の簡単な説明】

第１図は、一般的なPCM信号誤り補正回路を
含む復号装置の一部ブロツク図、第２図は、本発
明の一実施例を示す回路ブロツク図、第３図は、
平均値算出回路の一例を示す図、第４図は、本発
明の他の実施例を示す回路ブロツク図、第５図
は、本発明の更に他の実施例を示す回路ブロツク
図である。 主要部分の符号の説明、１０，１３，１６，１
７，１８，１９，２０，２１，２２，２４，２５
……レジスタ、１１，１２，１５……スイツチ回
路、１４……平均値算出回路、２３，２６……バ
ツフアゲート。

Claims (1)

【特許請求の範囲】
1. １ 所定ビツト数のデータ列の各データ中の誤り
   を検出してエラー検出信号を発生しこのエラー検
   出信号に応答して誤りデータの補正をなす誤り補
   正装置であつて、前記データ列中の最新データ及
   びこれの直前データにそれぞれ対応する前記エラ
   ー検出信号を一時記憶するエラー検出信号記憶回
   路と、前記エラー検出信号記憶回路の前記最新デ
   ータに対応する記憶内容が前記エラー信号を含ま
   ないときのみ前記データの中継をなす第１データ
   中継回路１１と、２つの入力端子を有し前記２つ
   の入力端子にそれぞれ供給されたデータの平均値
   に相当するデータを算出発生する平均値算出回路
   １４と、前記平均値算出回路の一方の入力端子と
   前記第１データ中継回路の出力端子との間に接続
   され前記エラー検出信号記憶回路の記憶内容が前
   記エラー信号を含まないときのみオフとなる双方
   向の第２データ中継回路１２と、前記第１データ
   中継回路の出力端子に導出されたデータを一時記
   憶し記憶したデータを前記平均値算出回路の他方
   の入力端子に供給するデータ記憶回路１３と、前
   記平均値算出回路の２つの入力端子間に接続され
   前記エラー検出信号記憶回路の記憶内容が誤りデ
   ータに続く正しい最新データの到来を示したとき
   のみオフとなる第３データ中継回路１５とを含
   み、前記平均値算出回路における算出結果を出力
   データとすることを特徴とするデイジタル情報信
   号の誤り補正装置。