JP2000244331A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
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- JP2000244331A JP2000244331A JP11039743A JP3974399A JP2000244331A JP 2000244331 A JP2000244331 A JP 2000244331A JP 11039743 A JP11039743 A JP 11039743A JP 3974399 A JP3974399 A JP 3974399A JP 2000244331 A JP2000244331 A JP 2000244331A
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Abstract
(57)【要約】
【課題】本発明の課題は、誤り訂正回路のメモリアクセ
ス回数を減らし、誤り訂正処理を高速化、またこの回路
を有するディジタル信号処理回路で行われる処理を高速
化することである。 【解決手段】その誤り訂正手段は、入力を複数のデータ
列または同じデータ列の複数のデータに切り替え、ＲＡ
Ｍから入力されるデータの使用率を高めることで、誤り
訂正回路のＲＡＭへのアクセス回数を減らすことができ
るようにし、高速化を可能とする。
ス回数を減らし、誤り訂正処理を高速化、またこの回路
を有するディジタル信号処理回路で行われる処理を高速
化することである。 【解決手段】その誤り訂正手段は、入力を複数のデータ
列または同じデータ列の複数のデータに切り替え、ＲＡ
Ｍから入力されるデータの使用率を高めることで、誤り
訂正回路のＲＡＭへのアクセス回数を減らすことができ
るようにし、高速化を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルデータ
処理回路に関し、特にディジタルデータを一旦メモリに
蓄えた後、誤り訂正処理が行なわれるディジタルデータ
処理回路に関する。
処理回路に関し、特にディジタルデータを一旦メモリに
蓄えた後、誤り訂正処理が行なわれるディジタルデータ
処理回路に関する。
【０００２】
【従来の技術】記録媒体から読み取られたデータのディ
ジタルデータ処理回路に関わる例として、林謙二著「Ｃ
Ｄ−オーディオからパソコンへ−」コロナ社、ｐｐ．５
６−７１（１９９０）に記載のものがある。これにはＣ
Ｄ再生装置、およびその装置に含まれるディジタルデー
タ処理部の処理内容とその回路構成についての記載がさ
れている。
ジタルデータ処理回路に関わる例として、林謙二著「Ｃ
Ｄ−オーディオからパソコンへ−」コロナ社、ｐｐ．５
６−７１（１９９０）に記載のものがある。これにはＣ
Ｄ再生装置、およびその装置に含まれるディジタルデー
タ処理部の処理内容とその回路構成についての記載がさ
れている。
【０００３】また特開平１０−１０７６４８号公報に
は、ＣＩＲＣの誤り訂正処理に必要なメモリへのアクセ
ス回数を、読み出したデータを含むＣ１符号、Ｃ２符号
のシンドローム演算を並列処理することで平準化し、誤
り訂正処理の高速化を実現する方法および回路について
の記載がある。さらに特開平８−１６７８５７号公報に
は、ＲＳ符号のシンドローム演算を複数ワード同時に処
理することで、シンドローム演算に必要となる時間を短
縮させる方法およびそれを実現するための回路について
の記載がある。
は、ＣＩＲＣの誤り訂正処理に必要なメモリへのアクセ
ス回数を、読み出したデータを含むＣ１符号、Ｃ２符号
のシンドローム演算を並列処理することで平準化し、誤
り訂正処理の高速化を実現する方法および回路について
の記載がある。さらに特開平８−１６７８５７号公報に
は、ＲＳ符号のシンドローム演算を複数ワード同時に処
理することで、シンドローム演算に必要となる時間を短
縮させる方法およびそれを実現するための回路について
の記載がある。
【０００４】
【発明が解決しようとする課題】しかし、従来の方法
は、１符号ごとにデータの読み出し方向を変えて誤り訂
正を行うシステムにおいて、誤り訂正回路からメモリへ
のアクセス回数を減らす方法やＲＳ符号のシンドローム
演算を複数ワード同時処理することでシンドローム演算
に必要な処理時間を短縮する方法についての記載はある
が、積符号のように複数方向に誤り訂正符号が形成さ
れ、一方向にまとめて複数の誤り訂正処理を行うことが
可能な場合に誤り訂正回路からメモリへのアクセス回数
を減らす方法や、一度に処理が必要なワード数が誤り訂
正符号の方向に応じて変化する場合にもシンドローム演
算を高速化することが可能な方法や回路についての記載
はない。
は、１符号ごとにデータの読み出し方向を変えて誤り訂
正を行うシステムにおいて、誤り訂正回路からメモリへ
のアクセス回数を減らす方法やＲＳ符号のシンドローム
演算を複数ワード同時処理することでシンドローム演算
に必要な処理時間を短縮する方法についての記載はある
が、積符号のように複数方向に誤り訂正符号が形成さ
れ、一方向にまとめて複数の誤り訂正処理を行うことが
可能な場合に誤り訂正回路からメモリへのアクセス回数
を減らす方法や、一度に処理が必要なワード数が誤り訂
正符号の方向に応じて変化する場合にもシンドローム演
算を高速化することが可能な方法や回路についての記載
はない。
【０００５】本発明の目的は、同時にシンドローム演算
の処理が必要とされるワード数が変化する場合において
も、誤り訂正回路のメモリアクセス回数を減らし、誤り
訂正処理を高速化、またこの回路を有するディジタルデ
ータ処理回路のデータ処理を高速化することである。
の処理が必要とされるワード数が変化する場合において
も、誤り訂正回路のメモリアクセス回数を減らし、誤り
訂正処理を高速化、またこの回路を有するディジタルデ
ータ処理回路のデータ処理を高速化することである。
【０００６】
【課題を解決するための手段】上記した課題を達成する
ために本発明では、複数データ列からなるデータフィー
ルドに少なくても第１の検査記号と第２の検査記号が付
加されたデータを入力とし、入力されたディジタルデー
タを復調する回路と復調されたディジタルデータを一時
的に蓄えるメモリとメモリからデータを読み出して誤り
データを訂正または検出する誤り訂正回路と復調回路と
誤り訂正回路のほかにメモリにデータを書き込みまたは
読み出しを行う別の回路を含むディジタルデータ処理回
路において、その誤り訂正回路は、入力を複数の誤り訂
正符号または一つの誤り訂正符号上の複数データに切り
替え、求められたいくつかのシンドロームの中から次の
演算で用いるシンドロームを選択し、シンドローム演算
回路から出力することで、誤り訂正回路からＲＡＭへの
アクセス回数を低減し、誤り訂正回路また、この回路を
含むディジタルデータ処理回路の高速化を実現する。
ために本発明では、複数データ列からなるデータフィー
ルドに少なくても第１の検査記号と第２の検査記号が付
加されたデータを入力とし、入力されたディジタルデー
タを復調する回路と復調されたディジタルデータを一時
的に蓄えるメモリとメモリからデータを読み出して誤り
データを訂正または検出する誤り訂正回路と復調回路と
誤り訂正回路のほかにメモリにデータを書き込みまたは
読み出しを行う別の回路を含むディジタルデータ処理回
路において、その誤り訂正回路は、入力を複数の誤り訂
正符号または一つの誤り訂正符号上の複数データに切り
替え、求められたいくつかのシンドロームの中から次の
演算で用いるシンドロームを選択し、シンドローム演算
回路から出力することで、誤り訂正回路からＲＡＭへの
アクセス回数を低減し、誤り訂正回路また、この回路を
含むディジタルデータ処理回路の高速化を実現する。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。
を用いて説明する。
【０００８】図１は本発明の第１の実施形態に関するデ
ィジタルデータ処理回路の構成を示すブロック図であ
る。
ィジタルデータ処理回路の構成を示すブロック図であ
る。
【０００９】この図において、１０１は２系列同時処理
シンドローム演算回路、１０２はシンドローム演算回
路、１０３はＳｎ演算回路、１０４はＳｎ−１演算回
路、１０５はＳ０演算回路、１０６は８ビットデータ入
力端子、１０７はＧＦ（２＾８）上の足し算回路、１０
８はリセット、イネーブル付き８ビットレジスタ、１０
９はα＾ｎの掛け算回路、１１０はα＾ｎ−１の掛け算
回路、１１１はα＾０の掛け算回路、１１２はイネーブ
ル付き８ビットレジスタ、１１３はイネーブル信号入力
端子、１１４はリセット信号入力端子、１１５はセレク
ト信号入力端子、１１６はＡＮＤ回路、１１７はセレク
ト回路、１１８は８×（ｎ＋１）ビット出力端子であ
る。
シンドローム演算回路、１０２はシンドローム演算回
路、１０３はＳｎ演算回路、１０４はＳｎ−１演算回
路、１０５はＳ０演算回路、１０６は８ビットデータ入
力端子、１０７はＧＦ（２＾８）上の足し算回路、１０
８はリセット、イネーブル付き８ビットレジスタ、１０
９はα＾ｎの掛け算回路、１１０はα＾ｎ−１の掛け算
回路、１１１はα＾０の掛け算回路、１１２はイネーブ
ル付き８ビットレジスタ、１１３はイネーブル信号入力
端子、１１４はリセット信号入力端子、１１５はセレク
ト信号入力端子、１１６はＡＮＤ回路、１１７はセレク
ト回路、１１８は８×（ｎ＋１）ビット出力端子であ
る。
【００１０】ただし、８ビットデータ入力端子１０６か
ら入力される８ビットのディジタルデータは、生成多項
式：Ｇ（ｘ）＝（ｘ−α＾ｎ）（ｘ−α＾ｎ−１）…
（ｘ−α＾０）（ここで、α＾ｎはαのｎ乗を表わし、
α＾ｎ，α＾ｎ−１，…，α＾０は、それぞれＧＦ（２
＾８）の元である）からなるＲＳ符号（符号長ｌ、ｎ＋
１）である。
ら入力される８ビットのディジタルデータは、生成多項
式：Ｇ（ｘ）＝（ｘ−α＾ｎ）（ｘ−α＾ｎ−１）…
（ｘ−α＾０）（ここで、α＾ｎはαのｎ乗を表わし、
α＾ｎ，α＾ｎ−１，…，α＾０は、それぞれＧＦ（２
＾８）の元である）からなるＲＳ符号（符号長ｌ、ｎ＋
１）である。
【００１１】２つの８ビットデータ入力端子１０６から
入力されるディジタルデータは別のＲＳ符号であり、各
々のシンドローム演算回路１０２内でＳｎ演算回路１０
３、Ｓｎ−１演算回路１０４、…、Ｓ０演算回路１０５
のｎ＋１個の回路に入力される。このデータは、各Ｓｉ
演算回路１０３，１０４，１０５において、回路内に含
まれるリセット、イネーブル付き８ビットレジスタ１０
８の出力にα＾ｉを掛け合わせたデータと足し合わされ
た後、イネーブル信号入力端子１１３から入力されるイ
ネーブル信号がＨの時、クロックの立ち上がりタイミン
グでリセット、イネーブル付き８ビットレジスタ１０８
に取り込こまれる。
入力されるディジタルデータは別のＲＳ符号であり、各
々のシンドローム演算回路１０２内でＳｎ演算回路１０
３、Ｓｎ−１演算回路１０４、…、Ｓ０演算回路１０５
のｎ＋１個の回路に入力される。このデータは、各Ｓｉ
演算回路１０３，１０４，１０５において、回路内に含
まれるリセット、イネーブル付き８ビットレジスタ１０
８の出力にα＾ｉを掛け合わせたデータと足し合わされ
た後、イネーブル信号入力端子１１３から入力されるイ
ネーブル信号がＨの時、クロックの立ち上がりタイミン
グでリセット、イネーブル付き８ビットレジスタ１０８
に取り込こまれる。
【００１２】また、８ビットレジスタ１０８から出力さ
れるデータは他のＳｊ演算回路の出力と共にセレクト回
路１１７の入力となるか、イネーブル付き８ビットレジ
スタ１１２への入力となる。８ビットレジスタ１１２に
入力されたリセット、イネーブル付き８ビットレジスタ
１０８からの出力データは、リセット信号入力端子１１
４から入力されたリセット信号とセレクト信号入力端子
１１５から入力されたセレクト信号が共にＨのときのク
ロックの立ち上がり時にイネーブル付き８ビットレジス
タ１０８に取り込まれ、セレクト回路１１７へ入力され
る。
れるデータは他のＳｊ演算回路の出力と共にセレクト回
路１１７の入力となるか、イネーブル付き８ビットレジ
スタ１１２への入力となる。８ビットレジスタ１１２に
入力されたリセット、イネーブル付き８ビットレジスタ
１０８からの出力データは、リセット信号入力端子１１
４から入力されたリセット信号とセレクト信号入力端子
１１５から入力されたセレクト信号が共にＨのときのク
ロックの立ち上がり時にイネーブル付き８ビットレジス
タ１０８に取り込まれ、セレクト回路１１７へ入力され
る。
【００１３】このセレクト回路１１７に入力された２種
類のデータは、セレクト信号入力端子１１５から入力さ
れたセレクト信号のＨ、Ｌの値により、どちらか一方が
選択され、８×（ｎ＋１）ビット出力端子１１８より、
２系列同時処理シンドローム演算回路１０１の出力デー
タ（シンドローム（Ｓｎ，Ｓｎ−１，…，Ｓ０））とし
て出力される。
類のデータは、セレクト信号入力端子１１５から入力さ
れたセレクト信号のＨ、Ｌの値により、どちらか一方が
選択され、８×（ｎ＋１）ビット出力端子１１８より、
２系列同時処理シンドローム演算回路１０１の出力デー
タ（シンドローム（Ｓｎ，Ｓｎ−１，…，Ｓ０））とし
て出力される。
【００１４】図２は、図１の２系列同時処理シンドロー
ム演算回路１０１を含む誤り訂正回路の構成を示すブロ
ック図の一例である。
ム演算回路１０１を含む誤り訂正回路の構成を示すブロ
ック図の一例である。
【００１５】この図において、２０１は誤り訂正回路、
１０１は２系列同時処理シンドローム演算回路、１１３
はイネーブル信号入力端子、１０６は８ビットデータ入
力端子、２０２は第２演算回路、２０３は第３演算回
路、２０４は誤り修正回路、２０６は誤り修正受付信号
入力端子、２０７は誤りの位置出力端子、２０８は誤り
の値出力端子、１１４はリセット信号入力端子、１１５
はセレクト信号入力端子である。
１０１は２系列同時処理シンドローム演算回路、１１３
はイネーブル信号入力端子、１０６は８ビットデータ入
力端子、２０２は第２演算回路、２０３は第３演算回
路、２０４は誤り修正回路、２０６は誤り修正受付信号
入力端子、２０７は誤りの位置出力端子、２０８は誤り
の値出力端子、１１４はリセット信号入力端子、１１５
はセレクト信号入力端子である。
【００１６】先に記したセレクト信号を用いて２系列同
時処理シンドローム演算回路１０１は、リセット信号入
力端子１１４から全てのブロックに入力されるリセット
信号の２回に１回の割合でリセットがかけられた後、８
ビットデータ入力端子１０６から入力される２つのディ
ジタルデータをその各々に同期した２つのイネーブル信
号で取り込み、次のリセットが発生する前にそれぞれの
データ列に対するシンドロームを演算する。また、この
ように求められたシンドロームの値はセレクト信号入力
端子１１５から入力されるセレクト信号の値に応じて、
２系列同時シンドローム演算回路１０１から出力され
る。
時処理シンドローム演算回路１０１は、リセット信号入
力端子１１４から全てのブロックに入力されるリセット
信号の２回に１回の割合でリセットがかけられた後、８
ビットデータ入力端子１０６から入力される２つのディ
ジタルデータをその各々に同期した２つのイネーブル信
号で取り込み、次のリセットが発生する前にそれぞれの
データ列に対するシンドロームを演算する。また、この
ように求められたシンドロームの値はセレクト信号入力
端子１１５から入力されるセレクト信号の値に応じて、
２系列同時シンドローム演算回路１０１から出力され
る。
【００１７】第２演算回路は、リセット信号入力端子１
１４から入力されるリセット信号のタイミングで、２系
列同時シンドローム演算回路１０１から出力されたシン
ドロームを取り込み、この値を基に誤り位置多項式、誤
り評価多項式を生成する。第２演算回路２０２で生成さ
れた誤り位置多項式、誤り評価多項式は、次の処理開始
信号のタイミングで第３演算回路２０３に入力され、こ
の回路内において、誤り位置多項式、誤り評価多項式を
基に誤りの位置、誤りの値が求められた後、次のリセッ
ト信号で誤り修正回路２０４に取り込まれる。
１４から入力されるリセット信号のタイミングで、２系
列同時シンドローム演算回路１０１から出力されたシン
ドロームを取り込み、この値を基に誤り位置多項式、誤
り評価多項式を生成する。第２演算回路２０２で生成さ
れた誤り位置多項式、誤り評価多項式は、次の処理開始
信号のタイミングで第３演算回路２０３に入力され、こ
の回路内において、誤り位置多項式、誤り評価多項式を
基に誤りの位置、誤りの値が求められた後、次のリセッ
ト信号で誤り修正回路２０４に取り込まれる。
【００１８】最後に誤り修正回路２０４に入力されたい
くつかの誤りの位置および誤りの値は、誤り修正受付信
号入力端子２０６から入力される誤り修正受付信号で制
御されながら、誤りの位置出力端子２０７、誤りの値出
力端子２０８から次々と誤り訂正回路２０１の外部へと
出力される。
くつかの誤りの位置および誤りの値は、誤り修正受付信
号入力端子２０６から入力される誤り修正受付信号で制
御されながら、誤りの位置出力端子２０７、誤りの値出
力端子２０８から次々と誤り訂正回路２０１の外部へと
出力される。
【００１９】次に図３、図４を用いて、本発明が誤り訂
正処理時間を短縮することに有効であることを説明す
る。
正処理時間を短縮することに有効であることを説明す
る。
【００２０】図３は同時間に１系列のシンドロームのみ
を演算するシンドローム演算回路を有する誤り訂正回路
の各回路における、時間と演算が行われているフレーム
番号の関係を表わした図である。
を演算するシンドローム演算回路を有する誤り訂正回路
の各回路における、時間と演算が行われているフレーム
番号の関係を表わした図である。
【００２１】図３において、縦軸はフレーム番号、横軸
は時間、３０１はシンドローム演算が行われているこ
と、３０２は第２演算（誤り位置多項式、誤り評価多項
式生成）が行われていること、３０３は第３演算（誤り
の位置、誤りの値演算）が行われていること、３０４は
誤りの修正が行われていることを表わしている。
は時間、３０１はシンドローム演算が行われているこ
と、３０２は第２演算（誤り位置多項式、誤り評価多項
式生成）が行われていること、３０３は第３演算（誤り
の位置、誤りの値演算）が行われていること、３０４は
誤りの修正が行われていることを表わしている。
【００２２】また、この図は、時間Ｔ＋ｉ・Δｔにおい
て各フレームに対する誤り訂正処理演算が次のフレーム
へとシフトして行われることを表わしている。つまり、
同時間に１系列のシンドロームのみを演算するシンドロ
ーム演算回路を有する誤り訂正回路内での処理は、１パ
イプラインの処理時間を固定時間のΔｔとした４段のパ
イプライン処理で行なわれている。さらに図３より、誤
り訂正回路の１パイプラインの処理時間Δｔはシンドロ
ーム演算処理時間から決定していることがわかる。
て各フレームに対する誤り訂正処理演算が次のフレーム
へとシフトして行われることを表わしている。つまり、
同時間に１系列のシンドロームのみを演算するシンドロ
ーム演算回路を有する誤り訂正回路内での処理は、１パ
イプラインの処理時間を固定時間のΔｔとした４段のパ
イプライン処理で行なわれている。さらに図３より、誤
り訂正回路の１パイプラインの処理時間Δｔはシンドロ
ーム演算処理時間から決定していることがわかる。
【００２３】従って、入力される誤り訂正符号の符号長
ｌが長い場合など、誤り訂正回路へのディジタルデータ
の入力に要する時間が長く必要となるシステムにおい
て、誤り訂正処理の高速化を実現するときに、この現象
が問題となる。
ｌが長い場合など、誤り訂正回路へのディジタルデータ
の入力に要する時間が長く必要となるシステムにおい
て、誤り訂正処理の高速化を実現するときに、この現象
が問題となる。
【００２４】すなわち、このようなシステムにおいては
シンドローム演算を高速化、データ入力の高速化が、誤
り訂正処理時間を短縮するためには必須となる。
シンドローム演算を高速化、データ入力の高速化が、誤
り訂正処理時間を短縮するためには必須となる。
【００２５】図４は図２の誤り訂正回路２０１の各回路
における、時間と演算が行われているフレーム番号の関
係を表わした図である。
における、時間と演算が行われているフレーム番号の関
係を表わした図である。
【００２６】図４において、図３と同様に縦軸は誤り訂
正処理の対象となるフレーム番号、横軸は時間、３０１
はシンドローム演算が行われていること、３０２は第２
演算（誤り位置多項式、誤り評価多項式生成）が行われ
ていること、３０３は第３演算（誤りの位置、誤りの値
演算）が行われていること、３０４は誤りの修正が行わ
れていることを表わしている。
正処理の対象となるフレーム番号、横軸は時間、３０１
はシンドローム演算が行われていること、３０２は第２
演算（誤り位置多項式、誤り評価多項式生成）が行われ
ていること、３０３は第３演算（誤りの位置、誤りの値
演算）が行われていること、３０４は誤りの修正が行わ
れていることを表わしている。
【００２７】この図は、図３で説明した誤り訂正回路と
同様に誤り訂正を４段のパイプライン処理で行ない、シ
ンドローム演算のみは時間Ｔ＋ｉ・Δｔでその他の演算
は時間Ｔ＋１／２・ｉ・Δｔで行うが、図２の誤り訂正
回路２０１では、シンドローム演算は２系列同時に行う
ことが可能なため、求められたシンドロームを時間１／
２・ｉ・Δｔで切り替えながら出力することで、１パイ
プラインの処理時間を１／２・Δｔとすることが可能で
あることを表わしている。
同様に誤り訂正を４段のパイプライン処理で行ない、シ
ンドローム演算のみは時間Ｔ＋ｉ・Δｔでその他の演算
は時間Ｔ＋１／２・ｉ・Δｔで行うが、図２の誤り訂正
回路２０１では、シンドローム演算は２系列同時に行う
ことが可能なため、求められたシンドロームを時間１／
２・ｉ・Δｔで切り替えながら出力することで、１パイ
プラインの処理時間を１／２・Δｔとすることが可能で
あることを表わしている。
【００２８】これより、このシステムでは、図３のシス
テムと比較して、入力されるＲＳ符号の符号長や、誤り
訂正回路へのディジタルデータの入力が要する時間を変
えることなく、実質的にシンドローム演算を２倍に高速
化したことと同じ効果を得ることができ、２系列に対す
る誤り訂正処理時間を２・Δｔ短縮できることがわか
る。
テムと比較して、入力されるＲＳ符号の符号長や、誤り
訂正回路へのディジタルデータの入力が要する時間を変
えることなく、実質的にシンドローム演算を２倍に高速
化したことと同じ効果を得ることができ、２系列に対す
る誤り訂正処理時間を２・Δｔ短縮できることがわか
る。
【００２９】またこの処理は、図２の誤り訂正回路２０
１において、２種類の制御信号（リセット信号、および
セレクト信号）を図４のタイミングで入力し、シンドロ
ーム演算回路１０１から第２演算回路２０２へ出力され
る８×（ｎ＋１）ビットのシンドロームの値を、（Ｔ＋
ｉ・Δｔ）のリセット信号＝Ｈ時には、図１におけるリ
セット、イネーブル付き８ビットレジスタ１０８からの
出力とし、（Ｔ＋（１／２＋ｉ）・Δｔ）のリセット信
号＝Ｈ時には、一度、リセット、イネーブル付き８ビッ
トレジスタ１０８で（１／２・Δｔ）の間、保持された
シンドロームの値を出力することで実現される。
１において、２種類の制御信号（リセット信号、および
セレクト信号）を図４のタイミングで入力し、シンドロ
ーム演算回路１０１から第２演算回路２０２へ出力され
る８×（ｎ＋１）ビットのシンドロームの値を、（Ｔ＋
ｉ・Δｔ）のリセット信号＝Ｈ時には、図１におけるリ
セット、イネーブル付き８ビットレジスタ１０８からの
出力とし、（Ｔ＋（１／２＋ｉ）・Δｔ）のリセット信
号＝Ｈ時には、一度、リセット、イネーブル付き８ビッ
トレジスタ１０８で（１／２・Δｔ）の間、保持された
シンドロームの値を出力することで実現される。
【００３０】さらに、図２の誤り訂正回路２０１におい
て、図１のシンドローム演算回路１０１で、セレクト信
号入力端子１１５から入力されるセレクト信号をＨに固
定し、８ビットデータ入力端子１０６からのみ、８ビッ
トデータの入力を行うことで図３で示した従来通りの１
系列のみのシンドローム演算を行う誤り訂正回路と同様
の動作をさせることも当然ながら可能である。
て、図１のシンドローム演算回路１０１で、セレクト信
号入力端子１１５から入力されるセレクト信号をＨに固
定し、８ビットデータ入力端子１０６からのみ、８ビッ
トデータの入力を行うことで図３で示した従来通りの１
系列のみのシンドローム演算を行う誤り訂正回路と同様
の動作をさせることも当然ながら可能である。
【００３１】以上、２系列同時シンドローム演算回路に
ついて述べてきたが、３系列、４系列、…と複数系列の
シンドローム演算を同時に行うことが可能な回路を用い
ることでも、これと同じ効果は得ることができる。
ついて述べてきたが、３系列、４系列、…と複数系列の
シンドローム演算を同時に行うことが可能な回路を用い
ることでも、これと同じ効果は得ることができる。
【００３２】図５は本発明の第２の実施形態に関するデ
ィジタル信号処理回路の構成を示すブロック図である。
ィジタル信号処理回路の構成を示すブロック図である。
【００３３】この図において、５０１は１系列２バイト
同時処理または２系列同時処理シンドローム演算回路、
５０８は×α＾ｉ出力付きシンドローム演算回路、５０
９はシンドローム演算回路、１０３はＳｎ演算回路、５
０２は×α＾ｍまたは×α＾２ｍセレクタ付きＳｍ演算
回路、１０５はＳ０演算回路、５０６は上位バイトデー
タ用８ビットデータ入力端子、５０７は下位バイトデー
タ用８ビットデータ入力端子、１０７はＧＦ（２＾８）
上の足し算回路、１０８はリセット、イネーブル付き８
ビットレジスタ、１０９はα＾ｎの掛け算回路、５０３
はα＾ｍの掛け算回路、１１１はα＾０の掛け算回路、
１１２はイネーブル付き８ビットレジスタ、１１３はイ
ネーブル信号入力端子、１１４はリセット信号入力端
子、１１５はセレクト信号入力端子、５０５はモード信
号入力端子、１１６はＡＮＤ回路、５０４はＯＲ回路、
１１７はセレクト回路、１１８は８×（ｎ＋１）ビット
出力端子である。
同時処理または２系列同時処理シンドローム演算回路、
５０８は×α＾ｉ出力付きシンドローム演算回路、５０
９はシンドローム演算回路、１０３はＳｎ演算回路、５
０２は×α＾ｍまたは×α＾２ｍセレクタ付きＳｍ演算
回路、１０５はＳ０演算回路、５０６は上位バイトデー
タ用８ビットデータ入力端子、５０７は下位バイトデー
タ用８ビットデータ入力端子、１０７はＧＦ（２＾８）
上の足し算回路、１０８はリセット、イネーブル付き８
ビットレジスタ、１０９はα＾ｎの掛け算回路、５０３
はα＾ｍの掛け算回路、１１１はα＾０の掛け算回路、
１１２はイネーブル付き８ビットレジスタ、１１３はイ
ネーブル信号入力端子、１１４はリセット信号入力端
子、１１５はセレクト信号入力端子、５０５はモード信
号入力端子、１１６はＡＮＤ回路、５０４はＯＲ回路、
１１７はセレクト回路、１１８は８×（ｎ＋１）ビット
出力端子である。
【００３４】ただし、ここで扱う上位バイト用８ビット
データ入力端子５０６、下位バイト用８ビットデー入力
端子５０７から入力される８ビットのデータは、 生成多項式：Ｇ１（ｘ）＝（ｘ−α＾ｎ）（ｘ−α＾ｎ
−１）…（ｘ−α＾０）からなる２組のＲＳ符号（ｌ，
ｎ＋１）であるか、 生成多項式：Ｇ２（ｘ）＝（ｘ−α＾ｍ）（ｘ−α＾ｍ
−１）…（ｘ−α＾０）からなるＲＳ符号（ｋ，ｍ＋
１）の２バイトの組データ（Ｄ２ｉ＋１，Ｄ２ｉ）であ
る。（ＲＳ（ｋ，ｍ＋１）符号のデータ列を（Ｄｋ−
１，Ｄｋ−２，…，Ｄｍ＋１，Ｄｍ，…，Ｄ０）とす
る。） この１系列２バイト同時処理または２系列同時処理シン
ドローム演算回路５０１は、モード信入力端子５０５か
ら入力されるモード信号の値がＬで、同じタイミングで
同じ符号長を持つ２つのＲＳ符号がそれぞれ上位バイト
用８ビットデータ入力端子５０６と下位バイト用８ビッ
トデータ入力端子５０７から入力された場合には、図１
の２系列同時シンドローム演算回路１０１と同じ動作を
する。また、モード信号の値がＨの時に上位バイト用８
ビットデータ入力端子５０６と下位バイト用８ビットデ
ータ入力端子５０７から（Ｄｋ−１，Ｄｋ−２，…，Ｄ
ｍ＋１，Ｄｍ，…，Ｄ０）で表わされるＲＳ符号の２バ
イトの組データを（Ｄｋ−１，Ｄｋ−２），（Ｄｋ−
３，Ｄｋ−４），…，（Ｄ１，Ｄ０）の順で入力する
と、×α＾ｉ出力付きシンドローム演算回路５０８とシ
ンドローム演算回路５０９にはそれぞれ異なるデータ
列、それぞれ（Ｄｋ−１，Ｄｋ−３，…，Ｄ１），（Ｄ
ｋ−２，Ｄｋ−４，…，Ｄ０）が入力される。
データ入力端子５０６、下位バイト用８ビットデー入力
端子５０７から入力される８ビットのデータは、 生成多項式：Ｇ１（ｘ）＝（ｘ−α＾ｎ）（ｘ−α＾ｎ
−１）…（ｘ−α＾０）からなる２組のＲＳ符号（ｌ，
ｎ＋１）であるか、 生成多項式：Ｇ２（ｘ）＝（ｘ−α＾ｍ）（ｘ−α＾ｍ
−１）…（ｘ−α＾０）からなるＲＳ符号（ｋ，ｍ＋
１）の２バイトの組データ（Ｄ２ｉ＋１，Ｄ２ｉ）であ
る。（ＲＳ（ｋ，ｍ＋１）符号のデータ列を（Ｄｋ−
１，Ｄｋ−２，…，Ｄｍ＋１，Ｄｍ，…，Ｄ０）とす
る。） この１系列２バイト同時処理または２系列同時処理シン
ドローム演算回路５０１は、モード信入力端子５０５か
ら入力されるモード信号の値がＬで、同じタイミングで
同じ符号長を持つ２つのＲＳ符号がそれぞれ上位バイト
用８ビットデータ入力端子５０６と下位バイト用８ビッ
トデータ入力端子５０７から入力された場合には、図１
の２系列同時シンドローム演算回路１０１と同じ動作を
する。また、モード信号の値がＨの時に上位バイト用８
ビットデータ入力端子５０６と下位バイト用８ビットデ
ータ入力端子５０７から（Ｄｋ−１，Ｄｋ−２，…，Ｄ
ｍ＋１，Ｄｍ，…，Ｄ０）で表わされるＲＳ符号の２バ
イトの組データを（Ｄｋ−１，Ｄｋ−２），（Ｄｋ−
３，Ｄｋ−４），…，（Ｄ１，Ｄ０）の順で入力する
と、×α＾ｉ出力付きシンドローム演算回路５０８とシ
ンドローム演算回路５０９にはそれぞれ異なるデータ
列、それぞれ（Ｄｋ−１，Ｄｋ−３，…，Ｄ１），（Ｄ
ｋ−２，Ｄｋ−４，…，Ｄ０）が入力される。
【００３５】×α＾ｉ出力付きシンドローム演算回路５
０８内のＳｎ演算回路１０３、…、Ｓｍ演算回路５０
２、…、Ｓ０演算回路１０５のｎ＋１個の回路にはＤ２
ｉ＋１が同時に入力され、Ｓｉ（ｉ＝ｎ，…，ｍ＋１）
演算回路では、回路内に含まれるリセット、イネーブル
付き８ビットレジスタ１０８から出力されるデータにα
＾ｉを掛け合わせたデータと足し合わせ、Ｓｊ（ｊ＝
ｍ，…，０）演算回路においては、回路内に含まれるリ
セット、イネーブル付き８ビットレジスタ１０８から出
力されるデータにα＾ｊを２回掛け合わせたデータと足
し合わせた後、イネーブル信号入力端子１１３から入力
されるイネーブル信号がＨの時、クロックの立ち上がり
タイミングでリセット、イネーブル付き８ビットレジス
タ１０８に取り込こまれる。
０８内のＳｎ演算回路１０３、…、Ｓｍ演算回路５０
２、…、Ｓ０演算回路１０５のｎ＋１個の回路にはＤ２
ｉ＋１が同時に入力され、Ｓｉ（ｉ＝ｎ，…，ｍ＋１）
演算回路では、回路内に含まれるリセット、イネーブル
付き８ビットレジスタ１０８から出力されるデータにα
＾ｉを掛け合わせたデータと足し合わせ、Ｓｊ（ｊ＝
ｍ，…，０）演算回路においては、回路内に含まれるリ
セット、イネーブル付き８ビットレジスタ１０８から出
力されるデータにα＾ｊを２回掛け合わせたデータと足
し合わせた後、イネーブル信号入力端子１１３から入力
されるイネーブル信号がＨの時、クロックの立ち上がり
タイミングでリセット、イネーブル付き８ビットレジス
タ１０８に取り込こまれる。
【００３６】また同様にシンドローム演算回路５０９内
のＳｎ演算回路１０３、…、Ｓｍ演算回路５０２、…、
Ｓ０演算回路１０５のｎ＋１個の回路にはＤ２ｉが同時
に入力され、Ｓｉ（ｉ＝ｎ，…，ｍ＋１）演算回路にお
いては、回路内に含まれるリセット、イネーブル付き８
ビットレジスタ１０８から出力されるデータにα＾ｉを
掛け合わせたデータと足し合わせ、Ｓｊ（ｊ＝ｍ，…，
０）演算回路においては、回路内に含まれるリセット、
イネーブル付き８ビットレジスタ１０８から出力される
データにα＾ｊを２回掛け合わせたデータと足し合わせ
た後、イネーブル信号入力端子１１３から入力されるイ
ネーブル信号がＨの時、クロックの立ち上がりタイミン
グでリセット、イネーブル付き８ビットレジスタ１０８
に取り込こまれる。
のＳｎ演算回路１０３、…、Ｓｍ演算回路５０２、…、
Ｓ０演算回路１０５のｎ＋１個の回路にはＤ２ｉが同時
に入力され、Ｓｉ（ｉ＝ｎ，…，ｍ＋１）演算回路にお
いては、回路内に含まれるリセット、イネーブル付き８
ビットレジスタ１０８から出力されるデータにα＾ｉを
掛け合わせたデータと足し合わせ、Ｓｊ（ｊ＝ｍ，…，
０）演算回路においては、回路内に含まれるリセット、
イネーブル付き８ビットレジスタ１０８から出力される
データにα＾ｊを２回掛け合わせたデータと足し合わせ
た後、イネーブル信号入力端子１１３から入力されるイ
ネーブル信号がＨの時、クロックの立ち上がりタイミン
グでリセット、イネーブル付き８ビットレジスタ１０８
に取り込こまれる。
【００３７】リセット、イネーブル付き８ビットレジス
タ１０８に取り込こまれた信号は、Ｓｉ（ｉ＝ｎ，…，
０）演算回路からの出力となり、×α＾ｉ出力付きシン
ドローム演算回路５０８からは、ｊ（≦ｍ）に対しては
さらにリセット、イネーブル付き８ビットレジスタ１０
８の値を×α＾ｊした値も出力される。
タ１０８に取り込こまれた信号は、Ｓｉ（ｉ＝ｎ，…，
０）演算回路からの出力となり、×α＾ｉ出力付きシン
ドローム演算回路５０８からは、ｊ（≦ｍ）に対しては
さらにリセット、イネーブル付き８ビットレジスタ１０
８の値を×α＾ｊした値も出力される。
【００３８】１つのＲＳ符号が全て入力された後、すな
わち各シンドローム演算回路にｋ／２個のデータが入力
された後の×α＾ｉ出力付きシンドローム演算回路５０
８の×α＾ｊされた後の出力とシンドローム演算回路５
０９のｊ（≦ｍ）に対する出力の値は、それぞれ、 Ｓｊ＿５０８＝Ｄｋ−１・α＾（ｊ（ｋ−１））＋Ｄｋ
−３・α＾（ｊ（ｋ−３））＋…＋Ｄ１・α＾ｊ、 Ｓｊ＿５０９＝Ｄｋ−２・α＾（ｊ（ｋ−２））＋Ｄｋ
−４・α＾（ｊ（ｋ−４））＋…＋Ｄ０となる。
わち各シンドローム演算回路にｋ／２個のデータが入力
された後の×α＾ｉ出力付きシンドローム演算回路５０
８の×α＾ｊされた後の出力とシンドローム演算回路５
０９のｊ（≦ｍ）に対する出力の値は、それぞれ、 Ｓｊ＿５０８＝Ｄｋ−１・α＾（ｊ（ｋ−１））＋Ｄｋ
−３・α＾（ｊ（ｋ−３））＋…＋Ｄ１・α＾ｊ、 Ｓｊ＿５０９＝Ｄｋ−２・α＾（ｊ（ｋ−２））＋Ｄｋ
−４・α＾（ｊ（ｋ−４））＋…＋Ｄ０となる。
【００３９】これより、モード信号入力端子５０５から
入力されるモード信号がＨのときには、８×（ｎ＋１）
ビット出力端子１１８からは、（Ｓｍ＿１，Ｓｍ−１＿
１，…，Ｓ０＿１）と（Ｓｍ＿２，Ｓｍ−１＿２，…，
Ｓ０＿２）の各々を足し合わせて求められるシンドロー
ム（Ｓｍ，Ｓｍ−１，…，Ｓ０）が出力される。
入力されるモード信号がＨのときには、８×（ｎ＋１）
ビット出力端子１１８からは、（Ｓｍ＿１，Ｓｍ−１＿
１，…，Ｓ０＿１）と（Ｓｍ＿２，Ｓｍ−１＿２，…，
Ｓ０＿２）の各々を足し合わせて求められるシンドロー
ム（Ｓｍ，Ｓｍ−１，…，Ｓ０）が出力される。
【００４０】以上より、１系列２バイト同時処理または
２系列同時処理シンドローム演算回路５０１は、モード
信号入力端子５０５から入力されるモード信号がＨのと
き１系列のＲＳ符号を同時に２バイト処理し、モード信
号がＬのとき２系列のＲＳ符号を同時に処理することが
わかる。
２系列同時処理シンドローム演算回路５０１は、モード
信号入力端子５０５から入力されるモード信号がＨのと
き１系列のＲＳ符号を同時に２バイト処理し、モード信
号がＬのとき２系列のＲＳ符号を同時に処理することが
わかる。
【００４１】図１０は図５の１系列２バイト同時処理ま
たは２系列同時処理シンドローム演算回路５０１を含む
誤り訂正回路１００５を有するディジタルディスク再生
装置の構成を示すブロック図である。
たは２系列同時処理シンドローム演算回路５０１を含む
誤り訂正回路１００５を有するディジタルディスク再生
装置の構成を示すブロック図である。
【００４２】始めに、この図１０のディスク１００１に
書き込まれるディジタルデータのフォーマットについて
説明する。ディスク１００１に記録された信号は、メイ
ンデータから“データセクタ６０１”，“ＥＣＣブロッ
ク７０１”，“記録セクタ８０２”，“物理セクタ９０
１”を順に構成しながら作られていく。
書き込まれるディジタルデータのフォーマットについて
説明する。ディスク１００１に記録された信号は、メイ
ンデータから“データセクタ６０１”，“ＥＣＣブロッ
ク７０１”，“記録セクタ８０２”，“物理セクタ９０
１”を順に構成しながら作られていく。
【００４３】図６は、１データセクタ６０１の構成を表
わした図である。
わした図である。
【００４４】この図を用いて、メインデータから１デー
タセクタ６０１が作られるまでの流れを説明する。
タセクタ６０１が作られるまでの流れを説明する。
【００４５】まず始めに時系列で分割された２０４８バ
イトのメインデータ６０２に、４バイトの識別データ
（ＩＤ）６０３、２バイトのＩＤ誤り検出符号（ＩＥ
Ｄ）６０４、６バイトの著作権管理情報（ＣＰＲ＿ＭＡ
Ｉ）６０５をメインデータの先頭に付加する。さらにこ
の２０６０バイトのデータに対する４バイトの誤り検出
符号（ＥＤＣ）６０６をデータ２０３末尾に付加するこ
とで１データセクタ６０１は生成される。
イトのメインデータ６０２に、４バイトの識別データ
（ＩＤ）６０３、２バイトのＩＤ誤り検出符号（ＩＥ
Ｄ）６０４、６バイトの著作権管理情報（ＣＰＲ＿ＭＡ
Ｉ）６０５をメインデータの先頭に付加する。さらにこ
の２０６０バイトのデータに対する４バイトの誤り検出
符号（ＥＤＣ）６０６をデータ２０３末尾に付加するこ
とで１データセクタ６０１は生成される。
【００４６】図７は、１ＥＣＣブロック７０１の構成を
表わした図である。
表わした図である。
【００４７】この図を用いて、１６個のデータセクタ６
０１から１ＥＣＣブロック７０１が作られるまでの流れ
を説明する。
０１から１ＥＣＣブロック７０１が作られるまでの流れ
を説明する。
【００４８】まず始めに１６データセクタ６０１の１７
２バイトの各列に１６バイトの外符号（ＰＯ７０２）を
付加する。次に生成された２０８行の各行に１０バイト
の内符号（ＰＩ７０３）を付加する。このようにして生
成された２０８行×１８２バイトからなるデータフィー
ルドを１ＥＣＣブロック７０１という。
２バイトの各列に１６バイトの外符号（ＰＯ７０２）を
付加する。次に生成された２０８行の各行に１０バイト
の内符号（ＰＩ７０３）を付加する。このようにして生
成された２０８行×１８２バイトからなるデータフィー
ルドを１ＥＣＣブロック７０１という。
【００４９】ただし、ＰＩ符号は 生成多項式ＧＰＩ（ｘ）＝（ｘ−α＾９）（ｘ−α＾
８）…（ｘ−α＾０） からなるＲＳ（１８２，１７２，１１）符号であり、Ｐ
Ｏ符号は、 生成多項式ＧＰＯ（ｘ）＝（ｘ−α＾１５）（ｘ−α＾
１４）…（ｘ−α＾０）、 からなるＲＳ（２０８，１９２，１７）符号である。
８）…（ｘ−α＾０） からなるＲＳ（１８２，１７２，１１）符号であり、Ｐ
Ｏ符号は、 生成多項式ＧＰＯ（ｘ）＝（ｘ−α＾１５）（ｘ−α＾
１４）…（ｘ−α＾０）、 からなるＲＳ（２０８，１９２，１７）符号である。
【００５０】図８は、記録セクタ８０２の構成を表わし
た図である。
た図である。
【００５１】１記録セクタ８０１は、１ＥＣＣブロック
７０１生成時に付加されたＰＯ７０２の１行をＰＩ７０
３を含む１２行の１データセクタの下に合わせた１８２
バイト×１３行のデータフィールドである。
７０１生成時に付加されたＰＯ７０２の１行をＰＩ７０
３を含む１２行の１データセクタの下に合わせた１８２
バイト×１３行のデータフィールドである。
【００５２】図９は、１物理セクタ９０１の構成を表わ
した図である。
した図である。
【００５３】１記録セクタ８０１から１物理セクタが作
られるまでの流れをこの図を用いて説明する。
られるまでの流れをこの図を用いて説明する。
【００５４】１記録セクタ８０１は、始めに縦に２分割
（分割された１ブロックは９１バイト×１３行である）
され、図９が表わすように各行の先頭に３２ビットのＳ
ＹＮＣコード９０２（ＳＹ０〜ＳＹ７）が付加される。
そして、２分割したデータを再度合成し、ＳＹＮＣコー
ド９０２を除く１８２×１３バイトのデータに対し、直
流成分を抑制するための８／１６変調（８ビットで構成
されるデータをあるデータテーブルを基に１６チャネル
ビットへと変換するシステム）を行う。このようにして
作られた２９７６×１３ビットのデータが１物理セクタ
９０１であり、この信号がディスク記録信号となり、図
１０のディスク１００１に書き込まれている。
（分割された１ブロックは９１バイト×１３行である）
され、図９が表わすように各行の先頭に３２ビットのＳ
ＹＮＣコード９０２（ＳＹ０〜ＳＹ７）が付加される。
そして、２分割したデータを再度合成し、ＳＹＮＣコー
ド９０２を除く１８２×１３バイトのデータに対し、直
流成分を抑制するための８／１６変調（８ビットで構成
されるデータをあるデータテーブルを基に１６チャネル
ビットへと変換するシステム）を行う。このようにして
作られた２９７６×１３ビットのデータが１物理セクタ
９０１であり、この信号がディスク記録信号となり、図
１０のディスク１００１に書き込まれている。
【００５５】図１０が示す１系列２バイト同時処理また
は２系列同時処理シンドローム演算回路５０１を含む誤
り訂正回路１００５を有するディジタルディスク再生装
置について説明する。
は２系列同時処理シンドローム演算回路５０１を含む誤
り訂正回路１００５を有するディジタルディスク再生装
置について説明する。
【００５６】図１０の１００１はディスク、１００２は
ピック、１００３は復調回路、１００４はＲＡＭ、１０
５は１系列２バイト同時処理または２系列同時処理シン
ドローム演算回路を有する誤り訂正回路、１００６は出
力回路、１００７は制御回路、１００８はデータ要求信
号入力端子、１００９はメインデータ出力端子である。
ピック、１００３は復調回路、１００４はＲＡＭ、１０
５は１系列２バイト同時処理または２系列同時処理シン
ドローム演算回路を有する誤り訂正回路、１００６は出
力回路、１００７は制御回路、１００８はデータ要求信
号入力端子、１００９はメインデータ出力端子である。
【００５７】尚、このディジタルディスク再生装置に含
まれるＲＡＭ１００４は２バイト単位で読み出し、書き
込みが行われる。
まれるＲＡＭ１００４は２バイト単位で読み出し、書き
込みが行われる。
【００５８】この図においてピック１００２がディスク
１００１から読み出したディジタル信号は、まず復調回
路１００３へ入力される。復調回路１００３ではＳＹＮ
Ｃコード９０２を検出、８／１６復調を行った後、制御
回路１００７にＲＡＭ１００４へのデータ書き込み請求
信号、ＳＹＮＣコード９０２を送信した後に、制御回路
１００７からＲＡＭ１００４に送られるアドレスにＰＩ
方向の２バイトデータを一度に書き込む。制御回路１０
０７は、１ＥＣＣブロック７０１のデータを復調回路１
００３がＲＡＭ１００４にを書き込むと、誤り訂正回路
１００５に２０８系列に対するＰＩ訂正、１７２系列に
対するＰＯ訂正の順で誤り訂正処理を行わせる。
１００１から読み出したディジタル信号は、まず復調回
路１００３へ入力される。復調回路１００３ではＳＹＮ
Ｃコード９０２を検出、８／１６復調を行った後、制御
回路１００７にＲＡＭ１００４へのデータ書き込み請求
信号、ＳＹＮＣコード９０２を送信した後に、制御回路
１００７からＲＡＭ１００４に送られるアドレスにＰＩ
方向の２バイトデータを一度に書き込む。制御回路１０
０７は、１ＥＣＣブロック７０１のデータを復調回路１
００３がＲＡＭ１００４にを書き込むと、誤り訂正回路
１００５に２０８系列に対するＰＩ訂正、１７２系列に
対するＰＯ訂正の順で誤り訂正処理を行わせる。
【００５９】制御回路１００７は２０８系列のＰＩ符号
に対する誤り訂正が行われている期間、誤り訂正回路１
００５のモード信号をＨとし、復調回路１００３からＲ
ＡＭ１００４へのデータ書き込みが行われないときに、
ＲＡＭ１００４から誤り訂正回路１００５に２バイトの
データを出力させると同時に誤り訂正回路１００５に入
力されるイネーブル信号をＨにすることでシンドローム
演算回路にＰＩ符号に含まれる２バイトのデータを一度
に取り込ませながら、ＰＩ符号に対するシンドローム演
算処理を行わせる。
に対する誤り訂正が行われている期間、誤り訂正回路１
００５のモード信号をＨとし、復調回路１００３からＲ
ＡＭ１００４へのデータ書き込みが行われないときに、
ＲＡＭ１００４から誤り訂正回路１００５に２バイトの
データを出力させると同時に誤り訂正回路１００５に入
力されるイネーブル信号をＨにすることでシンドローム
演算回路にＰＩ符号に含まれる２バイトのデータを一度
に取り込ませながら、ＰＩ符号に対するシンドローム演
算処理を行わせる。
【００６０】またＰＯ訂正を行う間は、制御回路１００
７は誤り訂正回路１００５のモード信号の値をＬとし、
ＲＡＭ１００４から誤り訂正回路１００５にＰＩ訂正時
と同じようにＰＩ方向に２バイトのデータを入力させる
と同時にイネーブル信号をＨにすることで、シンドロー
ム演算回路に同時に２系列のＰＯ訂正を行わせる。また
この図における制御回路１００７は誤り訂正回路１００
５にパイプライン処理の切り替えタイミングを教えるリ
セット信号や誤り訂正回路１００５で求められた誤りの
位置を基に、誤り訂正回路１００５がＲＡＭ１００４上
の誤りの修正をさせる制御信号、ＲＡＭ１００４の制御
信号を生成したり、誤り訂正処理が行われた１ＥＣＣブ
ロックのデータをデータ要求信号入力端子１００８から
入力される外部からのデータ要求に備え、復調回路１０
０３誤り訂正回路１００５からＲＡＭ１００４へのアク
セスが行われないときに出力回路１００６に出力させる
などの制御を行っている。
７は誤り訂正回路１００５のモード信号の値をＬとし、
ＲＡＭ１００４から誤り訂正回路１００５にＰＩ訂正時
と同じようにＰＩ方向に２バイトのデータを入力させる
と同時にイネーブル信号をＨにすることで、シンドロー
ム演算回路に同時に２系列のＰＯ訂正を行わせる。また
この図における制御回路１００７は誤り訂正回路１００
５にパイプライン処理の切り替えタイミングを教えるリ
セット信号や誤り訂正回路１００５で求められた誤りの
位置を基に、誤り訂正回路１００５がＲＡＭ１００４上
の誤りの修正をさせる制御信号、ＲＡＭ１００４の制御
信号を生成したり、誤り訂正処理が行われた１ＥＣＣブ
ロックのデータをデータ要求信号入力端子１００８から
入力される外部からのデータ要求に備え、復調回路１０
０３誤り訂正回路１００５からＲＡＭ１００４へのアク
セスが行われないときに出力回路１００６に出力させる
などの制御を行っている。
【００６１】この図のようにＲＡＭ１００４などのデー
タ一時記憶回路に複数の回路からのアクセスが行われる
装置でも、図５の１系列２バイト同時処理または２系列
同時処理シンドローム演算回路５０１を使用すると、誤
り訂正回路１００５がＲＡＭ１００４からのデータ読み
出しに必要となるアクセス回数を半分にすることができ
るため、図３および図４を用いて示したように誤り訂正
処理時間を短縮することができる。
タ一時記憶回路に複数の回路からのアクセスが行われる
装置でも、図５の１系列２バイト同時処理または２系列
同時処理シンドローム演算回路５０１を使用すると、誤
り訂正回路１００５がＲＡＭ１００４からのデータ読み
出しに必要となるアクセス回数を半分にすることができ
るため、図３および図４を用いて示したように誤り訂正
処理時間を短縮することができる。
【００６２】また、ディスク１００１からのデータ読み
出しを高速化し、装置内のデータ処理速度をあげるとき
に、各処理回路の高速化方法、各処理回路からのＲＡＭ
アクセス数の増大などが問題となるが、本発明の回路を
利用することで誤り訂正回路１００５からＲＡＭ１００
４へのアクセス回数も低減させることができるため、図
４を用いて説明したように誤り訂正処理の高速化が可能
となり、また他の処理回路からのＲＡＭアクセス数の増
大に対応できるため、本発明は図１０のような回路構成
のシステムの高速化に対して大変有効であることがわか
る。
出しを高速化し、装置内のデータ処理速度をあげるとき
に、各処理回路の高速化方法、各処理回路からのＲＡＭ
アクセス数の増大などが問題となるが、本発明の回路を
利用することで誤り訂正回路１００５からＲＡＭ１００
４へのアクセス回数も低減させることができるため、図
４を用いて説明したように誤り訂正処理の高速化が可能
となり、また他の処理回路からのＲＡＭアクセス数の増
大に対応できるため、本発明は図１０のような回路構成
のシステムの高速化に対して大変有効であることがわか
る。
【００６３】尚、本実施例では主に２系列同時演算、１
系列２バイト同時演算が可能なシンドローム演算回路を
有するディジタル信号回路について取り上げてきたが、
３、４、５、…など全ての複数系列同時演算、複数系列
複数バイト同時演算が可能なシンドローム演算回路を有
することによりこれと同じ効果を得ることができる。
系列２バイト同時演算が可能なシンドローム演算回路を
有するディジタル信号回路について取り上げてきたが、
３、４、５、…など全ての複数系列同時演算、複数系列
複数バイト同時演算が可能なシンドローム演算回路を有
することによりこれと同じ効果を得ることができる。
【００６４】また、説明したシンドローム回路の効果
は、図１０のディジタルデータ再生装置の以外の回路構
成でも得ることが可能である。
は、図１０のディジタルデータ再生装置の以外の回路構
成でも得ることが可能である。
【００６５】
【発明の効果】以上、本発明によれば、複数方向に誤り
訂正が行なわれるデータを入力とするデータ再生処理装
置で、誤り訂正回路に含まれるシンドローム演算回路の
入力を複数のデータ列または同じデータ列上の複数デー
タに切り替え、求められた複数のシンドロームから次の
演算で用いるシンドロームを選択し、シンドローム演算
回路から出力することにより、同時に処理が必要なデー
タ数が変化する場合においても、誤り訂正回路のメモリ
アクセス回数を減らし、誤り訂正処理を高速化、またこ
の回路を有するディジタル信号処理回路の処理を高速化
させることが可能である。
訂正が行なわれるデータを入力とするデータ再生処理装
置で、誤り訂正回路に含まれるシンドローム演算回路の
入力を複数のデータ列または同じデータ列上の複数デー
タに切り替え、求められた複数のシンドロームから次の
演算で用いるシンドロームを選択し、シンドローム演算
回路から出力することにより、同時に処理が必要なデー
タ数が変化する場合においても、誤り訂正回路のメモリ
アクセス回数を減らし、誤り訂正処理を高速化、またこ
の回路を有するディジタル信号処理回路の処理を高速化
させることが可能である。
【図１】２系列同時シンドローム演算回路の図。
【図２】２系列同時シンドローム演算回路を有する誤り
訂正回路の図。
訂正回路の図。
【図３】既存のシンドローム演算回路を有する誤り訂正
回路での系列番号と時間の関係を示した図。
回路での系列番号と時間の関係を示した図。
【図４】２系列同時シンドローム演算回路を有する誤り
訂正回路での系列番号と時間の関係を示した図。
訂正回路での系列番号と時間の関係を示した図。
【図５】１系列２バイト同時処理または２系列同時処理
シンドローム演算回路の図。
シンドローム演算回路の図。
【図６】１データセクタの図。
【図７】１ＥＣＣブロックの図。
【図８】記録セクタの図。
【図９】１物理セクタの図。
【図１０】ディスク再生装置の図。
１０１…２系列同時シンドローム演算回路、１０２…シ
ンドローム演算回路、１０３…Ｓｎ演算回路、１０４…
Ｓｎ−１演算回路、１０５…Ｓ０演算回路、１０６…８
ビットデータ入力端子、１０７…ＧＦ（２＾８）上の足
し算回路、１０８…リセット、イネーブル付き８ビット
レジスタ、１０９…α＾ｎの掛け算回路、１１０…α＾
ｎ−１の掛け算回路、１１１…α＾０の掛け算回路、１
１２…イネーブル付き８ビットレジスタ、１１３…イネ
ーブル信号入力端子、１１４…リセット信号入力端子、
１１５…セレクト信号入力端子、１１６…ＡＮＤ回路、
１１７…セレクト回路、１１８…８×（ｎ＋１）ビット
出力端子、２０１…誤り訂正回路、２０２…第２演算回
路、２０３…第３演算回路、２０４…誤り修正回路、２
０６…誤り修正受付信号入力端子、２０７…誤りの位置
出力端子、２０８…誤りの値出力端子、５０１…１系列
２バイト同時処理または２系列同時処理シンドローム演
算回路、５０２…×α＾ｍまたは×α＾２ｍセレクタ付
きＳｍ演算回路、５０３…α＾ｍの掛け算回路、５０４
…ＯＲ回路、５０５…モード信号入力端子、５０６…上
位バイトデータ用８ビットデータ入力端子、５０７…下
位バイトデータ用８ビットデータ入力端子、５０８…×
α＾ｉ出力付きシンドローム演算回路、５０９…シンド
ローム演算回路。
ンドローム演算回路、１０３…Ｓｎ演算回路、１０４…
Ｓｎ−１演算回路、１０５…Ｓ０演算回路、１０６…８
ビットデータ入力端子、１０７…ＧＦ（２＾８）上の足
し算回路、１０８…リセット、イネーブル付き８ビット
レジスタ、１０９…α＾ｎの掛け算回路、１１０…α＾
ｎ−１の掛け算回路、１１１…α＾０の掛け算回路、１
１２…イネーブル付き８ビットレジスタ、１１３…イネ
ーブル信号入力端子、１１４…リセット信号入力端子、
１１５…セレクト信号入力端子、１１６…ＡＮＤ回路、
１１７…セレクト回路、１１８…８×（ｎ＋１）ビット
出力端子、２０１…誤り訂正回路、２０２…第２演算回
路、２０３…第３演算回路、２０４…誤り修正回路、２
０６…誤り修正受付信号入力端子、２０７…誤りの位置
出力端子、２０８…誤りの値出力端子、５０１…１系列
２バイト同時処理または２系列同時処理シンドローム演
算回路、５０２…×α＾ｍまたは×α＾２ｍセレクタ付
きＳｍ演算回路、５０３…α＾ｍの掛け算回路、５０４
…ＯＲ回路、５０５…モード信号入力端子、５０６…上
位バイトデータ用８ビットデータ入力端子、５０７…下
位バイトデータ用８ビットデータ入力端子、５０８…×
α＾ｉ出力付きシンドローム演算回路、５０９…シンド
ローム演算回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J065 AA01 AB01 AC04 AD02 AD04 AD11 AE06 AF01 AG02 AH04 AH05 AH06 AH09
Claims (7)
- 【請求項１】検査記号が付加された複数のデータ列を入
力とし、データ列が含む誤りの状態を示すシンドローム
を求める回路を含むディジタル信号処理回路において、
前記シンドロームを求める回路は、複数の前記データ列
を入力とし、求められた複数のシンドロームから必要な
シンドロームを選択して用いることを特徴とするディジ
タル信号処理回路。 - 【請求項２】検査記号が付加された複数のデータ列を入
力とし、データ列が含む誤りの状態を示すシンドローム
を求める回路を含むディジタル信号処理回路において、
前記シンドロームを求める回路は、複数の前記データ列
または単一の前記データ列の複数データに入力を切り替
えることを特徴とするディジタル信号処理回路。 - 【請求項３】検査記号が付加された複数のデータ列を入
力とし、データ列が含む誤りの状態を示すシンドローム
を求める回路を含むディジタル信号処理回路において、
前記シンドロームを求める回路は、一度に入力される前
記データ列の数を切り替えることを特徴とするディジタ
ル信号処理回路。 - 【請求項４】複数のデータ列に少なくても第１の検査記
号と第２の検査記号が付加されたデータを入力とし、上
記入力されたディジタルデータを復調する回路と、上記
復調されたディジタルデータを一時的に蓄える記憶回路
と、上記記憶回路からデータを読み出して誤りデータを
検出または訂正する誤り訂正回路と、上記復調回路と上
記誤り訂正回路のほかに上記記憶回路にデータを書き込
みまたは読み出しを行う別の回路を含むディジタル信号
処理回路において、前記誤り訂正回路は、複数の前記デ
ータ列を前記データ列が含む誤りの状態を示すシンドロ
ームを求める回路の入力とし、求められた複数のシンド
ロームから必要なシンドロームを選択して用いることを
特徴とするディジタル信号処理回路。 - 【請求項５】複数のデータ列に少なくても第１の検査記
号と第２の検査記号が付加されたデータを入力とし、上
記入力されたディジタルデータを復調する回路と、上記
復調されたディジタルデータを一時的に蓄える記憶回路
と、上記記憶回路からデータを読み出して誤りデータを
検出または訂正する誤り訂正回路と、上記復調回路と上
記誤り訂正回路のほかに上記記憶回路にデータを書き込
みまたは読み出しを行う別の回路を含むディジタル信号
処理回路において、前記誤り訂正回路は、前記データ列
が含む誤りの状態を示すシンドロームを求める回路の入
力を複数の前記データ列または単一の前記データ列の複
数データに切り替えることを特徴とするディジタル信号
処理回路。 - 【請求項６】上記第５項記載のディジタル信号処理回路
において、前記誤り訂正回路は、前記データ列が含む誤
りの状態を示すシンドロームを求める回路の入力を対象
となる前記検査記号に応じて切り替えることを特徴とす
るディジタル信号処理回路。 - 【請求項７】上記第６項記載のディジタルデータ再生装
置において、前記誤り訂正回路は、前記データ列が含む
誤りの状態を示すシンドロームを求める回路からの出力
を対象となる前記検査記号に応じて切り替えることを特
徴とするディジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03974399A JP3702694B2 (ja) | 1999-02-18 | 1999-02-18 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03974399A JP3702694B2 (ja) | 1999-02-18 | 1999-02-18 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000244331A true JP2000244331A (ja) | 2000-09-08 |
| JP3702694B2 JP3702694B2 (ja) | 2005-10-05 |
Family
ID=12561456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03974399A Expired - Fee Related JP3702694B2 (ja) | 1999-02-18 | 1999-02-18 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3702694B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050486B2 (en) | 2000-11-24 | 2006-05-23 | Nec Corporation | Path searcher for spread spectrum receiver |
-
1999
- 1999-02-18 JP JP03974399A patent/JP3702694B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050486B2 (en) | 2000-11-24 | 2006-05-23 | Nec Corporation | Path searcher for spread spectrum receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3702694B2 (ja) | 2005-10-05 |
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