JP3295537B2 - 多数バイトのエラー検出訂正装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディスク装置などの記
憶装置に記録した符号語を読み取る際に生じる読み取り
エラーを訂正するエラー検出訂正装置に関し、特に、リ
ード・ソロモン符号を用いて一度に複数バイトのエラー
訂正ができる多数バイトエラーの訂正装置に関する。

【０００２】

【従来の技術】従来、計算機システムの外部記憶装置を
構成するサブシステムにあっては、入出力制御装置(inp
ut/output control unit) との配下に入出力装置として
のディスクユニットを接続している。このような外部記
憶装置で用いられるエラー訂正システムは、下位のディ
スクユニットにおいて記憶媒体から読出したデータやシ
ンドロームを上位の入出力制御装置に送って一旦メモリ
へ保持し、ディスクユニットからエラー検出の通知を受
けた場合に、訂正動作を行うようにしている。このよう
なエラー訂正システムは、据え置き型として知られてい
る。

【０００３】これに対し下位のディスクユニットで記憶
媒体から読出したデータやシンドロームを上位の入出力
制御装置に送ってメモリへ保持しておくことはせず、デ
ータ転送中、即ち、磁気ディスクユニットの場合には、
データの存在するトラック上をヘッドが飛行中（On-the
-fly）に、データを上位の入出力制御装置に向けて転送
しながら訂正動作を行うオン・ザ・フライ態様のエラー
訂正システムがある。

【０００４】このようなオン・ザ・フライ態様のエラー
訂正システムは、入出力制御装置でのメモリ格納を必要
とせず、データ転送を行いながらエラー訂正を行うた
め、入出力装置の専有時間が短く、ディスク同期を崩さ
なくて済むため、すぐに次の動作に移れる。また訂正可
能エラーが下位のディスクユニットで訂正された後に上
位の入出力制御装置に送られるため、エラーなしの場合
と同じ扱いになる等の多くのメリットがある。

【０００５】

【発明が解決しようとする課題】ところで、従来のオン
・ザ・フライ態様としてのエラー訂正システムは、固定
長のサブブロックのみを対象としている。しかし、エラ
ー訂正システムが適用される磁気ディスク装置は、ＣＫ
Ｄフォーマットに従った可変長データを扱っており、可
変長サブブロックに対するオン・ザ・フライ態様でのエ
ラー訂正をどのようにするかが未解決の課題として残さ
れている。

【０００６】即ち、可変長制御されるＣＤＫフォーマッ
トの各レコードは、エラー訂正を行うために固定長のサ
ブブロックに分割され、サブブロックの数を変化させる
ことで可変長になる。更に、最後のサブブロックは、ユ
ーザデータに合わせるために、長さが変化する。オン・
ザ・フライ態様のエラー訂正システムの場合、エラー訂
正の際に１サブブロック分の遅延が生ずる。このため、
長さが変化する最後のサブブロックについては、他の固
定長のサブブロックとは異なったエラー訂正のためのチ
ェンサーチが必要になる。そこで、固定長サブブロック
と可変長サブブロックのエラー訂正に別々のチェンサー
チの演算回路を設けることも考えられるが、可変長サブ
ブロックについては、変化する長さ毎に別回路を設けな
ければならず、回路規模が大きくなりすぎる問題があ
る。

【０００７】本発明の目的は、固定長サブブロックと可
変長サブブロックのエラー訂正の処理を少い回路量で効
率良くできるようにしたオン・ザ・フライ態様のエラー
訂正システムを提供する。一方、ＣＫＤフォーマットの
レコードにあっては、レコードの先頭に短い固定長のヘ
ッダ及びカウント部を備えており、その後にデータ部と
して複数の固定長サブブロックが続くことになる。上位
のコントローラ（ＦＣＵ）は、ヘッダ及びカウント部を
リードすると、後続するサブブロックまでの間に設けた
ギャップ中に、リード、ライト等に必要な処理を行う。

【０００８】しかし、オン・ザ・フライ態様のエラー訂
正システムは、エラー訂正のためにデータ部のサブブロ
ック固定長に一致する遅延量に決めている。このためデ
ータ長の短いヘッダ及びカウント部についても、データ
部のサブブロックと同じ遅延を受けなければエラー訂正
結果が得られず、その分、上位のコントローラの処理が
遅れる。またエラー訂正の遅延時間を考慮してギャップ
の長さを決めなければならないため、据置き型のエラー
訂正システムに比べギャップが長くなり、ディスクの記
録容量が少なくなる問題があった。

【０００９】本発明の他の目的は、ヘッダ及びカウント
部のエラー訂正のための遅延をなるべく少なくし、ギャ
ップの拡大による記憶容量の低減を防止するようにした
オン・ザ・フライ態様の多数バイトのエラー検出訂正装
置を提供する。

【００１０】

【課題を解決するための手段】図１は本発明の原理説明
図である。尚、括弧内は実施例図面中の符号である。本
発明の多数バイトのエラー検出訂正装置は、リード・ソ
ロモン符号を用いてエラー訂正を行う。この符号語は、
任意の自然数ｍで定義されるガロア体ＧＦ（２^m ）の元
で構成される。ディスク媒体などの記憶装置からリード
された符号語は、α^a ，α^a+1,・・・α^a+2n-1（αは前
記ガロア体の原始元、ａは任意の自然数でａ＋２ｎ−１
≦２^m −１、ｎは最大訂正可能なエラーバイト数を示す
定数）を解にもつ生成多項式によってシンドロームを生
成し、符号語中のｎ個までのバイトエラーを、２ｎ個の
シンドロームバイトを処理することにより訂正する。

【００１１】磁気ディスク装置などの入出力装置におけ
るリードエラーの訂正では、例えばｎ＝３個までのバイ
トエラーを訂正する場合が取扱われている。符号語がガ
ロア体ＧＦ（２⁸ ）の元で構成される場合は、２⁸ ＝２
５６個のキャラクタポジションを有し、各キャラクタの
各々がｍ＝８個の２元ビットのバイトで現わされる。勿
論、本発明はｎ＝３個を越えるバイトエラーの訂正も対
象とする。

【００１２】すなわち、本発明は、ディスクユニット等
の入出力装置の記憶媒体から読出された符号語を受信
し、データ訂正符号デコーダ３０でデータ転送を行いな
がらエラー訂正を行う。ｎ＝３個のバイトエラーを訂正
するリード・ソロモン符号によるエラー訂正を例にとる
と、エラー検出訂正デコーダ３０は、次の演算処理を行
う。

【００１３】符号語（リードブロック）からシンドロ
ームＳ₀ 〜Ｓ₅ を計算する。 シンドロームＳ₀ 〜Ｓ₅ に基づいてエラーロケーショ
ン多項式の係数γ₀ 〜γ₃ を決定する。 チェンサーチにより、エラーロケーション多項式から
エラーロケーション及びエラーバリューを決定する。

【００１４】同時に、エラー訂正の準備に必要な時間
（のシンドロームの計算に必要な時間）だけ遅延させ
たリードデータと、エラーロケーションのタイミングで
出力されたエラー訂正用バリューとの排他論理和（ＥＸ
−ＯＲ）をとってデータ転送をしながらエラーを訂正す
る。 このようなオン・ザ・フライ態様のエラー訂正を行う図
１（Ａ）のエラー検出訂正デコーダ３０につき、本発明
は、ＣＫＤフォーマットに従った可変長レコードのエラ
ー訂正を実現する。即ち、可変長レコードは、固定長サ
ブブロックの数を変えており、更に、最後のサブブロッ
クはユーザデータに合わせるために長さが変化する。こ
のように固定長サブブロックの最後に可変長サブブロッ
クが続いても、少ない演算回路の規模で効率良くエラー
ロケーションの演算を行うエラー訂正エンコーダ３０の
エラーロケーション演算回路部（３１６）が提供され
る。

【００１５】エラーロケーション演算回路部（３１６）
は、固定長サブブロック３００に続いて可変長サブブロ
ック３０２を受信した場合、可変長サブブロック３０２
について固定長サブブロックを想定し（ダミー３０４の
付加に相当）、先行する固定長サブブロック３００のエ
ラーロケーションの演算（エラーサーチ）の実行中に、
想定した固定長サブブロックの開始位置に達したら、演
算結果を出力させない状態で可変長サブブロック３０２
のエラーロケーションの演算を並行して開始する（ダミ
ーサーチ３１４）。そして可変長サブブロック３０２の
開始位置に達したら、演算結果を出力させる状態（エラ
ーサーチ３１０）に切替える。

【００１６】このエラーロケーション演算回路部（３１
６）は、受信した固定長サブブロックのエラーロケーシ
ョンを演算する第１エラーロケーション演算回路（３１
８）と、受信した可変長サブブロックのエラーロケーシ
ョンを演算する第２エラーロケーション演算回路（３２
０）と、先行する固定長サブブロックのシンドローム生
成時に、第１エラーロケーション演算回路（３１８）の
演算動作を開始してエラーロケーション信号を出力さ
せ、演算動作中に次の可変長サブブロックのシンドロー
ムが生成された時点で、第２エラーロケーション演算回
路（３２０）にエラーロケーション信号を出力させない
ダミー演算を開始させ、更に、先行する固定ブロックの
演算が終了した時点で、第２エラーロケーション演算回
路（３２０）から演算結果を出力する演算状態に切替え
る制御回路部（３２４）とで構成される。この制御回路
部（３２４）は、連続するサブブロックが固定長サブブ
ロックか最後の可変長サブブロックかを示すモード信号
（Ｅ30）に基づいて、第１及び第２エラーロケーション
演算回路部（３１８，３２０）を制御する。

【００１７】ここで、エラーロケーションを修正された
エラーロケーション多項式を

【００１８】

【数２】

【００１９】とした場合、第１及び第２エラーロケーシ
ョン演算回路部（３１８，３２０）の各々は、次の回路
構成をもつ。まずシンドロームＳ₀ 〜Ｓ_2n-1の生成に基
づき多項式の係数γ₀ 〜γ_n が得られた時点で、高次の
データからサーチできるように、予め係数γ₀ 〜γ_n の
各々にα⁰ 〜α^n(N-1)を乗算して、乗算結果を各レジス
タに格納させる第１乗算器を多項式の各項毎に設ける。
また転送と同期してチェンサーチを行うための値α⁰〜
α^-nを各レジスタの値と繰り返し乗算して各レジスタに
再度格納する第２乗算器を多項式の各項毎に設ける。更
に、エラーロケーション多項式の各項に対応したレジス
タ格納値を加算してエラーロケーション信号として出力
する加算回路が設けられる。

【００２０】訂正可能なエラー数をｎ＝３とした場合、
修正されたエラーロケーション多項式は

【００２１】

【数３】

【００２２】となる。この場合、多項式の各項毎に設け
た第１乗算器は、シンドロームＳ₀ 〜Ｓ₅ の生成に基づ
き多項式の係数γ₀ 〜γ₃ が得られた時点で、α⁰ 〜α
^3(N-1)をそれぞれ乗算して結果を各レジスタに格納させ
る。また多項式の各項毎に設けた第２乗算器は、α⁰ 〜
α^-3を各レジスタの値と繰り返し乗算して各レジスタに
再度格納する。そして加算回路は、各バイト位置毎に第
１及び第２乗算器で求めたエラーロケーション多項式の
各項に対応したレジスタ格納値を加算して、各バイト位
置でのエラーロケーション信号として出力する。

【００２３】エラーロケーションと同時に演算されるエ
ラーバリューについても、同様である。一方、本発明
は、ＣＫＤフォーマットのレコードの先頭に設けたヘッ
ダ及びカウント部となる短い固定長の制御用サブブロッ
クのエラー訂正による遅延を、できるだけ少なくする遅
延回路をエラー検出訂正デコーダ３０に対し設ける。こ
の遅延回路は、記憶媒体から固定バイト長の短い先頭の
制御用サブブロックと、制御用サブブロックより長い固
定バイト長の１又は複数のデータ用サブブロックを受信
した際に、各受信サブブロックのバイト長に応じた遅延
量に切替えてエラー訂正を行わせる。

【００２４】遅延回路は、例えば、制御用サブブロック
の固定バイト長をもつ第１ＦＩＦＯバッファメモリと、
第１ＦＩＦＯバッファメモリに縦接続されたデータ用サ
ブブロックの固定バイト長から制御用サブブロックの固
定バイト長を引いたバイト長をもつ第２ＦＩＦＯバッフ
ァメモリを有する。そして切替回路によって、制御用サ
ブブロックの受信時に第１ＦＩＦＯバッファメモリの出
力を選択し、データ用サブブロックの受信時に前記第２
ＦＩＦＯバッファメモリの出力を選択する。

【００２５】遅延回路はＲＡＭ等の読み書き自在なメモ
リによっても実現できる。この場合、メモリのアドレス
を発生するアドレスカウンタと、アドレスカウンタの発
生アドレスから制御用サブブロックの固定バイト長分だ
けアドレス指定を行ったことを判別する第１デコーダ
と、アドレスカウンタの発生アドレスからデータ用サブ
ブロックの固定バイト長分のアドレス指定を行ったこと
を判別する第２デコーダを設ける。

【００２６】アドレスカウンタは、バイトクロックに同
期して、バイト単位の書込みと読出しを行う。即ち、バ
イトクロック周期の前半で入力バイトの書込アドレスを
発生してメモリに書込み、バイトクロック周期の後半
で、１サブブロック分前に書込こんだバイトデータの読
出アドレスを発生してメモリから読出す。そして選択回
路によって制御用サブブロックの受信で第１デコーダの
出力を選択し、またデータ用サブブロックの受信で第２
デコーダの出力を選択し、第１デコーダ又は第２デコー
ダの判別出力が得られた時、アドレスカウンタをリセッ
トして先頭アドレスからの書込みと読出しを繰り返す。

【００２７】

【作用】このような本発明の多数バイトのエラー検出訂
正装置によれば次の作用が得られる。まずＣＫＤフォー
マットに従った可変長レコードとして、記憶媒体から読
出された受信データが、任意の数の固定長サブブロック
と最後の可変長サブブロックで構成されていても、固定
長サブブロックのエラーロケーションの演算中に、最後
の可変長ブロックのシンドロームの生成でエラーロケー
ション多項式の係数が得られた時に、可変長サブブロッ
クについて想定した固定長サブブロックの開始位置と判
断し、演算結果を出力させないダミーサーチを並行して
開始する。そして、可変長ブロックの開始位置に達した
ら、演算結果を出力させる本来のチェンサーチの演算に
切替えて可変長ブロックのエラーロケーションを演算す
る。

【００２８】このため、ユーザデータに合せるために最
後の可変長ブロックの長さが変化しても、エラーロケー
ションの演算回路は、変化したブロック長に応じてダミ
ーサーチの演算から通常のチェンサーチの演算に切替え
るタイミングを変えるだけでよく、１つの演算回路で可
変サブブロックの全ての長さにつきエラーロケーション
を演算できる。

【００２９】またＣＫＤフォーマットの先頭のヘッダ及
びカウント部の制御用サブブロックは、データ用サブブ
ロックに比べ短くなっており、データ用サブブロックの
訂正に必要な遅延を行った場合には、上位のコントロー
ラへの伝送が遅れ、ヘッダ及びカウント部と次のデータ
用サブブロックとの間のギャップを大きくしなければな
らない。

【００３０】これに対し本発明は、レコード先頭のヘッ
ダ及びカウント部の制御用サブブロックを識別すると、
エラー訂正のための遅延量を短い制御用サブブロック長
に応じた遅延量に切替えることで、データ用サブブロッ
クに設定した長い遅延時間を待つことなく、直ちにエラ
ー訂正されたヘッダ及びカウント部が得られ、上位コン
トローラに対する遅延を少くし、ギャップを増加させる
必要がない。

【００３１】

【実施例】

＜目 次＞ １．ハードウェア構成 ２．エラー検出訂正符号デコード回路 ３．可変長サブブロックのエラー訂正の演算 ４．ヘッダ及びカウント部のエラー訂正 １．ハードウェア構成 図２はオン・ザ・フライ態様でデータ転送を行いながら
エラー訂正を行う本発明のエラー訂正装置の基本的な構
成である。

【００３２】図２において、ディスクユニットは下位の
入出力装置であり、ディスクエンクロージャ１４，エラ
ー訂正部１６およびフォーマッタ制御プロセッサ１８で
構成される。ディスクユニット１０は入出力制御装置で
あるディスクコントローラ１２の配下に接続されてい
る。ディスクコントローラ１２はホストコンピュータの
チャネル装置に接続される。ホストコンピュータからの
入出力要求に基づきディスクコントローラ１２にライト
またはリードのアクセス要求が行われると、ディスクコ
ントローラ１２はまずディスクユニット１０にシークコ
マンドを発行して切離す。フォーマッタ制御プロセッサ
１８はディスクエンクロージャ１４に設けているヘッド
機構のシーク動作を行って、目的とするトラックにヘッ
ドを位置付ける。

【００３３】ディスクユニット１０よりシーク完了報告
を受けるとディスクコントローラ１２との再結合が行わ
れ、ライトデータの転送による書込みまたはディスク媒
体からのデータ読出しによるリード動作が行われる。エ
ラー訂正部１６はライト動作の際には、リード・ソロモ
ン符号を生成するエンコード動作を行う。またリード動
作時には、リードデータを転送しながらのオン・ザ・フ
ライ態様のエラー訂正（デコード動作）が行われる。

【００３４】図３は図２のディスクユニット１０に設け
られたエラー訂正部１６の実施例である。まずライト系
統を説明する。フォーマッタ制御プロセッサ１８からの
ライトデータは、ゲート２０を通ってエラー検出訂正エ
ンコーダ（ＥＣＣエンコーダ）２２に入力される。この
実施例にあっては、訂正能力ｎ＝３バイトのエラーを訂
正するリードソロモン符号を使用する場合を例にとって
いる。ここでライトデータは、８ビット幅のバイトデー
タのストリームとして供給される。

【００３５】エラー検出訂正エンコーダ２２は、ガロア
体ＧＦ（２⁸ ）で構成されるエラー検出訂正符号のチェ
ックバイト（以下「ＥＣＣチェックバイト」という）を
生成する。この場合の生成多項式は、例えばガロア体の
元α⁰ ，α¹ ，α² ，α³ ，α⁴ ，α⁵ を解にもつもの
が挙げられる。具体的に生成多項式は、

【００３６】

【数４】

【００３７】となる。エラー検出訂正エンコーダ２２に
よりデータ部から生成されたＥＣＣチェックバイトは、
データの後に付加され、マルチプレクサ２４，３６を介
してディスクエンクロージャ１４にライトデータとして
出力され、ディスク媒体に書き込まれる。

【００３８】この実施例において、エラー検出訂正エン
コーダ２２は、入力するユーザデータを偶数バイトと奇
数バイトごとに、ＥＣＣチャックバイトを生成するため
のインターリーブを行い、各サブブロック毎に生成した
ＥＣＣチャックバイトを付加して出力する。図４はエラ
ー検出訂正エンコーダ２２におけるインタリーブの概念
を示す。ユーザデータはバイト分けした番号で示されて
いる。このユーザデータは偶数バイト４２−１と奇数バ
イト４２−２にインターリーブされる。インタリーブ当
りの符号長は、最大で例えば２５５バイトとなり、その
範囲内で適宜に定めることが出来る。尚、偶数バイト４
２−１と奇数バイト４２−２は、説明の都合上、分けて
示しているが、実際の処理でバイト単位に分けられるこ
とはなく、１つのバイトストレームとして扱われる。

【００３９】インタリーブされた偶数バイト４２−１及
び奇数バイト４２−２の後には、エラー検出訂正エンコ
ーダ２２によってチャックバイトＥＣＣが６バイト付加
される。このためエラー検出訂正エンコーダ２２から出
力されるサブブロック４２は、見掛け上、データと１２
バイトのＥＣＣチャックバイトを合せた最大５００バイ
トになる。

【００４０】更に、ディスクドライブ１０は、ＣＫＤレ
コードフォーマットを採用していることから、レコード
長は可変であり、１レコード長はユーザデータの長さで
決まる。したがって、ユーザデータのサブブロック数
も、ユーザデータの長さによって変わる。更に、最後の
サブブロックは、ユーザデータに合わせるために、固定
サブブロック長の範囲で長さが変化する可変長サブブロ
ックとなる場合がある。

【００４１】次に図３のリード系統を説明する。ディス
クエンクロージャ１４側から読み出された生のリードデ
ータ、即ちサブブロック単位の符号語は、ゲート２８を
介してエラー検出訂正デコーダ（ＥＣＣデコーダ）３０
に入力される。同時に、ゲート２８からのリードデータ
は分岐されてＦＩＦＯバッファメモリ３２に格納され
る。ＦＩＦＯバッファメモリ３２はエラー検出訂正デコ
ーダ３０における訂正動作に必要な１サブブロック分以
内の遅延を行う。

【００４２】エラー検出訂正デコーダ３０はリードデー
タのサブブロックに含まれる２つの符号語を対象に、ｎ
＝３バイトまでのエラーを検出訂正する強力なエラー訂
正を行う。エラー検出訂正デコーダ３０からは排他論理
和回路３４に対し、サブブロック内のエラー・ロケーシ
ョンのバイトタイミングでエラーバリューが出力され、
同じタイミングでＦＩＦＯバッファメモリ３２により出
力される訂正前のバイトデータとの排他論理和をとるこ
とで、エラーを起こしているバイトのエラービットを反
転してエラー訂正を行う。

【００４３】排他論理和回路３４でエラーが訂正が行わ
れたクリアデータは、マルチプレクサ３６を介して訂正
済みユーザデータとしてフォーマッタ制御プロセッサ１
８を経由して上位のディスクコントローラ１２に転送さ
れる。このようなリードデータのオン・ザ・フライ態様
によるエラー訂正にあっては、ディスクエンクロージャ
１４側からのリードデータのバイトストリームが途切れ
ることがなく、フォーマッタ制御プロセッサ１８側に転
送しながらｎ＝３バイトまでの同時訂正を可能としてい
る。

【００４４】更に図３にあっては、エラー検出訂正デコ
ーダ３０における未検出および誤訂正をエラー検出符号
（ＥＤＣ）を用いて監視するため、ライト系統にエラー
検出エンコーダ３８を設け、またリード系統にはエラー
検出デコーダ４０を設けている。図５は本発明における
エラー検出用のチェックバイトを付加したユーザデータ
を示す。ユーザデータは可変長デーダであり、データ長
に応じたｎ個のサブブロック４２−１〜４２−ｎで構成
されている。

【００４５】このようなエラー検出訂正エンコーダ２２
から出力されるユーザデータの後には、エラー検出エン
コーダ３８で生成したエラー検出用チェックバイト部
（以下「ＥＤＣチェックバイト部」という）４４が付加
される。 ２．エラー検出訂正符号デコード回路 図６は図３に示したエラー検出訂正デコーダ３０の詳細
を示す。

【００４６】図６において、エラー検出訂正エンコーダ
３０は、シンドローム生成回路８４，係数演算回路８
６，８８，エラー位置およびエラーバリュー演算回路９
０で構成される。シンドローム生成回路８４は、最大３
バイトエラー訂正の場合、リードデータから６つのシン
ドロームＳ₀ 〜Ｓ₅ を計算して出力する。このシンドロ
ームＳ₀ 〜Ｓ₅ の計算方法は周知であり、例えば排他論
理和（ＥＸ−ＯＲ回路）、ＯＲ回路およびシフトレジス
タを用いることで実現される。係数演算回路８６はシン
ドロームＳ₀ 〜Ｓ₅ を入力し、次のエラーロケーション
多項式の係数γ₀〜γ₂ を算出する。

【００４７】

【数５】

【００４８】次の係数演算回路８８は、係数演算回路８
６からのエラーロケーション多項式の係数をｎ元連立方
程式の解β₀ ，β₁ ，β₂ として求める過程で得られた
値γ ₀ 〜γ₃ とシンドロームＳ₀ , Ｓ₁ ，Ｓ₂ を入力
し、エラーバリューを求めるための係数Φ₀ ，Φ₁ ，Φ
₂ を次式により算出する。

【００４９】

【数６】

【００５０】最終段に設けたエラーロケーションおよび
エラーバリュー演算回路９０は、エラーロケーション係
数γ₀ 〜γ₂ およびエラーバリュー係数Φ₀ 〜Φ₂ が得
られた状態で、実際のエラーロケーションおよびエラー
バリューかどうかの試行錯誤的なチェン・サーチを行
い、算出したエラーロケーションのタイミングでエラー
ロケーション検出信号Ｅ₄ をアンド回路９４に出力して
許容状態とし、同時に得られているエラーバリューに基
づくエラーパターンベクトルＥ_i （但し、ｉ＝ｉ ₁ ，ｉ
₂ ，ｉ₃ ）を訂正動作のために出力する。

【００５１】エラーパターンベクトルＥi は次式で与え
られる。

【００５２】

【数７】

【００５３】エラーパターンベクトルＥi はマルチプレ
クサ９４を介して排他論理和回路３４に与えられ、同じ
タイミングでＦＩＦＯバッファメモリ３２より出力され
たエラーロケーションのバイトデータとの排他論理和を
とることで、エラービットを反転する訂正を行う。エラ
ーロケーションの決定は、周知のチェン・サーチの手順
を通じて決定される。通常、のエラーロケーションの決
定には、修正された次のエラーロケーション多項式が使
用される。

【００５４】

【数８】

【００５５】これを訂正可能なエラー数ｔ＝３について
表わすと次のようになる。

【００５６】

【数９】

【００５７】この場合のエラーバリューとしてのエラー
パターンベクトルＥｉは、

【００５８】

【数１０】

【００５９】である。 ３．可変長サブブロックのエラー訂正の演算 図６のエラー検出訂正デコーダ３０に設けたエラーロケ
ーションおよびエラーバリュー演算回路９０にあって
は、記憶媒体よりＣＫＤフォーマットにより可変長制御
されたデコーダデータを受信した際に、可変長レコード
が複数の固定長サブブロックと最後の可変長サブブロッ
クをもっていることから、固定長サブブロックについて
は通常のチェン・サーチに従ったエラーロケーションの
演算を行う。これに対し、最後に受信される可変長サブ
ブロックについては、ダミーサーチを含む特別なエラー
ロケーションの演算を行う。このエラーロケーションの
演算に用いるエラーロケーション多項式（ＥＬＰ）は、
ｎ＝３バイト訂正の場合、次のように表わせる。

【００６０】

【数１１】

【００６１】（８）式の係数γ₃ 〜γ₀ は、受信したサ
ブブロックから生成したシンドロームＳ₀ 〜Ｓ₅ に基づ
いて決定される。このエラーロケーション多項式のＸに
バイトデータの位置を表わす有限体の元αⁿ を代入し、
エラーロケーション多項式の値が０となったところがエ
ラーロケーションを表わす。ここで、ｎはサブブロック
のバイト位置を示す値であり、ｎ＝０〜Ｎ−１となる。
また、Ｎは固定長サブブロックのインタリーブ当りのバ
イト数である。

【００６２】記録媒体から読み出されるデータは、高次
から低次の順に読み出される。そこで、チェン・サーチ
の際にシンドロームの生成に基づいて得られた係数γに
バイト位置（Ｎ−１）における有限体の元α^3(N-1)，α
^2(N-1)，α^(N-1) およびα⁰をそれぞれ乗算しておき、
その後のバイト位置Ｎ−２〜０のタイミングにおいて、
α^-3，α^-2，α^-1, α⁰ をバイトデータに同期して繰り
返し演算することで、高次のバイト位置（Ｎ−１）の方
からチェン・サーチによるエラーロケーションの演算が
できる。

【００６３】サブブロックが固定長の場合には、これだ
けの動作でエラーロケーションを求めることができる。
しかしながら可変長サブブロックの場合には、固定長サ
ブブロックのバイト数Ｎに対し（Ｎ−２）〜１の範囲で
データ長が変化するため、各データ長に対応した乗算器
をもつ必要がある。しかしながら、このように可変長サ
ブブロックのデータ長に対応した乗算器を設けた場合に
は、固定長サブブロックのバイト数Ｎ分の乗算器を必要
とし、回路規模が大きくなりすぎる。

【００６４】そこで本発明にあっては、可変長サブブロ
ックについて固定長サブブロックの開始位置を想定した
ダミーサーチを行い、実際の可変長サブブロックの開始
位置で回路を切り替えて、可変長サブブロックに対し通
常のエラーサーチによる訂正を行う。この点はエラーバ
リューの演算についても同様である。図７は、可変長サ
ブブロックのエラーサーチの手順である。まず図７
（Ａ）は、エラー検出訂正デコーダ３０に対するデータ
入力であり、時刻ｔ０で固定長サブブロック３００の受
信が開始される。固定長サブブロック３００は、固定バ
イト長Ｃ０をもつ。固定長サブブロック３００の受信が
済むと、時刻ｔ１から可変長サブブロック３０２の受信
が開始される。可変長サブブロック３０２は、バイト長
Ｃｎを有する（Ｃｎ＜Ｃ０）。

【００６５】時刻ｔ０で固定長サブブロック３００を受
信してから、そのシンドロームＳ₀〜Ｓ₅ が生成される
までに固定バイト長Ｃ０分の遅延時間が必要となる。こ
のため、図８（Ｂ）のように、時刻ｔ１で固定長サブブ
ロック３００のシンドロームＳ₀ 〜Ｓ₅ が生成され、こ
れに基づきエラーロケーション多項式の係数γが得ら
れ、時刻ｔ１より固定長サブブロック３００のエラーサ
ーチ３０６が開始される。

【００６６】一方、可変長サブブロック３０２について
は、図７（Ｃ）のように、ダミーブロック３０４を付加
した固定長サブブロックを想定する。ダミーブロック３
０４のバイト長は、この場合、（Ｃ０−Ｃｎ）となり、
ダミーブロック３０４の開始位置、即ち可変長サブブロ
ック３０２について想定した固定長サブブロックの開始
位置を認識することができる。

【００６７】このダミーブロック３０４の開始位置は、
図７（Ａ）の入力データに示すように、可変長サブブロ
ック３０２の入力が終了した時刻ｔ２のタイミングに一
致する。固定長サブブロック３０６のエラーサーチ中
に、可変長サブブロック３０２について想定したダミー
ブロック３０４の開始位置、即ち時刻ｔ２を認識する
と、この時点で可変長サブブロック３０２のシンドロー
ムＳ₅ 〜Ｓ₀ が生成されて、エラーロケーション多項式
の係数γが得られていることから、ダミーブロック３０
４の開始位置からエラーサーチを開始する。

【００６８】このダミーブロック３０４のエラーサーチ
は、演算したエラーロケーションの結果をエラー訂正の
ために出力しない内部的な演算ループの繰返しであるこ
とからダミーサーチ３０８となる。したがって、時刻ｔ
２からは固定長サブブロックのエラーサーチ３０６と、
可変長サブブロック３０２について想定したダミーブロ
ック３０４についてのダミーサーチ３０８が並行して行
われる。

【００６９】時刻ｔ３で固定長サブブロックのエラーサ
ーチ３０６が終了して、本来の可変長サブブロック３０
２の先頭バイト位置の時刻ｔ３になると、それまでのダ
ミーサーチ３０８から可変長サブブロックのエラーサー
チ３１０に演算回路を切り替える。具体的には、ダミー
サーチ３０８では演算結果を出力していなかったもの
を、エラーサーチ３１０にあっては演算結果を出力して
エラー訂正を実行させる。図８は、図７の可変長サブブ
ロックのエラーロケーションおよびエラーバリュウの演
算を行うエラー検出訂正デコーダ３０と、そのための制
御回路部となるフォーマッタ制御プロセッサ１８の機能
である。フォーマッタ制御プロセッサ１８には、ファー
ムウエア３１２として受信データが固定長サブブロック
か可変長サブブロックかを示すモード信号Ｅ３０を生成
するための機能が設けられる。ファームウエア３１２で
生成されたモード情報はレジスタ３１４に格納され、モ
ード信号Ｅ３０としてＥＣＣデコーダ３０に対するデー
タに同期して出力される。

【００７０】図９は、図８のエラー検出訂正デコーダ３
０に設けられるエラーロケーションおよびエラーバリュ
ー演算回路９０の実施例である。図９において、エラー
ロケーションの演算はエラーロケーション演算回路３１
６で行われ、一方、エラーバリューの演算はエラーバリ
ュー演算回路３２２で行われる。エラーロケーション演
算回路３１６およびエラー位置演算回路３２２の制御
は、モード信号Ｅ３０およびクロックＣＬＫに基づき、
制御回路部３２４が行う。

【００７１】エラーロケーション演算回路３１６を例に
とると、固定長サブブロックのエラーサーチを行う第１
エラーロケーション演算回路３１８と可変長サブブロッ
クのエラーサーチを行う第２エラーロケーション演算回
路３２０が設けられている。モード信号Ｅ３０から固定
長サブブロックを判別した場合には第１エラーロケーシ
ョン演算回路３１８が動作し、固定長サブブロックから
生成したシンドロームに基づいて図６の係数演算回路８
６より入力するエラーロケーション多項式の係数γ₀ 〜
γ₃ に基づき、前記（８）式に従ったチェン・サーチの
演算をデータに同期して実行する。

【００７２】可変長サブブロックの受信が判別される
と、制御回路部３２４は先行する固定長サブブロックの
エラーサーチ中に可変長サブブロックの固定長サブブロ
ックとしての開始位置を想定したタイミングで第２エラ
ーロケーション演算回路３２０を動作し、結果を出力さ
せない所謂ダミーサーチを行わせる。可変長サブブロッ
ク開始位置のタイミングを検出すると、制御回路部３２
４はダミーサーチを行っている第２エラーロケーション
演算回路３２０の演算結果を出力信号ＥＬＰとして外部
に出力し、同時にエラーバリュー演算回路３２２より出
力されるエラーパターンベクトルＥｉに基づき可変長サ
ブブロックの各バイト位置でのエラー訂正を行わせる。

【００７３】エラーバリュー演算回路３２２についても
同様に、固定長サブブロックのエラーパターンベクトル
を演算する第１エラーバリュー演算回路３２３と可変長
サブブロックのエラーバリューを演算する第２エラーバ
リュー演算回路３２５が設けられ、それぞれ図６の係数
演算回路８８より得られるΦ₀ 〜Φ₂ とシンドロームＳ
₀ 〜Ｓ₂ に基づき、各バイト位置でのエラーパターンベ
クトルを演算する。

【００７４】この内、可変長サブブロックのエラーロケ
ーションの演算を行う第２エラーバリュー演算回路３２
５にあっては、ダミーサーチのタイミングでは演算結果
を出力せず、可変長サブブロックの開始位置で演算結果
を有効に出力する状態に切り替わって、エラー訂正を実
質的に可能とする。図１０は、図９のエラーロケーショ
ン演算回路３１６の実施例である。

【００７５】この実施例は（８）式のエラー訂正多項式
の各項ごとに演算回路部３４０，３６０，３８０，４０
０の４つを設けており、加算器４１８，４２０，４２２
の３つで各項の演算結果を加算してエラーロケーション
情報ＥＬＰを出力する。演算回路部３４０は、エラーロ
ケーション多項式の係数γ₃ の項の演算を行う。この演
算回路部３４０は、第１乗算器３４２、マルチプレクサ
３４４、マルチプレクサ３４６、レジスタ３４８、第２
乗算器３５０で、固定長サブブロックについてのエラー
サーチを行うための第１エラーロケーション演算回路３
１８の一部を構成している。

【００７６】一方、マルチプレクサ３５２、レジスタ３
５４および第２乗算器３５６によって、可変長サブブロ
ックのダミーサーチおよびエラーサーチを行う第２エラ
ーロケーション演算回路部３２０の一部を構成してい
る。このエラーロケーション演算回路部側の実際の動作
にあっては、固定長サブブロック側の第１乗算器３４２
およびレジスタ３４８を共用した回路動作を行う。

【００７７】演算回路部３６０は係数γ₁ の項のエラー
サーチを行い、演算回路部３８０は係数γ₀ の項の演算
を行い、更に演算回路部４００は係数γ₂ の項の演算を
行い、それぞれ演算回路部３４０と同じ回路構成をもっ
ている。図１１（Ａ）〜（Ｃ）は、図１０の係数γ₃ の
項の演算回路部３４０を例にとって、固定長サブブロッ
クのエラーサーチおよび可変長サブブロックのダミーサ
ーチとエラーサーチのそれぞれの演算動作を表わす。

【００７８】図１１（Ａ）は、固定長サブブロックの演
算の様子である。まず、固定長サブブロックの受信が終
了したタイミングでシンドロームが生成されることか
ら、生成されたシンドロームに基づいて係数γ₃ が第１
乗算器３４２に入力し、有限体の元α^3Cと掛け合わさ
れ、マルチプレクサ３４４，３４６を介してレジスタ３
４８に格納される。

【００７９】ここで、乗算器３４２で掛け合わせるα^3C
は固定長サブブロックであることから、Ｃ＝Ｎ−１であ
る。そして、レジスタ３４８に格納された値は固定長サ
ブブロックの先頭バイトの係数γ₃ の項の値として図１
０に示すように加算器４１８に出力され、他の回路部３
６０，３８０，３４０の結果と共に加算されて、加算器
４２２より先頭バイト位置でのＥＬＰ信号として出力さ
れる。

【００８０】固定長サブブロックの２バイト目以降につ
いては、各バイトごとにレジスタ３４８の値を乗算器３
５０に出力してα^-3と掛け合わせた後に再びレジスタ３
４８に格納するエラーサーチの演算を繰り返す。図１１
（Ｂ）は、図１１（Ａ）に示す固定長サブブロックのダ
ミーサーチの演算中に、次の可変長サブブロックについ
て想定した固定長サブブロックの開始位置に到達してダ
ミーサーチに入ったときの演算の様子である。

【００８１】ダミーサーチの開始タイミングにあって
は、固定長サブブロックに続く可変長サブブロックにつ
いてシンドロームが生成されてエラー訂正多項式の係数
γ₃ が乗算器３４２に入力され、固定長サブブロックの
場合と同様、α^3Cを掛け合わせた値をマルチプレクサ３
５２を介してレジスタ３５４に格納する。このとき、マ
ルチプレクサ３４６は固定長サブブロックのダミーサー
チを行っている演算器３５０側に切り替わっており、レ
ジスタ３５４側を切り離している。このためレジスタ３
５４に格納された値は出力されない。

【００８２】レジスタ３５４に対する乗算結果の格納が
済むと、次のバイト位置ではレジスタ３５４の値を乗算
器３５６に入力してα^-3と掛け合わせ再びレジスタ３５
４に格納するダミーサーチを行う。このとき上側の乗算
器３５０にあってもレジスタ３４８の値との乗算を行っ
てレジスタ３５８に格納し、その格納結果は外部に出力
されて有効なエラーサーチとなっている。

【００８３】図１１（Ｃ）は、可変長サブブロックの開
始位置に達して、可変長サブブロックについて通常のエ
ラーサーチの演算に切り替わった状態である。即ち、マ
ルチプレクサ３４６がダミーサーチを行っていたレジス
タ３５４、乗算器３５６およびマルチプレクサ３５２側
の演算結果をレジスタ３４８に格納するように切り替わ
る。このため、レジスタ３５４の値を乗算器３５６に入
力して乗算した結果は、マルチプレクサ３５２，３４６
を介してレジスタ３４８に格納され、外部に出力され
る。同時に、レジスタ３５４に演算結果が格納される。

【００８４】図１２は、図１０のエラーロケーション演
算回路部３１６を制御する制御回路部３２４の一実施例
である。まず、デコーダ３２６，３２７にはモード信号
Ｅ３０が入力される。モード信号Ｅ３０は、図１３
（Ａ）に示すように、入力データにおける各サブブロッ
クのデータ部とＥＣＣ部を識別する信号である。このモ
ード信号Ｅ３０を入力したデコーダ３２６は、図１３
（Ｄ）に示すように、データモードでビット１となるデ
コーダ出力Ｅ３２を生ずる。一方、デコーダ３２７は、
図１３（Ｅ）に示すように、固定長サブブロック３００
のＥＣＣ部と可変長サブブロック３０２のＥＣＣ部との
相違を識別して、可変長サブブロック３０２のデータ部
のタイミングでビット１となるデコーダ出力Ｅ３４を生
ずる。

【００８５】デコーダ３２６の出力Ｅ３２は次のクロッ
クタイミングでラッチ３２９にラッチされ、図１３
（Ｆ）に示すラッチ出力Ｅ３６を生ずる。ラッチ３２９
のラッチ出力Ｅ３６はカウンタ３３０に対するイネーブ
ル信号となり、ラッチ出力Ｅ３６がビット１に立ち上が
ったタイミングからクロックＣＬＫの計数が開始され
る。カウンタ３３０は、ラッチ出力Ｅ３６によりイネー
ブル状態となるため、図１３（Ｆ）（Ｇ）に示すよう
に、図１３（Ｂ）の固定長サブブロック３００について
はラッチ出力Ｅ３６がビット１となるイネーブル区間に
亘り、カウントを繰り返している。これに対し可変長サ
ブブロック３０２の入力時には、ラッチ出力Ｅ３６のイ
ネーブル状態が固定長サブブロックの固定長Ｃ０の期間
に亘り維持されることから、カウンタ３３０は０〜Ｃ０
のカウントを行う。

【００８６】デコーダ３３１は、カウンタ３３０のカウ
ント値Ｅ３８が可変長サブブロックのダミーサーチから
通常のエラーサーチに切り替えるタイミングｔ３に達す
ると、即ちデコーダ３３１でカウンタ値Ｃ０が判別され
ると、デコーダ出力Ｅ４０がビット１となり、ラッチ３
３２にラッチされ、ダミーサーチから通常のエラーサー
チに切り替えるための切替信号Ｅ４２が出力される。

【００８７】ラッチ３３２の出力は、更にラッチ（Ｄ−
ＦＦ）３３３，３３４を介してリセット信号として帰還
されることから、２クロック後にラッチ３３２のリセッ
トが行われ、切替信号Ｅ４２はビット０に戻る。また、
このタイミングでＯＲゲート３２８を介してラッチ３２
９のリセットとカウンタ３３０のクリアが行われる。図
１４は可変長サブブロックのエラー訂正を行う他の実施
例であり、この実施例は図９のように制御回路部をエラ
ー検出訂正デコーダ３０側に設けず、フォーマッタ制御
プロセッサ１８側に設けたことを特徴とする。即ちフォ
ーマッタ制御プロセッサ１８には、ファームウエア５０
０としてモード信号Ｅ３０の作成機能と、図１２に示し
たような制御回路部の機能が組み込まれている。

【００８８】ファームウエア５００からのモード情報は
レジスタ５０２に格納され、エラー訂正デコーダ３０に
モード信号Ｅ３０として出力される。また、レジスタ５
０４にはファームウエア５００によるデータの伝送に同
期して作成された制御情報が格納され、制御信号Ｅ５０
としてエラー訂正デコーダ３０に出力される。図１５
は、制御回路部にＲＯＭを使用した実施例である。この
実施例にあっては、エラー訂正デコーダ３０に対する各
種の制御信号Ｅ５０をデータとしてＲＯＭ５１２に格納
しており、フォーマッタ制御プロセッサ１８に設けたフ
ァームウエア５０６で受信データのモードと状態に応じ
て予め定めた制御信号のビットパターンを選択するため
のアドレス情報を生成して、レジスタ５１０よりＲＯＭ
５１２をアドレス指定して、対応するビットパターンの
制御信号Ｅ５０を出力させている。

【００８９】更に、図１４，図１５のフォーマッタ制御
プロセッサ１８に設けたファームウエア５００，５０６
にあっては、リード時のエラー訂正のみならず、ライト
時の図３に示したエラー訂正エンコーダ２２およびエラ
ー検出エンコーダ３８に対する制御信号も、そのときの
モード信号に基づいて生成し出力する。図１６は、図１
４，１５のフォーマッタ制御プロセッサ１８によるライ
トデータの転送に同期してＥＣＣチェックバイト及びＥ
ＤＣチェックバイトを付加するエンコード動作のタイム
チャートである。

【００９０】図１６（Ａ）はクロックＣＬＫであり、図
１６（Ｂ）のモード信号Ｅ３０に従ってデータ転送され
る。図３のエラー訂正エンコーダ２２およびエラー検出
エンコーダ３８の入力段に設けたレジスタには、図１６
（Ｃ）に示すサブブロックデータのレジスタ入力が行わ
れる。このレジスタ入力は、２つの固定長サブブロック
４２４，４２６に続いて可変長サブブロック４２８を入
力した場合を例にとっている。

【００９１】このようなレジスタ入力を受けたエラー訂
正エンコーダ２２およびエラー検出エンコーダ３８は、
図１６（Ｄ）に示すレジスタ出力によってディスク媒体
などへの書込みを行う。レジスタ入力に対し、エラー訂
正エンコーダ２２は１クロックの遅れをもって、図１６
（Ｄ）のように固定長サブブロック４２４，４２６およ
び可変長サブブロック４２８の後ろにＥＣＣチェックバ
イト４３０，４３２，４３４を付加して出力する。更
に、一番最後にエラー検出エンコーダ３８で作成された
ＥＤＣチェックバイト４３６（Ｄ１，Ｄ２，Ｄ３，Ｄ
４）が付加される。

【００９２】図１６（Ｅ）はＥＣＣゲートであり、レジ
スタ入力した各サブブロック４２４，４２６，４２８の
後ろのＥＣＣチェックバイトのタイミングを表わす。図
１６（Ｆ）はデータとＥＣＣの切替信号であり、ＥＣＣ
ゲートに同期した信号となる。図１６（Ｇ）は、一番最
後に付加するＥＤＣチェックバイト３４６を付加するた
めのゲートである。

【００９３】図１６（Ｈ）〜（Ｋ）のＤ１〜Ｄ４ゲート
は、図３のエラー検出エンコーダ３８内において各ＥＤ
ＣチェックバイトＤ１〜Ｄ４を演算するためサブブロッ
ク４２４，４２６，４２８を取り込むためのゲートであ
る。図１６（Ｌ）は、エラー検出エンコーダ３８におい
てＥＤＣチェックバイトＤ２，Ｄ４についてＥＣＣチェ
ックバイトのタイミングでバイトデータの取込みを禁止
するためのゲートである。

【００９４】更に図１６（Ｍ）は、図３のマルチプレク
サ２４のモード切替えの信号であり、このモード信号が
立ち上がっている間、エラー検出エンコーダ３８の出力
が選択され、ＥＣＣチェックバイトの付加が済んだ一連
のデータの一番最後に４バイトのＥＤＣチェックバイト
４３６を付加する。図１７は、図１４および図１５に示
したフォーマッタ制御プロセッサ１８によるデータ伝送
に同期したエラー検出訂正の様子である。

【００９５】図１７（Ａ）のクロックＣＬＫに同期して
図１７（Ｂ）のモード信号Ｅ３０が得られる。また、エ
ラー訂正エンコーダ２２に対するレジスタ入力として図
１７（Ｃ）に示す２つの固定長サブブロックと１つの可
変長サブブロックの入力が得られる。これは図１６
（Ｄ）のデータ書込みが行われたレジスタ出力に対応し
ていることから、同じ番号で表わす。

【００９６】図１７（Ｃ）のレジスタ入力は、１クロッ
ク遅れて、図１７（Ｄ）のＦＩＦＯバッファメモリ３２
に対する入力となる。このＦＩＦＯ入力に同期して、エ
ラー訂正エンコーダ２２において、図１８（Ｅ）（Ｆ）
に示すシンドロームレジスタ入力１，２としてのシンド
ロームの生成がクロックに同期したバイト入力ごとに行
われ、図１７（Ｈ）の固定長シンドローム生成ゲートの
タイミングで示すように、固定長サブブロック４２４，
４２６についてそれぞれシンドロームが生成される。

【００９７】生成されたシンドロームは、図１７（Ｇ）
のシンドロームレジスタゲートのタイミングで読み出さ
れ、シンドロームに基づいて、図９に示したエラーロケ
ーション演算回路部３１６に対するエラーロケーション
多項式の係数γ₀ 〜γ₃ が求められて供給されることに
なる。したがって、図１７（Ｋ）のエラーサーチゲート
に示すように、シンドロームレジスタゲートのタイミン
グで固定長サブブロック４２４，４２６についてのエラ
ーサーチが行われる。

【００９８】一方、可変長サブブロック４２８について
は、図１７（Ｊ）の可変長シンドローム生成のタイミン
グで、図１７（Ｅ）のシンドロームレジスタ入力１のよ
うに可変長サブブロックのシンドロームが生成され、図
１７（Ｇ）のシンドロームレジスタゲートのタイミング
で、図１７（Ｆ）のシンドロームレジスタ入力２とな
り、同様にシンドロームから求めたエラーロケーション
多項式の係数γ₀ 〜γ₃が図９のエラーロケーション演
算回路部３１６にセットされ、この時点から固定長サブ
ブロック４２６のエラーサーチに並行して可変長サブブ
ロック４２６のダミーサーチが行われる。

【００９９】図１７（Ｌ）に示すＦＩＦＯ出力から明ら
かなように、先行する固定長サブブロック４２６のエラ
ーサーチが終了するタイミングで、図１７（Ｉ）に示す
エラーサーチ切替信号が有効となり、可変長サブブロッ
ク４２８のダミーサーチから通常のエラーサーチへの切
替えが行われる。ここでエラー検出訂正は、エンコード
時のインタリーブに対応し、受信サブブロックの偶数バ
イトと奇数バイトに分けてシンドロームの生成が行われ
ている。

【０１００】図１７（Ｍ）〜（Ｓ）は、図３のエラー検
出デコーダ４０の処理である。エラー訂正デコーダ３０
からのエラーロケーション信号およびエラーバリューに
基づいてＥＸ−ＯＲ回路３４でエラー訂正が行われたク
リアデータは、上位コントローラに伝送されると同時
に、図１７（Ｍ）に示すように、１クロック遅れたタイ
ミングでエラー検出デコーダ４０のレジスタ入力とな
る。

【０１０１】このレジスタ入力に対し、図１７（Ｎ）〜
（Ｒ）のＤ１〜Ｄ４ゲート、およびＤ２，Ｄ４禁止ゲー
トの設定によって、ＥＤＣチェックバイト４３６を用い
たエラー訂正デコーダ３０における誤訂正または未検出
を検出する。図１７（Ｓ）は、ＥＤＣチェックバイト４
３６のデコード切替えのタイミングである。ここで、デ
ータの最後に付加したＥＤＣチェックバイト４３６によ
るエラー訂正デコーダ３０における誤訂正または未検出
を簡単に説明すると、次のようになる。まず、データ書
込時には、図１６（Ｇ）〜（Ｍ）に示したように、１ま
たは複数のサブブロックで構成されるデータから複数の
ＥＤＣチェックバイトＤ１，Ｄ２，Ｄ３，Ｄ４を生成
し、ＥＣＣチェックバイトを生成した後のデータの最後
に付けてディスク媒体に書き込ませる。

【０１０２】リード動作の際には、訂正済みのサブブロ
ックとＥＤＣチェックバイトを入力してシンドロームを
生成し、シンドロームに基づいてエラー訂正における誤
訂正または未検出を検出して上位のコントローラに通知
する。このようなＥＤＣチェックバイトによるエラー検
出で、エラー訂正デコーダ３０でエラー訂正能力を越え
る誤りが発生した場合の誤訂正や見逃し（未検出）が起
きたことを認識して上位コントローラに通知することが
できる。 ４．ヘッダ及びカウント部のエラー訂正 可変長制御を行うＣＫＤフォーマットにあっては、レコ
ードの先頭にヘッダおよびカウント部となる固定長の制
御用サブブロックを設けており、この制御用サブブロッ
クは、ユーザデータとなるレコードを構成している固定
長サブブロックに比べ、データ長が短い。オン・ザ・フ
ライ態様のエラー訂正にあっては、先頭のヘッダ及びカ
ウント部に続く固定長サブブロックを１単位としてエラ
ー訂正を行うことを前提にしているため、エラー訂正の
ためのＦＩＦＯバッファメモリなどによる遅延量は固定
長サブブロックのデータ長に設定している。

【０１０３】図１８（Ａ）は、固定長サブブロック５１
４のエラー訂正の際の遅延の様子である。時刻ｔ０で固
定長サブブロック５１４を入力すると、シンドロームの
生成に固定長サブブロック５１４の最終バイトまでの入
力を必要とすることから、時刻ｔ０〜ｔ２に亘る固定長
サブブロック５１４のバイト長に応じた遅延時間τｄ１
が必要となる。したがって、エラー訂正されたデータは
遅延時間τｄ１後の時刻ｔ２より上位コントローラに対
し送出されることになる。

【０１０４】図１８（Ｂ）は、ヘッダ及びカウント部の
固定長サブブロック５１８である。ヘッダ及びカウント
部の固定長サブブロック５１８は、データ部分の固定長
サブブロック５１４に対し短いバイト長となる。このヘ
ッダ及びカウント部となる制御用サブブロック５１８
は、上位のコントローラに転送されて、続くデータ部の
リード／ライト処理の制御判断に使用されることから、
上位のコントローラに対する遅延時間は可能な限り短く
することが望まれる。

【０１０５】しかしながら、オン・ザ・フライ態様のエ
ラー訂正にあっては、固定長サブブロック５１４の遅延
時間τｄ１の遅延がエラー訂正の際に行われるため、ヘ
ッダ及びカウント部の制御用固定長サブブロック５１８
についても同様に、τｄ１の遅延時間後に、上位装置に
エラー訂正済みの制御用固定長サブブロック５２０とし
て送出され、時間遅れがかなり大きくなる。

【０１０６】このように時間遅れが大きいと、訂正済み
の制御用固定長サブブロック５２０を上位コントローラ
で受信解読して必要な制御をドライブ側に対し行うま
で、データ部の固定長サブブロックを受信させてはなら
ない。そこで、ディスク媒体の記録状態でレコード先頭
の制御用固定長サブブロックとこれに続くデータ部との
間のギャップを、遅延量に応じて長くしなければならな
い。このようにギャップが長くなると、ディスク媒体の
記録容量が減少する問題を招く。

【０１０７】そこで本発明にあっては、図１８（Ｃ）に
示すように、受信データがヘッダ及びカウント部の制御
用サブブロック５１８であることを判別したときには、
制御用固定長サブブロック５１８のバイト長に応じた遅
延時間τｄ２だけ遅らせて、エラー訂正済みの制御用サ
ブブロック５２２を送出できるようにする。図１９は、
制御用サブブロックに適合した遅延量の切換えを行う実
施例である。この実施例にあっては、エラー訂正デコー
ダ３０に対し受信データをエラー訂正に必要な時間だけ
遅延させるために設けているＦＩＦＯバッファメモリを
工夫したことを特徴とする。

【０１０８】まずＦＩＦＯバッファメモリは、第１ＦＩ
ＦＯバッファメモリ５２４と第２ＦＩＦＯバッファメモ
リ５２６に分けられる。第１ＦＩＦＯバッファメモリ５
２４は、ヘッダ及びカウント部の制御用サブブロックの
バイト長に応じた遅延時間τｄ２の遅延量を受信データ
に与える。第２ＦＩＦＯバッファメモリ５２６は、デー
タ用サブブロックの遅延時間τｄ１から制御用サブブロ
ックの遅延時間τｄ２を差し引いた（τｄ１−τｄ２）
の遅延量をＦＩＦＯバッファメモリ５２４からの受信デ
ータに与える容量をもつ。

【０１０９】ＦＩＦＯバッファメモリ５２４の出力とＦ
ＩＦＯバッファメモリ５２６の出力は、マルチプレクサ
５２８に与えられている。マルチプレクサ５２８は、制
御用サブブロックとデータ用サブブロックの識別に基づ
く切替信号Ｅ６０により切り替えられる。即ち、制御用
サブブロックを検出したときには、ＦＩＦＯバッファメ
モリ５２４の出力を選択して排他論理和回路３４に出力
する。

【０１１０】一方、データ用サブブロックを検出した場
合には、ＦＩＦＯバッファメモリ５２６の出力を選択し
て排他論理和回路３４に出力する。即ち、データ用サブ
ブロックの場合には、ＦＩＦＯバッファメモリ５２４に
よる遅延時間τｄ２後にエラー訂正結果がＦＩＦＯバッ
ファメモリ５２４の出力選択で得られ、短い遅延時間後
にエラー訂正されたヘッダ及びカウント部のサブブロッ
クを上位コントローラに伝送することができる。

【０１１１】エラー訂正デコーダ３０におけるチェン・
サーチ演算は、データ用の固定長サブブロックについて
は前述した通りであるが、ヘッダ及びカウント部の制御
用サブブロックについては別途専用のエラーロケーショ
ン多項式に基づいた演算回路を設けることになる。図２
０は、ヘッダ及びカウント部の制御用サブブロックのエ
ラー訂正について読み書き自在なＲＡＭを用いた実施例
である。ＲＡＭ５３０にはデータバス５３２を介して受
信したバイトデータがバイトクロックに同期して書込ま
れ、同時にバイトクロックに同期して１サブブロック分
だけ前に書込んだバイトデータを読出して排他論理和回
路３４に出力する。具体的には、バイトクロック周期の
前半がバイトデータのＲＡＭ５３０への書込みサイクル
となり、バイトクロック周期の後半がバイトデータのＲ
ＡＭ５３０からの読出しサイクルとなる。

【０１１２】アドレスカウンタ５３６は、バイトクロッ
クに同期して、サブブロックのバイト数分の範囲で変化
する書込アドレスと、書込アドレスに対しサブブロック
長分だけずれた読出しアドレス、即ち、１サブブロック
分だけ前に書込んだバイトデータの読出アドレスを発生
する。また発生アドレスの最大値は、外部からのリセッ
ト信号により決まる。

【０１１３】アドレスカウント５３６のアドレスは、第
１デコーダ５３８および第２デコーダ５４０で解読され
る。第１デコーダ５３８は、アドレスカウンタ５３６に
よるＲＡＭ５３０のアドレス指定がヘッダ及びカウント
部のバイト長に対応したバイト数分だけ行われたことを
判別して、デコード出力を生じ、アドレスカウンタ５３
６をリセットする。第２デコーダ５４０は、データ用の
固定長サブブロックのバイト数分だけアドレスカウンタ
５３６によるアドレス指定が行われたことを判別してデ
コード出力を生じ、アドレスカウンタ５３６をリセット
する。

【０１１４】マルチプレクサ５４２は、デコーダ５３
８，５４０の出力を、制御用とデータ用のサブブロック
の検出に基づく切替制御信号Ｅ６０に応じて選択する。
即ち、ヘッダ及びカウント部の制御用サブブロックの検
出時には、切替制御信号Ｅ６０によりマルチプレクサ５
４２は第１デコーダ５３８のデコード出力を選択出力す
る。一方、データ用の固定長サブブロックの検出時に
は、切替制御信号Ｅ６０により第２デコーダ５４０のデ
コード出力を選択する。

【０１１５】このためヘッダ及びカウント部の制御用サ
ブブロックについては、そのバイト数分のアドレス指定
を第１デコーダ５３８で判別していることから、ＲＡＭ
５３０に対する制御用固定長サブブロックのバイト数分
の書込後に、その読出動作が行われ、そのバイト長に応
じた遅延量でエラー訂正が行われる。また、データ用の
固定長サブブロックについては、第２デコーダ５４０で
そのバイト数分のアドレス指定を判別していることか
ら、同様に、ＲＡＭ５３０に対するデータ用の固定長サ
ブブロックのバイト数分の書込み後に、その読出動作が
行われ、そのバイト長に応じた遅延量でエラー訂正が行
われる。

【０１１６】尚、上記の実施例は訂正可能なエラー数を
ｎ＝３とした場合を例にとっているが、ｎ＝３を越える
多数バイトのエラー訂正についても同様に適用できる。
また、ユーザデータをバイト単位にインタリーブしたサ
ブブロックからＥＣＣチェックバイトを生成して付加す
る場合を例にとっているが、インタリーブせずにＥＣＣ
チェックバイトをサブブロックごとに生成して付加する
ようにしてもよい。更に本発明は、実施例に示した数値
による限定は受けない。

【０１１７】

【発明の効果】以上説明してきたように本発明によれ
ば、ＣＫＤフォーマットに従った可変長制御において、
最後の可変長サブブロックのエラー訂正について、固定
長サブブロックを想定したダミーサーチを行った後に固
定長サブブロックの開始時に通常のエラーサーチに切り
替えることで、変化する可変長サブブロックの長さごと
に個別にエラーサーチの演算回路を設ける必要がなく、
簡単な演算回路の構成で可変長サブブロックのエラー訂
正を効率よく行うことができる。

【０１１８】また、ＣＫＤフォーマットのレコード先頭
のヘッダ及びカウント部の制御用固定長サブブロックの
エラー訂正について、このサブブロックのデータ長に適
合した遅延量によるエラー訂正とすることで、ヘッダ及
びカウント部のエラー訂正データの上位のコントローラ
に対する遅れを必要最小限に抑えることができ、ディス
ク媒体上における先頭のヘッダ及びカウント部とデータ
部との間のギャップを大きくする必要がないため、ディ
スク媒体の容量低下を招くことなく、適切なオン・ザ・
フライ態様のエラー訂正が実現できる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明が適用されるディスクユニットのブロッ
ク図

【図３】図２のエラー訂正部の構成を示したブロック図

【図４】本発明におけるインタリーブの概念説明図

【図５】複数のサブブロックに分割したユーザデータの
後にＥＤＣチェックバイトを付加した１レコード分のデ
ータ構造の説明図

【図６】エラー訂正デコーダのブロック図

【図７】可変長サブブロックのエラーサーチの説明図

【図８】可変長サブブロックのエラー訂正を行う実施例
のブロック図

【図９】エラー訂正エンコーダのエラーロケーション及
びエラーバリュー演算部の概略ブロック図

【図１０】エラーロケーション演算回路部の回路ブロッ
ク図

【図１１】エラーロケーション演算回路部の演算の様子
の説明図

【図１２】エラーロケーション演算の制御回路部の回路
ブロック図

【図１３】図１２の制御回路部のタイミングチャート

【図１４】エラーロケーション演算制御の第２実施例の
ブロック図

【図１５】エラーロケーション演算制御の第３実施例の
ブロック図

【図１６】データ転送に同期してＥＣＣチェックバイト
を生成するエンコーダのタイミングチャート

【図１７】データ転送に同期してエラー訂正するデコー
ドのタイミングチャート

【図１８】データ用サブブロックとヘッダ及びカウント
部のエラー訂正に伴う遅延の説明図

【図１９】ＦＩＦＯメモリを用いた遅延回路のブロック
図

【図２０】ＲＡＭを用いた遅延回路のブロック図

【符号の説明】

１０：ディスクユニット １２：ディスクコントローラ １４：ディスクエンクロージャ １６：エラー訂正部 １８：制御プロセッサ ２０，２６，２８，３６：ゲート回路 ２２：エラー検出訂正エンコーダ（ＥＣＣエンコーダ） ２４：マルチプレクサ ３０：エラー検出訂正デコーダ（ＥＣＣデコーダ） ３２：ＦＩＦＯバッファメモリ ３４，７０：排他論理和回路 ３８：エラー検出エンコーダ（ＥＤＣエンコーダ） ４０：エラー検出デコーダ（ＥＤＣデコーダ） ４２：サブブロック ４４：エラー検出用チェックバイト（ＥＤＣチェックバ
イト） ３００：固定長サブブロック ３０２：可変長サブブロック ３１２，５００，５０６：ファームウェア ３１４，５０２，５０４，５０８，５１０：レジスタ ３１６：エラーロケーション演算回路部 ３１８：第１エラーロケーション演算回路 ３２０：第２エラーロケーション演算回路 ３２２：エラーバリュー演算回路部 ３２３：第１エラーバリュー演算回路 ３２４：制御回路部 ３２５：第２エラーバリュー演算回路 ３４０，３６０，３８０，４００：演算回路部 ３４２，３５０，３５６：乗算器 ３４４，３５２，３５４：マルチプレクサ ３４８，３５４：レジスタ ３２６，３２７，３３１：デコーダ ３２８：ＯＲゲート ３２９，３３２，３３３，３３４：ラッチ ３３０：カウンタ ５２４：第１ＦＩＦＯバッファメモリ ５２６：第２ＦＩＦＯバッファメモリ ５２８，５４２：マルチプレクサ ５３０：ＲＡＭ ５３２：データバス ５３４：アドレスバス ５３６：アドレスカウンタ ５３８：第１デコーダ ５４０：第２デコーダ ５４４：メモリ制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ１１Ｂ 20/18 ５７４ Ｇ１１Ｂ 20/18 ５７４Ｍ ５７４Ｎ Ｈ０３Ｍ 7/14 Ｈ０３Ｍ 7/14 Ａ 7/40 7/40 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 G06F 11/10 330 G11B 20/00 H03M 7/00

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】エラー訂正用符号語が、任意の自然数ｍで
   定義されるガロア体ＧＦ（２^m ）の元で構成され、
   α^a ，α^a+1 ，α^a+2 ，…，α^a+2n-1（αは前記ガロア
   体の原始元、ａは任意の自然数でａ＋２ｎ＋１≦２^m −
   １を満たす。ｎは最大訂正可能なエラーバイト数を示す
   定数）を解に持つ生成多項式によってチェックバイトお
   よびシンドロームを生成し、前記符号語中のｎ個のバイ
   トエラーを、２ｎ個のシンドロームバイトを処理するこ
   とにより訂正する多数バイトのエラー検出訂正装置に於
   いて、 記憶媒体に対するデータ書込時に、固定長又は可変長の
   １サブブロック分の書込データから前記生成多項式を用
   いてエラー訂正用チェックバイトを生成し、該エラー訂
   正用チェックバイトを前記書込データの後に設けて固定
   長又は可変長の符号語を構成するエラー検出訂正エンコ
   ーダ（２２）と、 前記記憶媒体から読出した前記符号語を受信するごと
   に、前記シンドロームバイトからエラーロケーション多
   項式の係数γ₀ 〜γ_n （但し、ｔ≦ｎ、ｔは発生したエ
   ラーバイト数を示す変数）を決定した後に、データ転送
   と同期してエラーバイト位置およびエラーバイト訂正値
   が決定されることにより、前記符号語のバイトストリー
   ムを連続的に転送しながらエラーを訂正するエラー検出
   訂正デコーダ（３０）とを有し、 更に、前記エラー検出訂正デコーダ（３０）は、固定長
   サブブロックに続いて可変長サブブロックを受信した場
   合、前記可変長ブロックについて固定長サブブロックの
   開始位置を想定して、演算結果を出力させない状態でエ
   ラーロケーションの演算を実行中の固定長ブロックの演
   算に並行して開始し、前記可変長サブブロックの開始位
   置で、演算結果の出力状態に切替えるエラーロケーショ
   ン演算回路部を備えたことを特徴とする多数バイトのエ
   ラー検出訂正装置。
2. 【請求項２】請求項１記載の多数バイトのエラー検出訂
   正装置に於いて、前記エラーロケーション演算回路部
   は、 受信した固定長サブブロックのエラーロケーションを演
   算する第１エラーロケーション演算回路と、 受信した可変長サブブロックのエラーロケーションを演
   算する第２エラーロケーション演算回路と、 先行する固定長サブブロックのシンドローム生成時に、
   前記第１エラーロケーション演算回路の演算動作を開始
   してエラーロケーション信号を出力させ、該演算動作中
   に次の可変長サブブロックのシンドロームが生成された
   時点で、前記第２エラーロケーション演算回路にエラー
   ロケーション信号を出力させないダミー演算を開始さ
   せ、更に、可変長サブブロックの開始位置で、前記第２
   エラーロケーション演算回路の演算結果を出力させる制
   御回路部と、を備えたことを特徴とする多数バイトエラ
   ー検出訂正装置。
3. 【請求項３】請求項２記載の多数バイトのエラー検出訂
   正装置に於いて、前記第１及び第２エラーロケーション
   演算回路部の各々は、修正されたエラーロケーション多
   項式を 【数１】 とした場合、 前記シンドロームＳ₀ 〜Ｓ_2n-1に基づき前記多項式の係
   数γ₀ 〜γ_n が得られた時点で、先頭バイト位置(N-1)
   （但しN は符号語長）を表す値α^n(N-1)〜α⁰の各々を
   前記係数γ₀ 〜γ_n に予め前記乗算して結果を各レジス
   タに格納させる前記多項式の各項毎に設けた第１乗算器
   と、 高次のデータから順にチェンサーチを行うための値α^-n
   〜α⁰ を、前記各レジスタの値と繰り返し乗算して前記
   各レジスタに再度格納する前記多項式の各項毎に設けた
   第２乗算器と、 前記多項式の各項に対応したレジスタ格納値を加算して
   エラーロケーション信号として出力する加算回路と、を
   備えたことを特徴とする多数バイトのエラー検出訂正装
   置。
4. 【請求項４】請求項３記載の多数バイトのエラー検出訂
   正装置に於いて、前記制御回路部は、連続するサブブロ
   ックが固定長サブブロックか最後の可変長サブブロック
   かを示すモード信号に基づいて、前記第１及び第２エラ
   ーロケーション演算回路部を制御することを特徴とする
   多数バイトのエラー検出訂正装置。
5. 【請求項５】エラー訂正用符号語が、任意の自然数ｍで
   定義されるガロア体ＧＦ（２^m ）の元で構成され、
   α^a ，α^a+1 ，α^a+2 ，…，α^a+2n-1（αは前記ガロア
   体の原始元、ａは任意の自然数でａ＋２ｎ＋１≦２^m −
   １を満たす。ｎは最大訂正可能なエラーバイト数を示す
   定数）を解に持つ生成多項式によってチェックバイトお
   よびシンドロームを生成し、前記符号語中のｎ個のバイ
   トエラーを、２ｎ個のシンドロームバイトを処理するこ
   とにより訂正する多数バイトのエラー検出訂正装置に於
   いて、 記憶媒体に対するデータ書込時に、固定長又は可変長の
   １サブブロック分の書込データから前記生成多項式を用
   いてエラー訂正用チェックバイトを生成し、該エラー訂
   正用チェックバイトを前記書込データの後に設けて固定
   長又は可変長の符号語を構成するエラー検出訂正エンコ
   ーダ（２２）と、 前記記憶媒体から読出した前記符号語を受信するごと
   に、前記シンドロームバイトからエラーロケーション多
   項式の係数γ₀ 〜γ_n （但し、ｔ≦ｎ、ｔは発生したエ
   ラーバイト数を示す変数）を決定した後に、データ転送
   と同期してエラーバイト位置およびエラーバイト訂正値
   が決定されることにより、前記符号語のバイトストリー
   ムを連続的に転送しながらエラーを訂正するエラー検出
   訂正デコーダ（３０）と、を有し、 更に、前記エラー検出訂正デコーダ（３０）は、前記記
   憶媒体からバイト長の短い先頭の制御用サブブロックと
   該制御用ブロックより長いバイト長のデータ用サブブロ
   ックを受信した際に、各受信サブブロックのバイト長に
   応じた遅延量に切替えてエラー訂正を行わせる遅延回路
   を備えたことを特徴とする多数バイトのエラー検出訂正
   装置。
6. 【請求項６】請求項５記載の多数バイトのエラー検出訂
   正装置に於いて、前記遅延回路は、 前記制御用サブブロックの固定バイト長をもつ第１ＦＩ
   ＦＯバッファメモリと、 該第１ＦＩＦＯバッファメモリに縦接続され、前記デー
   タ用サブブロックの固定バイト長から前記制御用サブブ
   ロックの固定バイト長を引いたバイト長をもつ第２ＦＩ
   ＦＯバッファメモリと、 前記制御用サブブロックの受信時に前記第１ＦＩＦＯバ
   ッファメモリの出力を選択し、前記データ用サブブロッ
   クの受信時に前記第２ＦＩＦＯバッファメモリの出力を
   選択する切替回路と、 を備えたことを特徴とする多数バイトのエラー検出訂正
   装置。
7. 【請求項７】請求項５記載の多数バイトのエラー検出訂
   正装置に於いて、前記遅延回路は、 前記読み書き自在なメモリと、 バイトクロックに同期して、バイトクロック同期の前半
   で入力したバイトデータの書込アドレスを発生して前記
   メモリに書込むと共に、該バイトクロック周期の後半で
   １サブブロック前に前記メモリに書込んだバイトデータ
   の読出アドレスを発生して読出すアドレスカウンタと、 前記アドレスカウンタの発生アドレスから前記制御用サ
   ブブロックのデータ長分だけアドレス指定を行ったこと
   を判別する第１デコーダと、 前記アドレスカウンタの発生アドレスから前記データ用
   サブブロックのデータ長分のアドレス指定を行ったこと
   を判別する第２デコーダと、 前記制御用サブブロックの受信で前記第１デコーダの出
   力を選択し、データ用サブブロックの受信で前記第２デ
   コーダの出力を選択して前記アドレスカウンタをリセッ
   トする選択回路と、を備えたことを特徴とする多数バイ
   トのエラー検出訂正装置。