JP3064338B2 - データ単位群のバッファ装置 - Google Patents
データ単位群のバッファ装置Info
- Publication number
- JP3064338B2 JP3064338B2 JP2168615A JP16861590A JP3064338B2 JP 3064338 B2 JP3064338 B2 JP 3064338B2 JP 2168615 A JP2168615 A JP 2168615A JP 16861590 A JP16861590 A JP 16861590A JP 3064338 B2 JP3064338 B2 JP 3064338B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- buffer
- register
- data unit
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
- G11B2020/1062—Data buffering arrangements, e.g. recording or playback buffers
- G11B2020/10629—Data buffering arrangements, e.g. recording or playback buffers the buffer having a specific structure
- G11B2020/10666—Ring buffers, e.g. buffers wherein an iteratively progressing read or write pointer moves back to the beginning of the buffer when reaching the last storage cell
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリ位置を具え、各群に対し巡回されるバ
ッファ周期期間中順次のフェーズ中に存在するデータ単
位群のバッファを行う装置に関するものである。
ッファ周期期間中順次のフェーズ中に存在するデータ単
位群のバッファを行う装置に関するものである。
（従来の技術） 誤り訂正用のエンコーダおよびデコーダを具えるコン
パクトディスクプレーヤの一部を構成するこの種の装置
の一例はジャーナル オブ オーディオ エンジニアリ
ング ソサイエティ、第36巻、第４号、1988年４月、第
250−286頁にケイ ポールマン ジュニアが発表した論
文“ザコンパクトディスク ディスクフォーマット：テ
クノロジー アンド アプリケーション”に概説されて
いる。これらエンコーダおよびデコーダは“クロス−イ
ンターリーブ リード−ソロモン コード”に基づくも
のであり、この目的のため、各エンコーダおよびデコー
ダは、毎回相互に異なるバッファ周期の期間に亘り、デ
ータユニットの関連する数を毎回遅延する28個の遅延ラ
インを有するいわゆる“インターリーバ”を具える。
パクトディスクプレーヤの一部を構成するこの種の装置
の一例はジャーナル オブ オーディオ エンジニアリ
ング ソサイエティ、第36巻、第４号、1988年４月、第
250−286頁にケイ ポールマン ジュニアが発表した論
文“ザコンパクトディスク ディスクフォーマット：テ
クノロジー アンド アプリケーション”に概説されて
いる。これらエンコーダおよびデコーダは“クロス−イ
ンターリーブ リード−ソロモン コード”に基づくも
のであり、この目的のため、各エンコーダおよびデコー
ダは、毎回相互に異なるバッファ周期の期間に亘り、デ
ータユニットの関連する数を毎回遅延する28個の遅延ラ
インを有するいわゆる“インターリーバ”を具える。
（発明が解決しようとする課題） この種の装置はできるだけ小さなメモリを有するよう
に構成するのが好適である。更に、メモリのアドレス指
定は装置の制御に要する計算容量の観点からできるだけ
簡単化するのが好適である。
に構成するのが好適である。更に、メモリのアドレス指
定は装置の制御に要する計算容量の観点からできるだけ
簡単化するのが好適である。
本発明の目的は効率良くメモリを使用し、アドレス指
定を簡単化する上述した種類の装置を提供せんとするに
ある。
定を簡単化する上述した種類の装置を提供せんとするに
ある。
（課題を解決するための手段） 本発明はメモリ位置を具え、各群に対し巡回されるバ
ッファ周期期間中順次のフェーズ中に存在するデータ単
位群のバッファを行う装置において、各群に対し、メモ
リ位置選択用の一連のアドレスを発生するモジュロアド
レス発生器と、関連する一連の順次のアドレス間の個別
の論理アドレスによって個別のバッファ周期を表わし、
２つの順次一連のアドレスを相互に対し１アドレス間隔
単位シフトさせるようにしたことを特徴とする。
ッファ周期期間中順次のフェーズ中に存在するデータ単
位群のバッファを行う装置において、各群に対し、メモ
リ位置選択用の一連のアドレスを発生するモジュロアド
レス発生器と、関連する一連の順次のアドレス間の個別
の論理アドレスによって個別のバッファ周期を表わし、
２つの順次一連のアドレスを相互に対し１アドレス間隔
単位シフトさせるようにしたことを特徴とする。
アドレスの現在の列のアドレス間隔に関してバッファ
周期のマッピングを利用し選択したメモリ位置をアクセ
スし得るようにする。１列内で連続する２つのアドレス
間のアドレス間隔は２つよりなる最高（または最低）ア
ドレスでデータユニットに割当てられたバッファ周期を
示す（例えば数値的に等しい）。
周期のマッピングを利用し選択したメモリ位置をアクセ
スし得るようにする。１列内で連続する２つのアドレス
間のアドレス間隔は２つよりなる最高（または最低）ア
ドレスでデータユニットに割当てられたバッファ周期を
示す（例えば数値的に等しい）。
ここに云う“データユニット”とは、バッファリング
の利点に対し少なくとも１ユニットを形成すると考えら
れるデータエントリ（１ビット、１バイト、１レコー
ド、１ファイル）を意味するものとする。順次の列を１
アドレス間隔ユニット互いにシフトさせるようにする。
これは、シフト全体が元のアドレスをカバーする場合に
のみ、前の列中に選択されたアドレスの２つのみの同一
アドレスを後の列で再び選択することを意味する。しか
し、元のアドレス間隔が対応する周期に関連するため、
このアドレスは対応する最後に読出した操作後の新たな
データに対し有効となる。
の利点に対し少なくとも１ユニットを形成すると考えら
れるデータエントリ（１ビット、１バイト、１レコー
ド、１ファイル）を意味するものとする。順次の列を１
アドレス間隔ユニット互いにシフトさせるようにする。
これは、シフト全体が元のアドレスをカバーする場合に
のみ、前の列中に選択されたアドレスの２つのみの同一
アドレスを後の列で再び選択することを意味する。しか
し、元のアドレス間隔が対応する周期に関連するため、
このアドレスは対応する最後に読出した操作後の新たな
データに対し有効となる。
上述したアドレス指定を用いて書込み操作を、前のフ
ェーズからのデータ群がそのバッファ周期を既に完了し
ているメモリ位置に正確に関連させるようにする。これ
がため、データユニットの現在の書込み用のアドレス発
生器によって発生したアドレスを書込み前の読出しアド
レスとして用いるのが好適である。
ェーズからのデータ群がそのバッファ周期を既に完了し
ているメモリ位置に正確に関連させるようにする。これ
がため、データユニットの現在の書込み用のアドレス発
生器によって発生したアドレスを書込み前の読出しアド
レスとして用いるのが好適である。
本発明の実施に当たり、各現在のアドレスに基づき読
出し操作、および、これに次ぐ書込みを実行するのが有
利である。
出し操作、および、これに次ぐ書込みを実行するのが有
利である。
アドレス当たりの書込みおよび読出し操作間のスイッ
チングは、選択された位置の順次の読出しおよびこれに
次ぐ順次の書込みに対する一連のアドレスの２倍のアド
レスを発生させる場合よりも簡単かつ廉価となる。或は
又、現在のアドレスは個別のメモリでバッファ処理する
ことができるが、この場合には、メモリスペースを多く
必要とする。
チングは、選択された位置の順次の読出しおよびこれに
次ぐ順次の書込みに対する一連のアドレスの２倍のアド
レスを発生させる場合よりも簡単かつ廉価となる。或は
又、現在のアドレスは個別のメモリでバッファ処理する
ことができるが、この場合には、メモリスペースを多く
必要とする。
本発明の一例では、各個別のバッファ周期はそれぞれ
第１数の順次のフェーズとなり、個別のバッファ周期に
関連するアドレス間隔は個別の第２数のアドレス間隔単
位となり、この第１数を第２数に等しくし得るようにす
る。次いで、アドレス間隔をできるだけ小さくして必要
なメモリ位置の数が最小となるようにする。この数は、
各群に割当てられ、かつ、フェーズの対応する数として
表わされるバッファ周期の和に等しくなるようにする。
第１数の順次のフェーズとなり、個別のバッファ周期に
関連するアドレス間隔は個別の第２数のアドレス間隔単
位となり、この第１数を第２数に等しくし得るようにす
る。次いで、アドレス間隔をできるだけ小さくして必要
なメモリ位置の数が最小となるようにする。この数は、
各群に割当てられ、かつ、フェーズの対応する数として
表わされるバッファ周期の和に等しくなるようにする。
１列内のアドレス間隔を上述した最小の可能なアドレ
ス間隔よりも大きくなるように選定するために、大きな
メモリを用いることができる。これがため、本発明の他
の例では、各個別のバッファ周期はそれぞれ第１数の順
次のフェーズとなり、個別のバッファ周期に関連するア
ドレス間隔は個別の第２数のアドレス間隔単位となり、
この第２数を個別の第１数および個別のオフセットの和
に等しくするようにする。
ス間隔よりも大きくなるように選定するために、大きな
メモリを用いることができる。これがため、本発明の他
の例では、各個別のバッファ周期はそれぞれ第１数の順
次のフェーズとなり、個別のバッファ周期に関連するア
ドレス間隔は個別の第２数のアドレス間隔単位となり、
この第２数を個別の第１数および個別のオフセットの和
に等しくするようにする。
これがため、多くとも１メモリ位置に対するメモリの
占有密度が低くなるも、１読出し操作または１書込み操
作をフェーズ当たり行う必要があり、従って、制御を簡
単化する。使用するメモリ位置の数は２の整数乗に等し
くなるように選定するのが好適である。その理由は、デ
ジタル回路が、例えばモジュロ演算のため、２以外の基
数（底）で表わされる数よりも２進数で良好に演算する
からである。
占有密度が低くなるも、１読出し操作または１書込み操
作をフェーズ当たり行う必要があり、従って、制御を簡
単化する。使用するメモリ位置の数は２の整数乗に等し
くなるように選定するのが好適である。その理由は、デ
ジタル回路が、例えばモジュロ演算のため、２以外の基
数（底）で表わされる数よりも２進数で良好に演算する
からである。
本発明装置はCDプレーヤでインターリーバまたはデイ
ンターリーバとして用いるだけでなく、並列巡回データ
処理演算に対しても用いることができる。後者の場合に
は、順次のデータの並列ストリームは順次のデータの新
たなストリームを形成するように伝送する。新たなスト
リームのデータが再び処理される前に、種々のストリー
ムからのデータを互いに遅延して、このデータを正しい
瞬時に正しく組合わせ得るようにする必要がある。
ンターリーバとして用いるだけでなく、並列巡回データ
処理演算に対しても用いることができる。後者の場合に
は、順次のデータの並列ストリームは順次のデータの新
たなストリームを形成するように伝送する。新たなスト
リームのデータが再び処理される前に、種々のストリー
ムからのデータを互いに遅延して、このデータを正しい
瞬時に正しく組合わせ得るようにする必要がある。
（実施例） 図面につき本発明を説明する。
データ占拠の第１例 第１図は本発明装置により得られたデータ占拠分布の
第１例を示す。メモリ位置のアドレスm1〜m10を水平方
向にプロットする。連続する現在のデータを、既に記憶
された関連するデータが連続時間に亘り書込まれた後
に、書込む連続フェーズf0、f1、f2、…、f6、…を垂直
方向にプロットする。フェーズF0では、データ１、２、
３および４を書込み、これに１フェーズ、２フェーズ、
３フェーズおよび４フェーズにそれぞれ等しいバッファ
周期を割当てるようにする。これがため、このデータの
各々を関連するバッファ周期の期間中メモリに記憶す
る。フェーズf0中のデータの占拠は次に示すように選定
する。アドレスm1でデータユニット１を書込む。２つの
フェーズのバッファ周期に対しバッファされているデー
タユニット２は、前のアドレスm1から２アドレス間隔に
等しいアドレス間隔に位置するアドレスで書込む。アド
レス間隔ユニットの数はデータユニット２に割当てられ
ているバッファ周期フェーズの数に等しい。これがた
め、関連するアドレスはアドレスm3となる。データユニ
ット３は３つのフェーズに亘りバッファされるため、こ
のデータユニット３は前のアドレスm3からの３アドレス
間隔ユニットに位置する次のアドレスm6に書込まれるよ
うになる。データユニット４は４フェーズに亘りバッフ
ァされ、従って、アドレスm6から４アドレス間隔ユニッ
トだけずれたアドレスm10で書込まれるようになる。メ
モリ位置の総数はフェーズ当たり割当てられたバッファ
周期の和、即ち、10に等しくなる。
第１例を示す。メモリ位置のアドレスm1〜m10を水平方
向にプロットする。連続する現在のデータを、既に記憶
された関連するデータが連続時間に亘り書込まれた後
に、書込む連続フェーズf0、f1、f2、…、f6、…を垂直
方向にプロットする。フェーズF0では、データ１、２、
３および４を書込み、これに１フェーズ、２フェーズ、
３フェーズおよび４フェーズにそれぞれ等しいバッファ
周期を割当てるようにする。これがため、このデータの
各々を関連するバッファ周期の期間中メモリに記憶す
る。フェーズf0中のデータの占拠は次に示すように選定
する。アドレスm1でデータユニット１を書込む。２つの
フェーズのバッファ周期に対しバッファされているデー
タユニット２は、前のアドレスm1から２アドレス間隔に
等しいアドレス間隔に位置するアドレスで書込む。アド
レス間隔ユニットの数はデータユニット２に割当てられ
ているバッファ周期フェーズの数に等しい。これがた
め、関連するアドレスはアドレスm3となる。データユニ
ット３は３つのフェーズに亘りバッファされるため、こ
のデータユニット３は前のアドレスm3からの３アドレス
間隔ユニットに位置する次のアドレスm6に書込まれるよ
うになる。データユニット４は４フェーズに亘りバッフ
ァされ、従って、アドレスm6から４アドレス間隔ユニッ
トだけずれたアドレスm10で書込まれるようになる。メ
モリ位置の総数はフェーズ当たり割当てられたバッファ
周期の和、即ち、10に等しくなる。
フェーズf1中、それぞれ１、２、３および４フェーズ
の期間に亘りバッファされた新たなデータユニット
１′、２′、３′および４′を書込む。新たなデータユ
ニットが書込まれるメモリ位置のアドレスの各々は、同
一のバッファ周期を有するデータユニットが前のフェー
ズ中に書込まれるアドレスに対し１アドレス間隔ユニッ
トずれるようになる。データユニット１′、２′、３お
よび４はアドレスm2,m4,m7およびm1に書込む。これがた
め、データユニット４′はデータユニット１が読出され
たその位置に書込まれるようになる。
の期間に亘りバッファされた新たなデータユニット
１′、２′、３′および４′を書込む。新たなデータユ
ニットが書込まれるメモリ位置のアドレスの各々は、同
一のバッファ周期を有するデータユニットが前のフェー
ズ中に書込まれるアドレスに対し１アドレス間隔ユニッ
トずれるようになる。データユニット１′、２′、３お
よび４はアドレスm2,m4,m7およびm1に書込む。これがた
め、データユニット４′はデータユニット１が読出され
たその位置に書込まれるようになる。
フェーズf2中、データユニット１″、２″、３″およ
び４″が書込まれ、それぞれ１、２、３および４フェー
ズのバッファ周期がこれに割当てられるようになる。書
込みアドレスを再びデータユニットの前の群の書込みア
ドレス対し１アドレス間隔ユニットシフトさせるように
する。これがため、データユニット１″は、データユニ
ット２が連続時間に亘り取出された箇所のアドレスm3を
有する位置に書込み。データユニット２″および３″は
アドレスm5およびm8で書込む。データユニット４″はデ
ータユニット１′が読出された箇所のアドレスm2で書込
む。
び４″が書込まれ、それぞれ１、２、３および４フェー
ズのバッファ周期がこれに割当てられるようになる。書
込みアドレスを再びデータユニットの前の群の書込みア
ドレス対し１アドレス間隔ユニットシフトさせるように
する。これがため、データユニット１″は、データユニ
ット２が連続時間に亘り取出された箇所のアドレスm3を
有する位置に書込み。データユニット２″および３″は
アドレスm5およびm8で書込む。データユニット４″はデ
ータユニット１′が読出された箇所のアドレスm2で書込
む。
フェーズf3中、データユニット１″、２″、３″およ
び４″はアドレスm4,m6,m9およびm3で書込む。データユ
ニット１″、２″、３″および４″は空きになったメモ
リ位置に書込まれる。その理由は、関連する前のデータ
ユニットのバッファメモリが時間経過するからである。
また、図面には、次のフェーズf4、f5およびf6の新たな
データユニットをも示す。データユニットの現在の群の
アドレス間のアドレス間隔ユニットがバッファ周期フェ
ーズの関連する数に等しくなるため、順次の群は図示の
ようにインターリーブさせることができる。これがた
め、密なメモリ占拠が体系だった簡単なアドレス指定に
より達成することができる。
び４″はアドレスm4,m6,m9およびm3で書込む。データユ
ニット１″、２″、３″および４″は空きになったメモ
リ位置に書込まれる。その理由は、関連する前のデータ
ユニットのバッファメモリが時間経過するからである。
また、図面には、次のフェーズf4、f5およびf6の新たな
データユニットをも示す。データユニットの現在の群の
アドレス間のアドレス間隔ユニットがバッファ周期フェ
ーズの関連する数に等しくなるため、順次の群は図示の
ようにインターリーブさせることができる。これがた
め、密なメモリ占拠が体系だった簡単なアドレス指定に
より達成することができる。
データ占拠の第２例 第２図は厳密に必要とする場合よりも多くの位置を具
えるメモリにおけるデータ占拠の第２例を示す。本例で
使用する記号は第１図に示す記号と同一のものとす。本
例のメモリはアドレスm1〜m16を有する16個のメモリ位
置を具える。データユニットがフェーズf6の最後のアド
レス、本例ではデータユニット４（６）、に到達した
後、次の群、フェーズf7の対応するデータユニット、本
例では、４（７）がモジュロ−16アドレス発生器に従っ
て再び第１アドレスm1に位置するようになる。メモリの
容量の観点から前記占拠が最適でない場合でも、使用す
る位置の数が２の整数乗である際に、アドレス指定が簡
単となる。デジタル回路では、２以外の数の冪を容易に
用いることができる。
えるメモリにおけるデータ占拠の第２例を示す。本例で
使用する記号は第１図に示す記号と同一のものとす。本
例のメモリはアドレスm1〜m16を有する16個のメモリ位
置を具える。データユニットがフェーズf6の最後のアド
レス、本例ではデータユニット４（６）、に到達した
後、次の群、フェーズf7の対応するデータユニット、本
例では、４（７）がモジュロ−16アドレス発生器に従っ
て再び第１アドレスm1に位置するようになる。メモリの
容量の観点から前記占拠が最適でない場合でも、使用す
る位置の数が２の整数乗である際に、アドレス指定が簡
単となる。デジタル回路では、２以外の数の冪を容易に
用いることができる。
データ占拠の第３例 第３図は厳密に必要とする場合よりも一層多くの位置
を具えるメモリにおけるデータ占拠の第３例を示す。本
例においても使用する記号は第１図および第２図で使用
する記号と同一とする。アドレス間隔の各々は対応する
バッファ周期と、一定のオフセットとの和に数値的に等
しい。このオフセットはバッファ周期全体に亘り１アド
レス間隔ユニットに等しくなる。２つの現在の順次のア
ドレス（例えば、フェーズf2のアドレスm6およびm10）
間のアドレス間隔は関連するバッファ周期（本例ではデ
ータユニット３″に対し３フェーズとなる）よりも大き
くなる。これがため、最後の時間に対するアドレスの読
出しと、同一のアドレスにおける書込みとの間のダミー
フェーズが生じるようになる（フェーズf5はメモリ位置
m10に対するダミーフェーズである）。この場合には、
フェーズ間の同一のメモリ位置に関する読出し操作およ
び書込み操作を妨害する可能性が生じ、従って、例え
ば、簡単かつ緩慢な制御で充分である。第１図および第
２図では、バッファ周期の長さは例示の如く単に連続す
るように選定する。バッファ周期に対し他の選択を行う
ことによっても同様の占拠を達成し得ることは明らかで
ある。更に、第３図においてアドレスの各々に関連する
オフセットは例示の如く互いに等しく選定し得るように
する。ユーザは互いに異なるオフセットを自由に選定す
ることができる。このオフセットを例えば適宜選定し
て、偶数のアドレスのみまたは奇数のアドレスのみのい
ずれかを書込み操作または読出し操作の各フェーズに関
連させることができる。所定の特性を有するアドレスの
サブー群（例えば偶数／奇数）を各フェーズでアクセス
する場合には、メモリは例えば簡単、小型または迅速と
なるように構成することができ、集積化メモリ回路の奇
数および偶数列に感知増幅器を設けることができる。同
様に、前記オフセットはメモリ位置の占拠分布の広がり
を制御するために用いることができる。
を具えるメモリにおけるデータ占拠の第３例を示す。本
例においても使用する記号は第１図および第２図で使用
する記号と同一とする。アドレス間隔の各々は対応する
バッファ周期と、一定のオフセットとの和に数値的に等
しい。このオフセットはバッファ周期全体に亘り１アド
レス間隔ユニットに等しくなる。２つの現在の順次のア
ドレス（例えば、フェーズf2のアドレスm6およびm10）
間のアドレス間隔は関連するバッファ周期（本例ではデ
ータユニット３″に対し３フェーズとなる）よりも大き
くなる。これがため、最後の時間に対するアドレスの読
出しと、同一のアドレスにおける書込みとの間のダミー
フェーズが生じるようになる（フェーズf5はメモリ位置
m10に対するダミーフェーズである）。この場合には、
フェーズ間の同一のメモリ位置に関する読出し操作およ
び書込み操作を妨害する可能性が生じ、従って、例え
ば、簡単かつ緩慢な制御で充分である。第１図および第
２図では、バッファ周期の長さは例示の如く単に連続す
るように選定する。バッファ周期に対し他の選択を行う
ことによっても同様の占拠を達成し得ることは明らかで
ある。更に、第３図においてアドレスの各々に関連する
オフセットは例示の如く互いに等しく選定し得るように
する。ユーザは互いに異なるオフセットを自由に選定す
ることができる。このオフセットを例えば適宜選定し
て、偶数のアドレスのみまたは奇数のアドレスのみのい
ずれかを書込み操作または読出し操作の各フェーズに関
連させることができる。所定の特性を有するアドレスの
サブー群（例えば偶数／奇数）を各フェーズでアクセス
する場合には、メモリは例えば簡単、小型または迅速と
なるように構成することができ、集積化メモリ回路の奇
数および偶数列に感知増幅器を設けることができる。同
様に、前記オフセットはメモリ位置の占拠分布の広がり
を制御するために用いることができる。
アドレス発生器の第１実施例 本発明装置に用いるに好適であり、かつ、Ｎメモリ位
置を具えるアドレス発生器30の第１例を図４に示す。各
フェーズに対し、アドレス発生器30によって対応するバ
ッファ周期を示す間隔でメモリ位置36に対するメモリア
ドレスを選択する。２つの順次のフェーズに対し発生さ
れたアドレスシーケンスは１アドレス間隔（基準アドレ
ス）ユニットだけ互いに変位する。このシーケンスのア
ドレス間隔は基準アドレス発生器40によって決めるよう
にする。この基準アドレス発生器40は、以下RAMアドレ
スと称されるRAMアドレス基準列を発生する選択された
メモリ位置36のアドレスを記憶する以下ROMアドレスと
称されるアドレスを有するメモリ42、例えばRAMを具え
る。選択回路44を用いてこのROMアドレスを順次アクセ
スし得るようにする。この目的のため、選択回路44は例
えばレジスタ46を具え、このレジスタを増分ユニット48
を経てROMアドレスを周期的にアクセスし得るようにす
る。間隔発生器44の出力側をモジュロ−Ｎ加算器50の入
力側に結合する。このモジュロ−Ｎ加算器50の他方の入
力側をジャンプ発生器52の出力側に結合し、これにより
各々次の列に対し１アドレス間隔ユニットに亘る変位を
計算するとともにこれにより使用するメモリ位置の数を
モジュロ計算し得るようにする。。この目的のため、ジ
ャンプ発生器52は例えばレジスタ54を具え、その出力側
を増分ユニット56を経てフィードバックし得るようにす
る。これがため、各フェーズに対しステップ値を発生
し、この値をモジュローＮ加算器50においてROM42から
のアドレス値に加算する。前記基準値は計算されたモジ
ュローＮ値とする。これがため、現在のアドレス列は基
準列およびステップ値によって発生させる。
置を具えるアドレス発生器30の第１例を図４に示す。各
フェーズに対し、アドレス発生器30によって対応するバ
ッファ周期を示す間隔でメモリ位置36に対するメモリア
ドレスを選択する。２つの順次のフェーズに対し発生さ
れたアドレスシーケンスは１アドレス間隔（基準アドレ
ス）ユニットだけ互いに変位する。このシーケンスのア
ドレス間隔は基準アドレス発生器40によって決めるよう
にする。この基準アドレス発生器40は、以下RAMアドレ
スと称されるRAMアドレス基準列を発生する選択された
メモリ位置36のアドレスを記憶する以下ROMアドレスと
称されるアドレスを有するメモリ42、例えばRAMを具え
る。選択回路44を用いてこのROMアドレスを順次アクセ
スし得るようにする。この目的のため、選択回路44は例
えばレジスタ46を具え、このレジスタを増分ユニット48
を経てROMアドレスを周期的にアクセスし得るようにす
る。間隔発生器44の出力側をモジュロ−Ｎ加算器50の入
力側に結合する。このモジュロ−Ｎ加算器50の他方の入
力側をジャンプ発生器52の出力側に結合し、これにより
各々次の列に対し１アドレス間隔ユニットに亘る変位を
計算するとともにこれにより使用するメモリ位置の数を
モジュロ計算し得るようにする。。この目的のため、ジ
ャンプ発生器52は例えばレジスタ54を具え、その出力側
を増分ユニット56を経てフィードバックし得るようにす
る。これがため、各フェーズに対しステップ値を発生
し、この値をモジュローＮ加算器50においてROM42から
のアドレス値に加算する。前記基準値は計算されたモジ
ュローＮ値とする。これがため、現在のアドレス列は基
準列およびステップ値によって発生させる。
アドレス発生器の第２例 第５図は本発明装置に用いるに好適であり、Ｎメモリ
位置を具えるアドレス発生器の第２例を示す。本例アド
レス発生器はメモリ60、例えば、ROMを具え、ここにお
いてＮメモリ位置62に対する基準列のRAMアドレスを順
次のROMアドレスで記憶し得るようにする。また、アド
レス発生器はプログラマブルモジュロ−Ｎ加算器64を具
え、この加算器64は、第４図につき説明したアドレス発
生器で行われる計算の場合と同様に、基準列に対しRAM
アドレスおよび次のRAMアドレスのステップ値を用いてR
OMアドレスの計算を行う。この既知の回路の利点は集積
回路の形態で実施されるチップ表面積を節約することに
ある。このプログラマブルモジュロ−Ｎ加算器64を入力
側で３つのレジスタ66、68および70に結合する。制御バ
ス72での第１制御信号の制御の下で、第１の増分値をレ
ジスタ70の内容に加算し、その和をレジスタ70で再びバ
ッファリングする。この内容は第４図につき説明したよ
うに、現在のステップ値を表わす。制御バス72での第２
制御信号の制御の下で、加算器64によって第２の増分値
をレジスタ66の内容に加算する。この和は、第４図につ
き前述したように基準列を記憶するROM60にアクセスす
る現在のROMアドレスを表わす。ROM60をROMアドレスと
して作用する関連の和信号によってアクセスする場合に
は、このROMアドレス内容はレジスタ68にローダされる
ようになる。制御バス73での第３制御信号の制御の下
で、基準アドレスであるレジスタ68の内容と、現在のス
テップ値であるレジスタ70の内容とを加算する。その結
果はメモリ62のメモリ位置の１つを選択する現在のRAM
アドレスを表わす。
位置を具えるアドレス発生器の第２例を示す。本例アド
レス発生器はメモリ60、例えば、ROMを具え、ここにお
いてＮメモリ位置62に対する基準列のRAMアドレスを順
次のROMアドレスで記憶し得るようにする。また、アド
レス発生器はプログラマブルモジュロ−Ｎ加算器64を具
え、この加算器64は、第４図につき説明したアドレス発
生器で行われる計算の場合と同様に、基準列に対しRAM
アドレスおよび次のRAMアドレスのステップ値を用いてR
OMアドレスの計算を行う。この既知の回路の利点は集積
回路の形態で実施されるチップ表面積を節約することに
ある。このプログラマブルモジュロ−Ｎ加算器64を入力
側で３つのレジスタ66、68および70に結合する。制御バ
ス72での第１制御信号の制御の下で、第１の増分値をレ
ジスタ70の内容に加算し、その和をレジスタ70で再びバ
ッファリングする。この内容は第４図につき説明したよ
うに、現在のステップ値を表わす。制御バス72での第２
制御信号の制御の下で、加算器64によって第２の増分値
をレジスタ66の内容に加算する。この和は、第４図につ
き前述したように基準列を記憶するROM60にアクセスす
る現在のROMアドレスを表わす。ROM60をROMアドレスと
して作用する関連の和信号によってアクセスする場合に
は、このROMアドレス内容はレジスタ68にローダされる
ようになる。制御バス73での第３制御信号の制御の下
で、基準アドレスであるレジスタ68の内容と、現在のス
テップ値であるレジスタ70の内容とを加算する。その結
果はメモリ62のメモリ位置の１つを選択する現在のRAM
アドレスを表わす。
アドレス発生器の第３例 第６図は本発明データ単位群のバッファ装置に好適な
アドレス発生器の第３例を示す。このアドレス発生器は
縦続接続の加算器として構成する。本例では２段90およ
び92を具える縦続接続部を示す。基準列に対し、RAM94
のメモリ位置の関連するアドレスを前例における個別の
ROMメモリに記憶する。本例では、RAMアドレスの全部を
アドレス発生器によって計算する。第１段90はレジスタ
94を具え、その出力側をその入力側に加算回路96を経て
接続する。この加算回路によって第１定数c1を前のレジ
スタ内容に加算するとともにその和を新たなレジスタ内
容として発生する。第２段92はレジスタ98を具え、これ
を加算回路100を経てフィードバックする。加算回路100
によってレジスタ94の現在のレジスタ内容と、第２の定
数c2との和をレジスタ98の前のレジスタ内容に加算す
る。従ってレジスタ98の新たな内容はメモリ位置102を
選択するアドレスを表わす。
アドレス発生器の第３例を示す。このアドレス発生器は
縦続接続の加算器として構成する。本例では２段90およ
び92を具える縦続接続部を示す。基準列に対し、RAM94
のメモリ位置の関連するアドレスを前例における個別の
ROMメモリに記憶する。本例では、RAMアドレスの全部を
アドレス発生器によって計算する。第１段90はレジスタ
94を具え、その出力側をその入力側に加算回路96を経て
接続する。この加算回路によって第１定数c1を前のレジ
スタ内容に加算するとともにその和を新たなレジスタ内
容として発生する。第２段92はレジスタ98を具え、これ
を加算回路100を経てフィードバックする。加算回路100
によってレジスタ94の現在のレジスタ内容と、第２の定
数c2との和をレジスタ98の前のレジスタ内容に加算す
る。従ってレジスタ98の新たな内容はメモリ位置102を
選択するアドレスを表わす。
第６図に示すアドレス発生器を説明する式 第６図に示す例の作動を以下に示す式を基にして説明
する。ｋ番目の反復に対し第１段90の出力量akに適用し
得る巡回関係を次式（ｉ）で示す。
する。ｋ番目の反復に対し第１段90の出力量akに適用し
得る巡回関係を次式（ｉ）で示す。
ak:＝ak-1＋c1 …（ｉ） 再び、ｋ番目の反復に対し第２段92の出力量bkを次式
（ii）で示す。
（ii）で示す。
bk:＝bk-1＋ak＋c1 ＝bk-1＋ak-1＋c1＋c2 …（ii） レジスタ94の出力量ak（ｋは反復数）および出発量a0
と第１定数c1との関係を次式（iii）で表わし得ること
は明らかである。
と第１定数c1との関係を次式（iii）で表わし得ること
は明らかである。
ak＝a0＋kc1 …（iii） 次式（iv）により出力bkに関連して２つの部分和間の
差を形成することにより、レジスタ94および98に対する
出力量bk（反復数ｋ）、出発量a0およびb0、並びに定数
c1およびc2の関係を次に示す簡単な式（v9）により導出
することができる。
差を形成することにより、レジスタ94および98に対する
出力量bk（反復数ｋ）、出発量a0およびb0、並びに定数
c1およびc2の関係を次に示す簡単な式（v9）により導出
することができる。
Σbj−Σbj-1＝Σ（aj-1＋c1＋c2） ⇔bk−b0＝Σ（k0＋jc1＋c2） …（iv） bk＝b0＋ｋ（a0＋c2） ＋（1/2）ｋ（ｋ＋１）c1 …（ｖ） パラメータa0、b0、c1およびc2の値に依存し、反復数
ｋの任意の２次関数を形成することができる。第２段92
のような段を有する縦続接続を展開することにより、反
復数ｋの高次の関数を得ることができる。
ｋの任意の２次関数を形成することができる。第２段92
のような段を有する縦続接続を展開することにより、反
復数ｋの高次の関数を得ることができる。
第３図のダイアグラムのフェーズf0における出発列の
アドレスは前記パラメータを次のように選定することに
よって発生させることができる。
アドレスは前記パラメータを次のように選定することに
よって発生させることができる。
a0＝０、b0＝１、c1＝１、c2＝２ レジスタ94の内容を０にリセットするとともにレジス
タ98の内容を各フェーズの終端でb0＋１にリセットし、
更にbkを決めるためのモジュロ−Ｎ演算を行うことによ
って、RAM102に対し次の所望のメモリアドレスを発生さ
せることができる。また、他の手段によってそれぞれ各
フェーズの終端でレジスタ94および98の内容をa0および
b0にリセットするとともに数１をモジュロＮ−加算器の
演算結果bkに加算することができる。
タ98の内容を各フェーズの終端でb0＋１にリセットし、
更にbkを決めるためのモジュロ−Ｎ演算を行うことによ
って、RAM102に対し次の所望のメモリアドレスを発生さ
せることができる。また、他の手段によってそれぞれ各
フェーズの終端でレジスタ94および98の内容をa0および
b0にリセットするとともに数１をモジュロＮ−加算器の
演算結果bkに加算することができる。
第１図は本発明本発明装置により達成し得るメモリのデ
ータ占拠分布の第１例を示す説明図、 第２図は同じくそのデータ占拠の第２例を示す説明図、 第３図は同じくそのデータ占拠の第３例を示す説明図、 第４図は本発明装置に用いるアドレス発生器の第１例を
示す構成説明図、 第５図は同じくアドレス発生器の第２例の構成を示す説
明図、 第６図は同じくアドレス発生器の第３例を示す構成説明
図である。 １、２、３、４……データユニット １′、２′、３′、４′……データユニット １″、２″、３″、４″……データユニット 30……アドレス発生器 36……メモリ位置、40……基準アドレス発生器 42……メモリ（ROM） 44……選択回路、46……レジスタ 48……増分回路 50……モジュロ−Ｎ加算器 52……ジャンプ発生器、54……レジスタ 56……増分回路、60……メモリ 62……Ｎメモリ位置 64……プログラマブルモジュロ−Ｎ加算器 66、68、70……レジスタ 72……制御バス、90……第１加算段 92……第２加算段、94……RAM 96……加算回路、98……レジスタ 100……加算回路、102……メモリ位置
ータ占拠分布の第１例を示す説明図、 第２図は同じくそのデータ占拠の第２例を示す説明図、 第３図は同じくそのデータ占拠の第３例を示す説明図、 第４図は本発明装置に用いるアドレス発生器の第１例を
示す構成説明図、 第５図は同じくアドレス発生器の第２例の構成を示す説
明図、 第６図は同じくアドレス発生器の第３例を示す構成説明
図である。 １、２、３、４……データユニット １′、２′、３′、４′……データユニット １″、２″、３″、４″……データユニット 30……アドレス発生器 36……メモリ位置、40……基準アドレス発生器 42……メモリ（ROM） 44……選択回路、46……レジスタ 48……増分回路 50……モジュロ−Ｎ加算器 52……ジャンプ発生器、54……レジスタ 56……増分回路、60……メモリ 62……Ｎメモリ位置 64……プログラマブルモジュロ−Ｎ加算器 66、68、70……レジスタ 72……制御バス、90……第１加算段 92……第２加算段、94……RAM 96……加算回路、98……レジスタ 100……加算回路、102……メモリ位置
フロントページの続き (72)発明者 コルネリス ニーセン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 オウエン ポール マックァードル オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (56)参考文献 特開 昭55−73909（ＪＰ，Ａ) 特開 昭54−104313（ＪＰ，Ａ) 特開 昭55−70919（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 14/00 - 14/04 G11B 20/12
Claims (6)
- 【請求項１】各群に対し巡回されるバッファ周期期間に
対し順次のフェーズ（f0,f1,…）中バッファ処理される
データ単位の群（1,‥4,1′‥４′）のバッファを行う
メモリ位置（36）と、各群に対し、メモリ位置（36）の
選択用の一連のアドレス（nr1…nr16）を発生するモジ
ュロアドレス発生器（30）とを具え、関連する一連の順
次のアドレス間の個別の論理アドレス間隔は個別のバッ
ファ周期を表わし、２つの順次一連のフェーズのアドレ
スを１アドレス間隔単位相互にシフトさせ，各個別のバ
ッファ周期を順次のフェーズの各第１数とするデータ単
位群のバッファ装置において、個別のバッファ周期に関
連するアドレス間隔はアドレス間隔単位の各第２数とな
り、この第２数を各第１数および個別のオフセットの和
に等しくするようにしたことを特徴とするデータ単位群
のバッファ装置。 - 【請求項２】データ単位群をバッファ処理する他の多数
のメモリ位置（36）が２の整数乗に等しくするようにし
たことを特徴とする請求項１に記載のデータ単位群のバ
ッファ装置。 - 【請求項３】前記アドレス発生器（30）は、基準アドレ
スの巡回列を発生する基準アドレス発生器（40）と、各
次の基準アドレス巡回列に対し１単位ステップづつ増大
するステップ値を発生するインクレメントユニット（5
2）と、現在の基準アドレスと現在のステップ値とを加
算して現在のアドレスを発生する加算器（50）とを具え
ることを特徴とする請求項１または２に記載のデータ単
位群のバッファ装置。 - 【請求項４】前記アドレス発生器（30）は、前の第１数
および第１定数（c1）を加算して現在の第１数を発生す
る第１インクレメントユニット（90）と、前の第２数、
現在の第１数および第２定数（c2）を毎回加算して現在
の第２数を発生する少なくとも１つの第２インクレメン
トユニットとを具えることを特徴とする請求項１または
２に記載のデータ単位群のバッファ装置。 - 【請求項５】前記アドレス発生器は一連の基準アドレス
を記憶する基準メモリ（60）と、第１レジスタ（70）並
びに第２レジスタ（66）と、プログラマブル加算器（6
4）とを具え、このプログラマブル加算器によって、第
１信号の制御の下で第１の増分を第１レジスタ（70）の
内容に加算してその結果の第１の和を第１レジスタ（7
0）でバッファ処理し、第２信号の制御の下で第２の増
分を第２レジスタ（66）の内容に加算してその結果の第
２の和を第２レジスタ（66）でバッファ処理し、第３信
号の制御の下で前記第２レジスタ（66）の現在の内容に
よって示される基準メモリ（60）の位置から基準内容を
取出して現在の基準内容を前記第１レジスタ（70）の現
在の内容に加算して現在のアドレスを発生せしめるよう
にしたことを特徴とする請求項１または２に記載のデー
タ単位群のバッファ装置。 - 【請求項６】請求項１〜５の何れかの項に記載のデータ
単位群のバッファ装置を具えるCDプレーヤ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8901631 | 1989-06-28 | ||
| NL8901631A NL8901631A (nl) | 1989-06-28 | 1989-06-28 | Inrichting voor het bufferen van data voor de duur van cyclisch repeterende buffertijden. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338125A JPH0338125A (ja) | 1991-02-19 |
| JP3064338B2 true JP3064338B2 (ja) | 2000-07-12 |
Family
ID=19854917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168615A Expired - Fee Related JP3064338B2 (ja) | 1989-06-28 | 1990-06-28 | データ単位群のバッファ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5276827A (ja) |
| EP (1) | EP0405673B1 (ja) |
| JP (1) | JP3064338B2 (ja) |
| KR (1) | KR100196599B1 (ja) |
| DE (1) | DE69017767T2 (ja) |
| NL (1) | NL8901631A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463749A (en) * | 1993-01-13 | 1995-10-31 | Dsp Semiconductors Ltd | Simplified cyclical buffer |
| KR950009386B1 (ko) * | 1993-04-21 | 1995-08-21 | 삼성전자주식회사 | 어드레스 생성회로 |
| FR2713845B1 (fr) * | 1993-12-07 | 1996-01-19 | Thomson Consumer Electronics | Procédé d'entrelacement et de désentrelacement en bloc et dispositif de mise en Óoeuvre. |
| US5572532A (en) * | 1993-12-29 | 1996-11-05 | Zenith Electronics Corp. | Convolutional interleaver and deinterleaver |
| DE69526337T2 (de) | 1994-12-23 | 2002-12-05 | Koninkl Philips Electronics Nv | Verschachtelung mit langsamem speicher |
| US5765219A (en) * | 1995-02-23 | 1998-06-09 | Sony Corporation | Apparatus and method for incrementally accessing a system memory |
| JPH10505451A (ja) * | 1995-06-29 | 1998-05-26 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | リアルタイムファイルをインターリーブする方法及び装置 |
| KR100186627B1 (ko) * | 1996-09-21 | 1999-05-15 | 삼성전자 주식회사 | 베이스 밴드 인터리버 |
| KR100545115B1 (ko) * | 1996-11-11 | 2006-04-17 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 시간 디-인터리빙 메모리를 감소시키기 위한 수신기, 디인터리빙 수단 및 방법 |
| KR100236536B1 (ko) * | 1997-01-10 | 1999-12-15 | 윤종용 | 모듈로 주소발생기 및 그 방법 |
| US6047364A (en) * | 1997-08-27 | 2000-04-04 | Lucent Technologies Inc. | True modulo addressing generator |
| US5983333A (en) * | 1997-08-27 | 1999-11-09 | Lucent Technologies Inc. | High speed module address generator |
| US6049858A (en) * | 1997-08-27 | 2000-04-11 | Lucent Technologies Inc. | Modulo address generator with precomputed comparison and correction terms |
| JP3399904B2 (ja) * | 2000-03-17 | 2003-04-28 | 松下電器産業株式会社 | インタリーブアドレス生成装置 |
| KR100833880B1 (ko) * | 2001-11-06 | 2008-06-02 | 엘지전자 주식회사 | 유자 형상의 스캔을 이용한 광디스크 데이터기록장치/방법 및 재생장치/방법 |
| US7430701B2 (en) * | 2005-06-16 | 2008-09-30 | Mediatek Incorporation | Methods and systems for generating error correction codes |
| US7774676B2 (en) * | 2005-06-16 | 2010-08-10 | Mediatek Inc. | Methods and apparatuses for generating error correction codes |
| US20070067702A1 (en) * | 2005-09-05 | 2007-03-22 | Kuo-Lung Chien | Method and apparatus for syndrome generation |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281355A (en) * | 1978-02-01 | 1981-07-28 | Matsushita Electric Industrial Co., Ltd. | Digital audio signal recorder |
| JPS5538617A (en) * | 1978-09-04 | 1980-03-18 | Matsushita Electric Ind Co Ltd | Pcm recording and reproducing device |
| US4333160A (en) * | 1978-11-20 | 1982-06-01 | Victor Company Of Japan, Ltd. | Memory control system |
| JPS574629A (en) * | 1980-05-21 | 1982-01-11 | Sony Corp | Data transmitting method capable of correction of error |
| JPS58198935A (ja) * | 1982-05-15 | 1983-11-19 | Sony Corp | デ−タ伝送方法 |
| JPS59198513A (ja) * | 1983-04-26 | 1984-11-10 | Nec Corp | デイジタル信号処理装置 |
| JPS60217565A (ja) * | 1984-04-12 | 1985-10-31 | Ricoh Co Ltd | インタリ−ブ回路 |
| EP0188627B1 (en) * | 1984-07-21 | 1990-10-10 | Sony Corporation | Apparatus for recording and/or reproducing optical cards |
| JPS61154227A (ja) * | 1984-12-26 | 1986-07-12 | Mitsubishi Electric Corp | ２段符号化方法 |
| JPS6356022A (ja) * | 1986-08-26 | 1988-03-10 | Victor Co Of Japan Ltd | デイジタル記録再生装置 |
| JP2829963B2 (ja) * | 1988-05-16 | 1998-12-02 | ソニー株式会社 | ディジタルデータ記録／再生装置 |
-
1989
- 1989-06-28 NL NL8901631A patent/NL8901631A/nl not_active Application Discontinuation
-
1990
- 1990-05-22 US US07/527,997 patent/US5276827A/en not_active Expired - Fee Related
- 1990-06-25 KR KR1019900009378A patent/KR100196599B1/ko not_active IP Right Cessation
- 1990-06-25 EP EP90201649A patent/EP0405673B1/en not_active Expired - Lifetime
- 1990-06-25 DE DE69017767T patent/DE69017767T2/de not_active Expired - Fee Related
- 1990-06-28 JP JP2168615A patent/JP3064338B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5276827A (en) | 1994-01-04 |
| JPH0338125A (ja) | 1991-02-19 |
| EP0405673A1 (en) | 1991-01-02 |
| KR100196599B1 (ko) | 1999-06-15 |
| DE69017767T2 (de) | 1995-10-12 |
| DE69017767D1 (de) | 1995-04-20 |
| EP0405673B1 (en) | 1995-03-15 |
| KR910001546A (ko) | 1991-01-31 |
| NL8901631A (nl) | 1991-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3064338B2 (ja) | データ単位群のバッファ装置 | |
| US4637021A (en) | Multiple pass error correction | |
| US4567594A (en) | Reed-Solomon error detecting and correcting system employing pipelined processors | |
| JP3773263B2 (ja) | 順列ユニットを含む回路装置及び一組の項目の処理方法 | |
| US4719628A (en) | Method and apparatus for decoding error correction code | |
| US5546409A (en) | Error correction encoding and decoding system | |
| JP3307579B2 (ja) | データ記憶システム | |
| JPH11249920A (ja) | 符号語データを記憶するデータバッファを用いるｅｃｃシステムおよび誤りシンドロームを記憶するシンドロームバッファ | |
| US6216245B1 (en) | Error correction coding method and apparatus thereof, error correction decoding method apparatus thereof, data recording and reproducing apparatus, and recording medium | |
| US20080209119A1 (en) | Methods and systems for generating error correction codes | |
| JP3502583B2 (ja) | 誤り訂正方法および誤り訂正装置 | |
| US4809275A (en) | Parity signal generating circuit | |
| US6195781B1 (en) | Error correction code calculator | |
| JP2001332980A (ja) | インタリーブ装置及びインタリーブ方法 | |
| JP3281938B2 (ja) | 誤り訂正装置 | |
| JP2827978B2 (ja) | インターリーブ装置 | |
| JP3305152B2 (ja) | データ伝送方法 | |
| JP3290074B2 (ja) | タイムインターリーブ回路 | |
| JPH0656695B2 (ja) | インタ−リ−ブ回路 | |
| JPS59198513A (ja) | デイジタル信号処理装置 | |
| JP2738659B2 (ja) | 符号化方法，符号化装置，及び復号化装置 | |
| JPH0628343B2 (ja) | 積符号の復号方法 | |
| KR0164727B1 (ko) | 에러 정정 회로 | |
| JPS607418B2 (ja) | インタ−リ−ブ処理回路 | |
| JPH06292168A (ja) | 符号化装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |