JPS60217565A - インタリ−ブ回路 - Google Patents
インタリ−ブ回路Info
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- JPS60217565A JPS60217565A JP7174884A JP7174884A JPS60217565A JP S60217565 A JPS60217565 A JP S60217565A JP 7174884 A JP7174884 A JP 7174884A JP 7174884 A JP7174884 A JP 7174884A JP S60217565 A JPS60217565 A JP S60217565A
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- JP
- Japan
- Prior art keywords
- frame
- circuit
- output
- address counter
- address
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は光デイスクメモリ、ディジタルオーディオディ
スク、 ＰＣＭ録音装置等ディジタル記録また１よ再生
装置におけるインタリーブ回路に関する。
スク、 ＰＣＭ録音装置等ディジタル記録また１よ再生
装置におけるインタリーブ回路に関する。
［従来技術］
光デイスクメモリ、ディジタルオーディオディスク等の
ディジタル記録、再生装置では、記録媒体の製造時につ
いた傷やごみ、使用中に生じた傷やごみ等により、連続
したビット誤り、すなわちバースト状の誤りを発生しや
すい傾向がある。そこで、ディジタル記録、再生装置で
は、このバースト状の誤りをランダム族りに変換するこ
とを目的としてインタリーブという手法が使われる。
ディジタル記録、再生装置では、記録媒体の製造時につ
いた傷やごみ、使用中に生じた傷やごみ等により、連続
したビット誤り、すなわちバースト状の誤りを発生しや
すい傾向がある。そこで、ディジタル記録、再生装置で
は、このバースト状の誤りをランダム族りに変換するこ
とを目的としてインタリーブという手法が使われる。
第１図はインタリーブの一例を示したものである。各フ
レームはｗ１〜ｌＩＩ】２の１２ワードを格納するカラ
ムからなっている。この１２ワードの中ｖ１〜１１１８
の８ワードが情報ワード、ｕｓ−Ｗ＋ ２の４’）−ド
がパリティチェック用ワードである。このようなフレー
ム構成になっているデータを記録媒体に書き込むときは
、フレーム１のＷｔＪ２．・・・・・・す１２、次にフ
レーム２のＷｔ１ｗ２．・・・・・・す１２、以下フレ
ーム３．フレーム４．・・・・・・の各ｕ１．Ｗ２．・
・・・・・２ｗ１２の順番で書き込まれる。しかしなが
ら、１フレーム分のデータＤ１〜０１２は−っの１フレ
ームのワード１ｉｒ−１＋ｌ＋２を格納するカラ′ムに
連続して配置されるのではなく１例えば図示のように、
１エフレームおきに配置される。すなわち、そのフレー
ムの１番目のカラムデータＤｉは、第１番目のカラムの
データＤＩに対してＩＩＸ（ｉ−１）フレーム遅れて書
き込まれる。他のフレームのデータも同じように配置換
え、すなわち、インタリーブされた後に記録媒体に書き
込まれる。このようにすると、インタリーブされない前
の第Ｈフレームの第Ｎ＋１番目のカラムのデータは、イ
ンタリーブされたときは、記録媒体の第（１１ＸＮ＋Ｍ
）フレームの第Ｎ＋１番目のカラムに書き込まれること
になる。このようなインタリーブを施すと、記録媒体に
バースト誤りが発生しても、このバースト誤りは再生さ
れたデータの中にランダムに分散されるので、誤りの検
出、訂正を容易に行なうことができる。
レームはｗ１〜ｌＩＩ】２の１２ワードを格納するカラ
ムからなっている。この１２ワードの中ｖ１〜１１１８
の８ワードが情報ワード、ｕｓ−Ｗ＋ ２の４’）−ド
がパリティチェック用ワードである。このようなフレー
ム構成になっているデータを記録媒体に書き込むときは
、フレーム１のＷｔＪ２．・・・・・・す１２、次にフ
レーム２のＷｔ１ｗ２．・・・・・・す１２、以下フレ
ーム３．フレーム４．・・・・・・の各ｕ１．Ｗ２．・
・・・・・２ｗ１２の順番で書き込まれる。しかしなが
ら、１フレーム分のデータＤ１〜０１２は−っの１フレ
ームのワード１ｉｒ−１＋ｌ＋２を格納するカラ′ムに
連続して配置されるのではなく１例えば図示のように、
１エフレームおきに配置される。すなわち、そのフレー
ムの１番目のカラムデータＤｉは、第１番目のカラムの
データＤＩに対してＩＩＸ（ｉ−１）フレーム遅れて書
き込まれる。他のフレームのデータも同じように配置換
え、すなわち、インタリーブされた後に記録媒体に書き
込まれる。このようにすると、インタリーブされない前
の第Ｈフレームの第Ｎ＋１番目のカラムのデータは、イ
ンタリーブされたときは、記録媒体の第（１１ＸＮ＋Ｍ
）フレームの第Ｎ＋１番目のカラムに書き込まれること
になる。このようなインタリーブを施すと、記録媒体に
バースト誤りが発生しても、このバースト誤りは再生さ
れたデータの中にランダムに分散されるので、誤りの検
出、訂正を容易に行なうことができる。
このインタリーブは、通常ＲＡＭで行なわれる。
すなわち、データＤ １１Ｄ ２１・旧・・ＤＩ２の順
にデータを記録媒体に書き込んでゆき、再生時はフレー
ム１から順に読み出しが行なわれる。この場合の、記録
媒体へ書き込みを行なうアドレスを発生させる従来のイ
ンタリーブ回路として、第２図に示す回路がある９ 第２図において、１１はフレームのカラムアドレスを計
数するカラムアドレスカウンタで、ＣＫはデータがワー
ド単位で入力される毎に発生するワードパルスｗＰの入
力端子、ＣＬＲはクリア端子、ＲＡ〜Ｒｖは出力端子で
ある。１２はフレームアドレスを計数するフレームアド
レスカウンタで、ＣＫはフレーム毎に発生するフレーム
パルスＦＰの入力端子。
にデータを記録媒体に書き込んでゆき、再生時はフレー
ム１から順に読み出しが行なわれる。この場合の、記録
媒体へ書き込みを行なうアドレスを発生させる従来のイ
ンタリーブ回路として、第２図に示す回路がある９ 第２図において、１１はフレームのカラムアドレスを計
数するカラムアドレスカウンタで、ＣＫはデータがワー
ド単位で入力される毎に発生するワードパルスｗＰの入
力端子、ＣＬＲはクリア端子、ＲＡ〜Ｒｖは出力端子で
ある。１２はフレームアドレスを計数するフレームアド
レスカウンタで、ＣＫはフレーム毎に発生するフレーム
パルスＦＰの入力端子。
ＱＡ〜ＯＨは出力端子である。１３は記録媒体に書き込
まれるデータのフレーム内のカラムアドレスに比例した
遅延量を持たせるためのオフセットアドレスカウンタで
、ＣＫはカラムアドレスに対応した遅延量を与えるため
のカウントアツプクロックパルスＣＣＰの入力端子、Ｌ
Ｄはリセット端子、Ａ−Ｈは入力端子、Ｆ’Ａ−ＰＨは
出力端子である。１４は前記ＣＣＰを発生するクロック
発生回路で、ＣＰはフレームアドレスに対応したフレー
ムクロックパルスＦ Ｃｌ）の入力端子、 ＷＰＫはワ
ードパルスｗＰの入力端子である。フレームアドレスカ
ウンタ１２の出力はＣＩＡ−ＱＨ端子から、オフセット
アドレスカウンタ１３の入力端子Ａ−Ｈに加えられて加
算される。１５はインバータである。
まれるデータのフレーム内のカラムアドレスに比例した
遅延量を持たせるためのオフセットアドレスカウンタで
、ＣＫはカラムアドレスに対応した遅延量を与えるため
のカウントアツプクロックパルスＣＣＰの入力端子、Ｌ
Ｄはリセット端子、Ａ−Ｈは入力端子、Ｆ’Ａ−ＰＨは
出力端子である。１４は前記ＣＣＰを発生するクロック
発生回路で、ＣＰはフレームアドレスに対応したフレー
ムクロックパルスＦ Ｃｌ）の入力端子、 ＷＰＫはワ
ードパルスｗＰの入力端子である。フレームアドレスカ
ウンタ１２の出力はＣＩＡ−ＱＨ端子から、オフセット
アドレスカウンタ１３の入力端子Ａ−Ｈに加えられて加
算される。１５はインバータである。
第２図は動作をインタリーブする前の第に番目のフレー
ム（フレームアドレスＭ）の第Ｎ＋１番目のカラム（カ
ラムアドレスＮ＋１）のデータをインタリーブして記録
媒体（図示せず）に書き込む場合を例にとって、第３図
のタイミングチャートによって説明する。
ム（フレームアドレスＭ）の第Ｎ＋１番目のカラム（カ
ラムアドレスＮ＋１）のデータをインタリーブして記録
媒体（図示せず）に書き込む場合を例にとって、第３図
のタイミングチャートによって説明する。
負極性のフレームパルスＦＰが入力される毎にフレーム
アドレスカウンタ１２は１ずつカウントアツプされ、Ｎ
個のフレームパルスＦＰが入力されると。
アドレスカウンタ１２は１ずつカウントアツプされ、Ｎ
個のフレームパルスＦＰが入力されると。
出力端０Ａ−ＯＨにＮ値を出力してオフセットアドレス
カウンタ１３に加算する。この間、このフレームパルス
ＦＰが加わる毎にカラムアドレスカウンタ１１およびオ
フセットアドレスカウンタ１３はリセットされる。また
、クロック発生回路１４はワードパルスｖＰが加えられ
ないので、カウントアツプクロックパルスＦＰ（Ｍ）が
加えられたときは、フレームアドレスカウンタ１２およ
びオフセットアドレスカウンタ１３の各出力端０Ａ−Ｑ
Ｈにフレームアドレス値Ｍが出力され、カラムアドレス
カウンタ１１は零を示している。
カウンタ１３に加算する。この間、このフレームパルス
ＦＰが加わる毎にカラムアドレスカウンタ１１およびオ
フセットアドレスカウンタ１３はリセットされる。また
、クロック発生回路１４はワードパルスｖＰが加えられ
ないので、カウントアツプクロックパルスＦＰ（Ｍ）が
加えられたときは、フレームアドレスカウンタ１２およ
びオフセットアドレスカウンタ１３の各出力端０Ａ−Ｑ
Ｈにフレームアドレス値Ｍが出力され、カラムアドレス
カウンタ１１は零を示している。
この状態で、第に番目のフレームのデータがワード単位
で発生すると、各データ毎にワードパルスｖＰが出力さ
れてカラムアドレスカウンタ１１およびクロック発生回
路１４に加えられる。カラムアドレスカウンタ１１はワ
ードパルスｗＰが加わる毎に１ずつカウントアツプし、
クロック発生回路１４は第３図（ｄ）に示すように１１
個のカウントアツプクロックパルスＣＣＰを発生する。
で発生すると、各データ毎にワードパルスｖＰが出力さ
れてカラムアドレスカウンタ１１およびクロック発生回
路１４に加えられる。カラムアドレスカウンタ１１はワ
ードパルスｗＰが加わる毎に１ずつカウントアツプし、
クロック発生回路１４は第３図（ｄ）に示すように１１
個のカウントアツプクロックパルスＣＣＰを発生する。
このカウントアツプクロックパルスＣＣＰはオフセット
アドレスカウンタ１３に加えられるが、最初のワードパ
ルスＵＰ（Ｖ ｓ ）に対する１１個のカウントアツプ
クロックパルス群ＣＣＰ（Ｗ ｓ ）の計数はフレーム
パルスＦＰ（Ｍ）によって阻止される。
アドレスカウンタ１３に加えられるが、最初のワードパ
ルスＵＰ（Ｖ ｓ ）に対する１１個のカウントアツプ
クロックパルス群ＣＣＰ（Ｗ ｓ ）の計数はフレーム
パルスＦＰ（Ｍ）によって阻止される。
この結果、第（Ｎ＋１）番目のカラムアドレスのデータ
に対応して（Ｎ＋１）個のワードパルスＷＰ（Ｖ １
）〜ＷＰ（ＷＮ＋ １）が加えられると、カラムアドレ
スカウンタ１１は出力端ＲＡ−ＲｎにヒＮ＋１）を出力
し、オフセットアドレスカウンタ１３は出力端子ＰＡ〜
ＰＨに（１１ＸＮ＋Ｍ）を出力する。このオフセラ１−
アドレスカウンタ１３の出力（１１ＸＮ＋Ｍ）をインタ
リーブを行なう場合のフレームアドレスとし、カラムア
ドレスカウンタ１１の出力（Ｎ＋１）をそのフレームの
カラムアドレスとして記録媒体に書き込みを行なう。
に対応して（Ｎ＋１）個のワードパルスＷＰ（Ｖ １
）〜ＷＰ（ＷＮ＋ １）が加えられると、カラムアドレ
スカウンタ１１は出力端ＲＡ−ＲｎにヒＮ＋１）を出力
し、オフセットアドレスカウンタ１３は出力端子ＰＡ〜
ＰＨに（１１ＸＮ＋Ｍ）を出力する。このオフセラ１−
アドレスカウンタ１３の出力（１１ＸＮ＋Ｍ）をインタ
リーブを行なう場合のフレームアドレスとし、カラムア
ドレスカウンタ１１の出力（Ｎ＋１）をそのフレームの
カラムアドレスとして記録媒体に書き込みを行なう。
しかしながら、この従来回路では、オフセットアドレス
カウンタ１３に所定の遅延量分のカウントアツプクロッ
クパルスＣＣＰを供給しなければならないため、クロッ
ク発生回路１４を必要とし、それだけ制御が複雑となり
、かつ、このクロック発生回路１４は第２図のように１
１個ずつのカウントアツプクロックパルスＣＣＰを発生
する場合、ワードパルスＷＰの約２０倍の高速のパルス
としなければならないので、ワードパルスｗｐの周波数
を上げて全体のインタリーブ処理を高速化することが困
難である等の欠点があった。
カウンタ１３に所定の遅延量分のカウントアツプクロッ
クパルスＣＣＰを供給しなければならないため、クロッ
ク発生回路１４を必要とし、それだけ制御が複雑となり
、かつ、このクロック発生回路１４は第２図のように１
１個ずつのカウントアツプクロックパルスＣＣＰを発生
する場合、ワードパルスＷＰの約２０倍の高速のパルス
としなければならないので、ワードパルスｗｐの周波数
を上げて全体のインタリーブ処理を高速化することが困
難である等の欠点があった。
［目的］
本発明は、高速なりロック発生回路を用いないでカラム
アドレスに従った所定の遅延量を発生してインタリーブ
時のフレームアドレスを形成し、簡単な構成と単純な制
御動作からなり、かつ、ワードクロックのタイミングで
高速にインタリーブ時のメモリアドレスを発生できるイ
ンタリーブ回路を提供することを目的とする。
アドレスに従った所定の遅延量を発生してインタリーブ
時のフレームアドレスを形成し、簡単な構成と単純な制
御動作からなり、かつ、ワードクロックのタイミングで
高速にインタリーブ時のメモリアドレスを発生できるイ
ンタリーブ回路を提供することを目的とする。
［構成］
本発明はインタリーブを行なうフレーム内のデータのあ
るカラムアドレスに従った遅延量を出力するデコード回
路と、−このデコード回路の出力とフレームアドレスを
加算してインタリーブ時のフレームアドレスを出力する
加算回路を設けることにより、簡単な構成と単純な制御
動作でインタリーブ時のメモリアドレスを高速に発生で
きるようにしたものである。
るカラムアドレスに従った遅延量を出力するデコード回
路と、−このデコード回路の出力とフレームアドレスを
加算してインタリーブ時のフレームアドレスを出力する
加算回路を設けることにより、簡単な構成と単純な制御
動作でインタリーブ時のメモリアドレスを高速に発生で
きるようにしたものである。
以下、本発明の実施例を図面に基づいて説明す・る。第
４図は本発明の一実施例の構成をブロック図で示したも
のである。
４図は本発明の一実施例の構成をブロック図で示したも
のである。
以下、本発明の実施例を図面に基づいて説明する。第４
図は本発明の一実施例の構成をブロック図で示したもの
である。
図は本発明の一実施例の構成をブロック図で示したもの
である。
第４図において、ＦＰはインタリーブを行なうフレーム
毎に発生するフレームパルス、ｖＰはインタリーブを行
なうフレーム内のカラム毎にすなわちデータがワード単
位で入力される毎に発生するワードパルスである。２１
はワードパルス１１ＩＰをカウントアツプしてインタリ
ーブを行なうフレーム内のカラムアドレスを計数するカ
ラムアドレスカウンタで、ＣＫはワードパルスｔｌｌＰ
の入力端子、ＣＬＫはクリア端子、ＲＡ＝Ｒｏは出力端
子である。２２はフレームアドレスを計数するフレーム
アドレスカウンタで、ＣＫはフレームパルスＦＰの入力
端子、ＱＡ〜ＯＨは出力端子である。これらカラムアド
レスカウンタ２１、フレームアドレスカウンタ２２、ワ
ードパルス針およびフレームパルスＦＰは第１図のもの
と共通する。
毎に発生するフレームパルス、ｖＰはインタリーブを行
なうフレーム内のカラム毎にすなわちデータがワード単
位で入力される毎に発生するワードパルスである。２１
はワードパルス１１ＩＰをカウントアツプしてインタリ
ーブを行なうフレーム内のカラムアドレスを計数するカ
ラムアドレスカウンタで、ＣＫはワードパルスｔｌｌＰ
の入力端子、ＣＬＫはクリア端子、ＲＡ＝Ｒｏは出力端
子である。２２はフレームアドレスを計数するフレーム
アドレスカウンタで、ＣＫはフレームパルスＦＰの入力
端子、ＱＡ〜ＯＨは出力端子である。これらカラムアド
レスカウンタ２１、フレームアドレスカウンタ２２、ワ
ードパルス針およびフレームパルスＦＰは第１図のもの
と共通する。
２３はデコード回路で、ＲＯＭによって構成され、カラ
ムアドレスカウンタ２１の出力したアドレス値に従った
遅延量を出力する。Ａｏ＝Ａ＋は入力端子。
ムアドレスカウンタ２１の出力したアドレス値に従った
遅延量を出力する。Ａｏ＝Ａ＋は入力端子。
５１−５８は出力端子である。２４は加算回路で、フレ
ームアドレスカウンタ２２とデコード回路２３の出力を
加算する。８１〜Ｂ８はフレームアドレスカウンタ２２
の出力に対する入力端子、Ｃ１〜Ｃ８はデコード回路２
３に対する入力端子、Σｌ〜Σ８は加算出力端子である
。
ームアドレスカウンタ２２とデコード回路２３の出力を
加算する。８１〜Ｂ８はフレームアドレスカウンタ２２
の出力に対する入力端子、Ｃ１〜Ｃ８はデコード回路２
３に対する入力端子、Σｌ〜Σ８は加算出力端子である
。
次に、第４図の動作を第１図と同様にインタリーブする
前の第り番目のフレーム（フレームアドレスＭ）の第Ｎ
＋１番目のカラム（カラムアドレスＮ＋１）のデータを
インタリーブして記録媒体に書き込む場合で、かつ１１
フレーム目毎に書き込む場合を側にとって説明する。
前の第り番目のフレーム（フレームアドレスＭ）の第Ｎ
＋１番目のカラム（カラムアドレスＮ＋１）のデータを
インタリーブして記録媒体に書き込む場合で、かつ１１
フレーム目毎に書き込む場合を側にとって説明する。
フレームパルスＦＰがフレームアドレスカウンタ２２の
Ｃにに入力される毎に、フレームアドレスカウント値は
１ずつカウントアツプされ１Ｍ個のフレームパルスＦＰ
が入力されると、出力端子ＯＡ”Ｑ＋ＬこはＨ値が出力
されて加算回路２４に加わる。この間、このフレームパ
ルスＦＰが加わる毎に、カラムアドレスカウンタ２１は
リセットされる。また、カラムアドレスカウンタ２１は
ワードパルスＷＰ力へ加えられないので、出力を発生し
ないＪしたがって、第Ｎ番目のフレームパルスＦＰ（Ｍ
）が・加えられたときは、フレームアドレスカウンタ２
２および加算回路２４の各出力端子ＱＡ〜ＯＨおよびΣ
１〜Σ８にフレームアドレス値阿が出力され、カラムア
ドレスカウンタ２１は零を示している。
Ｃにに入力される毎に、フレームアドレスカウント値は
１ずつカウントアツプされ１Ｍ個のフレームパルスＦＰ
が入力されると、出力端子ＯＡ”Ｑ＋ＬこはＨ値が出力
されて加算回路２４に加わる。この間、このフレームパ
ルスＦＰが加わる毎に、カラムアドレスカウンタ２１は
リセットされる。また、カラムアドレスカウンタ２１は
ワードパルスＷＰ力へ加えられないので、出力を発生し
ないＪしたがって、第Ｎ番目のフレームパルスＦＰ（Ｍ
）が・加えられたときは、フレームアドレスカウンタ２
２および加算回路２４の各出力端子ＱＡ〜ＯＨおよびΣ
１〜Σ８にフレームアドレス値阿が出力され、カラムア
ドレスカウンタ２１は零を示している。
この状態で、第Ｎ番目のフレームのデータがワード単位
で発生すると、各データ毎にワードパルスｖＰが出力さ
九てカラムアドレスカウンタ２１に加えられる。ただし
、第１番目のワードパルスＷＰ（Ｗ １）が加えられる
ときのみはフレームパルスＦＰ（Ｍ）によって計数が阻
止されるので、カラムアドレスカウンタ２１は加えられ
たワードパルス数より１つ少ない数を計数する。
で発生すると、各データ毎にワードパルスｖＰが出力さ
九てカラムアドレスカウンタ２１に加えられる。ただし
、第１番目のワードパルスＷＰ（Ｗ １）が加えられる
ときのみはフレームパルスＦＰ（Ｍ）によって計数が阻
止されるので、カラムアドレスカウンタ２１は加えられ
たワードパルス数より１つ少ない数を計数する。
この結果、第（Ｎ＋１）番目のカラムアドレスのデータ
に対応して（Ｎ＋１）個のワードパルスＷＰ（Ｗｔ〜Ｉ
！ＩＰ（ｌｌＩＮ＋１）が加えられると、カラムアドレ
スカウンタ２１は出力端子ＲＡ−ＲＤに数値Ｎを出力し
、デコード回路２３に加える。デコード回路２３は入力
端子Ａｏ−Ａ３に加えられる数値Ｎに対応して出力端子
Ｓｌ〜Ｓ８に１１×Ｎを出力して、加算回路２４に加え
る。
に対応して（Ｎ＋１）個のワードパルスＷＰ（Ｗｔ〜Ｉ
！ＩＰ（ｌｌＩＮ＋１）が加えられると、カラムアドレ
スカウンタ２１は出力端子ＲＡ−ＲＤに数値Ｎを出力し
、デコード回路２３に加える。デコード回路２３は入力
端子Ａｏ−Ａ３に加えられる数値Ｎに対応して出力端子
Ｓｌ〜Ｓ８に１１×Ｎを出力して、加算回路２４に加え
る。
加算回路２４はフレームアドレスカウンタ２２から加え
られたにとデコード回路２３から加えられた１１ ＸＮ
を加算して出力端子Σ１〜Σ８に（ｏｘＮ＋ｓ−）を出
力する。
られたにとデコード回路２３から加えられた１１ ＸＮ
を加算して出力端子Σ１〜Σ８に（ｏｘＮ＋ｓ−）を出
力する。
このようにして得られた加算回路２４の出力（１１ＸＮ
＋Ｍ）をインタリーブを行なう場合のフレームアドレス
とし、カラムアドレスカウンタ２１の出力（Ｎ＋１）を
そのフレームのカラムアドレスとして記録媒体に書き込
みを行なう。
＋Ｍ）をインタリーブを行なう場合のフレームアドレス
とし、カラムアドレスカウンタ２１の出力（Ｎ＋１）を
そのフレームのカラムアドレスとして記録媒体に書き込
みを行なう。
以上の説明において、１１フレーム目毎にインタリーブ
される場合を例示したが、本発明は１１フレームに限定
されるものでないことは勿論である。また、デコード回
路２３はＲＯＭで構成されるほか、ワイヤードロジック
回路で構成することも可能であり、さらにＰＬＡ （プ
ログラマブル・ロジック・アレイ）で構成することも可
能である。
される場合を例示したが、本発明は１１フレームに限定
されるものでないことは勿論である。また、デコード回
路２３はＲＯＭで構成されるほか、ワイヤードロジック
回路で構成することも可能であり、さらにＰＬＡ （プ
ログラマブル・ロジック・アレイ）で構成することも可
能である。
また１本発明のインタリーブ回路は、インタリーブによ
って記録媒体に書き込みを行なう場合にも。
って記録媒体に書き込みを行なう場合にも。
また、記録媒体から再生を行なう場合のインタリーブ回
路すなわちデ・インタリーブ回路としても用いられるも
のである。
路すなわちデ・インタリーブ回路としても用いられるも
のである。
［効果］
以上のように本発明によれば、デコード回路によりカラ
ムアドレスに従った遅延量を発生するようにしたので、
高速なりロック発生回路が不要となり、全体として構成
が簡単化され制御動作も単純化することができる。また
、ワードパルスのタイミングでインタリーブ時のメモリ
アドレスすなわちフレームアドレスとカラムアドレスを
発生できるので、ワードパルスのタイミングを高速化す
ることにより、インタリーブ処理を高速化することがで
きる。
ムアドレスに従った遅延量を発生するようにしたので、
高速なりロック発生回路が不要となり、全体として構成
が簡単化され制御動作も単純化することができる。また
、ワードパルスのタイミングでインタリーブ時のメモリ
アドレスすなわちフレームアドレスとカラムアドレスを
発生できるので、ワードパルスのタイミングを高速化す
ることにより、インタリーブ処理を高速化することがで
きる。
第１図はインタリーブの説明図、第２図は従来のインタ
リーブ回路の説明図、第３図は第２図の動作タイミング
チャート、第４図は本発明のインタリーブ回路の説明図
である。 １１．２１・・・カラムアドレスカウンタ、 １２．２
２・・・フレームアドレスカウンタ、１３・・・オフセ
ットアドレスカウンタ、１４・・・クロック発生回路、
１５・・・インバータ、２３・・・デコード回路、２４
・・・加算回路、ＦＰ・・・フレームパルス、１１Ｐ・
・・ワードパルス、ＦＣＰ・・・フレームクロックパル
ス、ＣＣＰ・・・カウントアツプクロックパルス。 ７（二・、 代理人 弁理士 紋 １） 峡 、ヲ 第 １ 図 第 図 第 図
リーブ回路の説明図、第３図は第２図の動作タイミング
チャート、第４図は本発明のインタリーブ回路の説明図
である。 １１．２１・・・カラムアドレスカウンタ、 １２．２
２・・・フレームアドレスカウンタ、１３・・・オフセ
ットアドレスカウンタ、１４・・・クロック発生回路、
１５・・・インバータ、２３・・・デコード回路、２４
・・・加算回路、ＦＰ・・・フレームパルス、１１Ｐ・
・・ワードパルス、ＦＣＰ・・・フレームクロックパル
ス、ＣＣＰ・・・カウントアツプクロックパルス。 ７（二・、 代理人 弁理士 紋 １） 峡 、ヲ 第 １ 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 ディジタル記録または再生装置のインタリーブ回路にお
いて、インタリーブを行なうフレーム内のカラムアドレ
スを計数するカラムアドレスカウンタと、前記フレーム
のアドレスを計数するフレームアドレスカウンタと、前
記カラムアドレスカウンタの出力を入力して前記カラム
アドレスに対応した遅延量を出力するデコード回路と、
このデコード回路の出力と前記フレームアドレスカウン
タの出力を加算する加算回路を有し、この加算回路の出
力をインタリーブ時のフレームアドレスとし。 前記カラムアドレスカウンタの出力をカラムアドレスと
することを特徴とするインタリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174884A JPS60217565A (ja) | 1984-04-12 | 1984-04-12 | インタリ−ブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174884A JPS60217565A (ja) | 1984-04-12 | 1984-04-12 | インタリ−ブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217565A true JPS60217565A (ja) | 1985-10-31 |
Family
ID=13469457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7174884A Pending JPS60217565A (ja) | 1984-04-12 | 1984-04-12 | インタリ−ブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276827A (en) * | 1989-06-28 | 1994-01-04 | U.S. Philips Corporation | Data buffer for the duration of cyclically recurrent buffer periods |
-
1984
- 1984-04-12 JP JP7174884A patent/JPS60217565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276827A (en) * | 1989-06-28 | 1994-01-04 | U.S. Philips Corporation | Data buffer for the duration of cyclically recurrent buffer periods |
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