RU1833857C - Устройство дл вывода информации - Google Patents

Abstract

Использование: вычислительна  техника , передача информации во внешние устройства , Сущность: устройство содержит 3 канала вывода информации (1, 2,3), которые содержат 2 счетчика (4, 12), 1 формирователь импульсов (5), 1 коммутатор (6), 1 блок управлени  (7), 1 блок пам ти (8), 1 регистр

Description

Изобретение относитс  к вычислительной технике и может быть.использовано дл  накоплени  и вывода достоверной .информации во внешние устройства.

Целью изобретени   вл етс  повышение достоверности выводимой информации путем резервировани  информационных каналов, сравнением в процессе хранени  информации каналов между собой и регенерации ее во всех каналах по принципу большинства .

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 - блок-схема блока управлени ; на фиг. 3 - схема коммутатора; на фиг. 4 - временна  диаграмма работы одного канала в режиме хранени .

Устройство содержит резервированные информационные каналы вывода 1, 2 и 3, в каждый из которых входит счетчик 4 адреса, формирователь 5 импульсов, коммутатор 6, блок 7 управлени , блок 8 пам ти, регистр 9, элемент 10 с равнени , элемент И 11, счетчик 12 ошибок, мажоритарный элемент 13, триггер 14, блок 15 сравнени , входные шины 16 адреса, вход 17 режима ввода-вывода , вход 18 синхронизации, вход 19 управлени , вход 20 тактовых импульсов, входы/выходы 21 информационны: выход 22 коррекции, входы 23, 24 коррекции, выход 25 ошибки, вход 26 начальной установки, вход 27 пороговой установки числа ошибок.

Блок 7управлени  (фиг. 2) содержит элемент Н Е 28, сдвигающие регистры 29,30,31, элемент И 32, элемент НЕ 33, элемент 34 сравнени , элементы НЕ 35, 36, элемент 37 сравнени , элемент ИЛИ 38, элемент 39 сравнени , триггер 40, элемент 41 НЕ, счетчик 42, элемент ИЛИ-НЕ 43, элемент ИЛИ 44, дешифратор 45, элемент И 46. Коммутатор 6 (фиг, 3) содержит управл емые элементы И-ИЛИ 47, элемент НЕ 48.

Формирователь 5 импульсов (фиг. 4) может быть выполнен, например, на счетчике 49. элементе НЕ 50.

00

с

00 СО

со

00

ел VI

Тактовые импульсы на входы 20 каналов 1,2 и 3 подаютс  от резервированного генератора импульсов (не показан).

На схеме фиг, 1 показаны также согласующие элементы (резисторы R), подключенные к входам/выходам блока 8 пам ти. Устройство работает следующим образом .

Импульсный сигнал начальной установки одновременно подаетс  на входы 26 каждого канала.и устанавливает в нуль триггер 14, а в блоке 7 управлени  через элемент ИЛИ 38 - регистр 29. Регистр 29 .через элемент НЕ 33 удерживает в нулевом состо нии регистр 30, который через элемент НЕ 35 удерживает в нулевом состо нии счетчик 42. Счетчик 42 через дешифратор 45 (сигналом с его инверсного выхода) удерживает в нулевом положении регистр 31 и подготавливает к открытию элемент И 32.

Устройство работает в режиме ввода, хранени  и вывода информации.

Режим ввода задаетс  потенциальным сигналом высокого уровн , который синхронно поступает на входы 19 каналов 1,2,3. В каждом канале этот сигнал поступает в блок 7 управлени  и через элемент И 32 удерживает в нулевом положении счетчик 4, через коммутатор 6 подключает входы блока 8 пам ти к соответствующим входам 16, 17, 18 канала и в блоке 7 управлени  - через элементы И 32, ИЛИ 38 удерживает в нулевом состо нии регистры 29, 30, 31, счетчик 42. Кроме того, этот сигнал через элементы ИЛИ 44, НЕ 41 совместно с сигналом с выхода элемента НЕ 33 формирует несовпадающую комбинацию-сигналов на входах элемента 39 сравнени , на выходе которого формируетс  единичный сигнал, удерживающий в нулевом положении триггер 40. Дл  выполнени  режима ввода внешнее устройство устанавливает на входах 21 каналов - байт данных, входах 16 каналов - адрес  чейки, на выходах 17 каналов - сигнал низкого уровн  и подает синхронно на входы 18 каналов отрицательные импульсы синхронизации . В каждом канале указанные сигналы через коммутатор 6 поступают, соответственно, на входы адреса, записи/чтени  и выборки блока 8 пам ти и производитс  запись байта данных в входо -выходов 21 в блок 8 пам ти. Аналогичным образом внешнее устройство записывает в блок 8 массив данных. По окончании ввода информации устройство переходит в режим хранени , который организуетс  во врем  пауз между обращени ми к устройству. Режим хранени  устанавливаетс  сигналом низкого уровн , который подаетс  на входы 19 каналов 1, 2

и 3. В режиме хранени  снимаетс  сигнал сброса со счетчика 4, коммутатор 6 подключает адресные входы блока 8 пам ти к выходам счетчика 4, а входы записи/чтени  и

выборки - к выходам элементов ИЛИ 44, ИЛИ-НЕ 43 блока 7 управлени . Кроме того, снимаетс  сигнал сброса с регистра 29. Инверсный тактовый импульс с выхода элемента НЕ 28 обеспечивает сдвиг сигнала

0 логическа  1 в регистре 29 и на его первом выходе формируетс  потенциальный сигнал , который через элемент НЕ 33 закрывает элементЗЭ сравнени  и снимаетс  сигнал сброса с триггера 40 и с регистра 30. Еди5 ничный сигнал с второго выхода регистра 29 подготавливает к открытию элемент И 46. Триггер 40 включен в счетном режиме и формирует счетные импульсы дл  счетчика 42 и тактовые импульсы - дл  регистра 9.

0 После сн ти  сигнала сброса с регистра 30 тактовые импульсы 20 начинают сдвиг сигнала лог. 1 в этом регистре. Потенциальный сигнал с его первого выхода через элемент НЕ 35 снимает сигнал со счетчика

5 42. Так как регистр 31 находитс  в нулевом состо нии, то на выходе элемента НЕ 36 сформирован единичный сигнал, который через элемент ИЛИ 44, коммутатор 6 подаетс  на вход запись/чтение блока 8 пам ти

0 и устанавливает режим считывани  информации из этого блока. До сдвига сигнала лог. 1 в регистре 30 на его втором выходе формируетс  потенциальный нулевой сигнал, который подаетс  на элемент 34 сравнени 

5 и на управл ющий вход А/В регистра 9. На входах элемента 34 сигналы не совпадают и на его выходе формируетс  единичный сигнал , поступающий на вход P/S регистра 9. При указанной комбинации сигналов на уп0 равл ющих входах А/В, P/S в регистре 9 устанавливаетс  режим параллельного ввода информации. Одновременно, этот сигнал открывает элемент ИЛИ-НЕ, сигнал низкого уровн  поступает на вход выборки блока 8

5 пам ти. Из  чейки блока 8 пам ти, адресуемой счетчиком 4 (нулевой адрес) считываетс  первый байт массива. Этот байт подаетс  на группу В - входов/выходов регистра 9. Отрицательный импульс с выхода триггера

0 40 подаетс  на С-вход регистра 9 и обеспечивает запись данного байта в регистр 9. После формировани  единичного сигнала на втором выходе регистра 30 в процессе сдвига сигнала лог. 1 совпадают сигналы

5 на выходах элемента 34 сравнени  и снимаетс  сигнал с его выхода, с выхода элемента ИЛИ-НЕ 43. На входе P/S регистра 9 устанавливаетс  нулевой сигнал, на выходе А/В - единичный сигнал, При указанной комби- нации управл ющих сигналов в регистре 9

устанавливаетс  режим последовательного вывода и происходит преобразование записанного параллельного байта в последовательный код, т.е. сдвиг и побитный вывод байта с входа-выхода последовательного вывода (например, со старшего разр да) регистры 9. Импульсы сдвига формируютс  триггером 40 и подаютс  на С-вход регистра 9 и одновременно подсчитываютс  счетчиком 42. Каждый считанный бит подаетс  на мажоритарный элемент 13, где сравниваютс  с аналогичными битами, считанными с других каналов. На выходе элемента 13 формируетс  значение текущего бита по принципу большинства. В каждом канале скорректированный бит с выхода мажоритарного элемента 13 сравниваетс  с текущим битом данного канала на элементе 10 сравнени . Если значени  сравниваемых бит совпадают, то на выходе элемента 10 сигнал не формируетс , при несовпадении сравниваемых бит, т.е. при ошибке в канале, сигнал элемента 10 сравнени  подаетс  на элемент И 11, на который подаютс  строби- рующие импульсы триггера 40 через элемент И 46. Сигнал ошибки с выхода элемента И 11 подаетс  на счетный вход счетчика 12 ошибок. Кроме того, скорректированный бит мажоритарного элемента 13 подаетс  на вход Д-последовательного ввода регистра 9 и снова записываетс  в регистр 9. После описанного преобразовани  всех бит байта счетчик 42 открывает дешифратор 45, который снимает сигнал сброса сдвигающего регистра 31. Тактовые импульсы с входа 20 канала начинают сдвиг сигнала лог. 1 в регистре 31, который реализует режим перезаписи скорректированного байта из регистра 10 снова в блок 8 пам ти. Единичный сигнал с первого выхода регистра 31 инвертируетс  элементом НЕ 36, и через элемент ИЛИ 44, коммутатор 6 устанавливает режим записи на входе запись/чтение блока 8 пам ти. Сигналы с второго и третьего выходов регистра 31 через элемент 37 формируют импульс, который через элемент ИЛИ-НЕ 43, коммутатор б подаетс  в виде сигнала низкого уровн  на вход выборки блока 8 пам ти. При этом, в  чейку, адресуемую счетчиком 4 записываетс  скорректированный байт информации с В-входов регистра 9. Таким образом, по данному адресу производитс  генераци  информации. Сигнал с четвертого выхода регистра 31 модифицирует адрес счетчика 4 на единицу и через элемент ИЛИ 38 устанавливает в ноль регистр 29. При этом, происходит последовательный сброс в нуль через элемент НЕ 33 - регистра 30, через элемент НЕ 35 - счетчика 42 и через дешиф-.

ратор 45 - регистр 31. Устройство возвращаетс  в исходное состо ние дл  выполнени  следующего цикла считывани  очередного байта из блока 8 пам ти и его регенерации. 5 В процессе выполнени  описываемых преобразований и при наличии ошибок счетчик 12 накапливает их число до некоторого заданного по входу 27 порогового числа. При совпадении указанных чисел блок 15 срав0 нени  включает триггер 14. который выдает по выходу .25 сигнал ошибки данного канала . Процесс регенерации информации продолжаетс  по всем адресам, формируемым счетчиком 4. После одного цикла просмотра

5 всех адресов и формировани  сигнала на выходе старшего разр да счетчика формирователь 5 формирует импульс, который сбрасывает в нуль счетчик 12 ошибок. Описанный процесс повтор етс  до тех пор, по0 ка на управл ющие входы 19 каналов не будет подан потенциальный сигнал высокого уровн . Если текущий цикл записи скорректированного бита завершилс , счетчик 42 установитс  в нуль, и на инверсном выхо5 де дешифратора 45 установитс  единичный сигнал, то этот сигнал проходит через элемент И 32, сбрасывает в нуль счетчик 4 и снова переключает входы блока 8 пам ти через коммутатор 6 к входам. 16, 17, 18.

0 Режим вывода устанавливаетс  подачей сигнала высокого уровн  по входу 17 каждого канала, по входам 16 внешнее устройство устанавливает адреса  чеек дл  вывода информации из блока 8 пам ти, на вход

5 которого подаютс  импульсы синхронизации по входу 18 канала. Достоверна  информаци  выводитс  во внешнее устройство через выводы 21 каналов 1, 2 и 3.

Таким образом, в предложенном уст0 ройстве путем побитного сравнени  инфор- мации резервированных каналов обеспечиваетс  корректирование по большинству этих бит информации и регенерации ее в буферной пам ти, что повышает

Claims (2)

1. 5 достоверность выводимой информации. Формула изобретени  1. Устройство дл  вывода информации, содержащее первый канал вывода, содержащий первый и второй счетчики, блок па0 м ти, блок управлени , триггер, блок сравнени , регистр, формирователь импульсов , элемент И, причем инфармацион- . ные входы/выходы блока пам ти  вл ютс  информационными входами/выходами уст-.

   5 ройства, управл ющий и тактовый входы блока управлени   вл ютс  соответственно управл ющим и тактовыми входами устройства , третий и четвертый выходы блока управлени  соединены соответственно со счетным входом и входом сброса первого

   счетчика, вход сброса триггера и вход начальной установки блока управлени   вл ютс  входом начальной установки устройства, восьмой выход блока управлени  соединен с первым входом элемента И, отличающеес  тем, что, с целью повышени  достоверности выводимой информации , в него введены второй и третий каналы вывода, идентичные первому каналу вывода, а в каждый канал вывода - элемент сравнени , мажоритарный элемент, коммутатор , информационные входы первой группы которого  вл ютс  адресными входами, входом выбора режима и входом синхронизации устройства, выходы коммутатора сое- динены с адресными входами, входом записи/чтени  и входом синхронизации блока пам ти, информационные входы/выходы которого соединены с информационными входами/выходами регистра, первый и второй управл ющие входы и вход синхронизации которого соединены соответственно с п тым, шестым и седьмым выходами блока управлени , информацион- . ные выходы первого счетчика и первый и второй выходы блока управлени  соединены с информационными входами коммутатора , управл ющий вход которого соединен с четвертым выходом блока управлени , выход мажоритарного элемента соединен с информационным входом регистра и первым входом элемента сравнени , выход которого соединен с вторым входом элемента И, выход которого соединен со счетным входом второго счетчика, вход сброса которого соединен с выходом формировател  импульсов , вход которого соединен с выходом переполнени  первого счетчика, выходы второго счетчика соединены с информационными входами первой группы блока срав- нени , информационные входы второй группы которого  вл ютс  информационными входами устройства, выход блока сравнени  соединен с входом установки в единицу триггера, выход которого  вл етс  выходом сигнала ошибки устройства, один из информационных входов/выходов регистра соединен с вторым входом элемента сравнени  и первым входом мажоритарного элемента, первый вход мажоритарного эле- мента первого канала вывода объединен с вторыми входами,мажоритарного элемента второго и третьего каналов вывода, первый вход мажоритарного элемента второпГканала вывода объединен с третьими входами мажо- ритарного элемента первого и третьего каналов вывода, первый вход мажоритарного элемента третьего канала вывода объединен с вторым входом мажоритарного элемента первого канала вывода и третьим

   входом мажоритарного элемента второго канала вывода.
2. 2. Устройство поп. 1,отличающёе- с   тем, что блок управлени  содержит первый , второй и третий сдвигающие регистры, первый, второй и третий элементы сравнени , первый и второй элементы ИЛИ, первый и второй элементы 4, триггер, счетчик, дешифратор, элементИЛИ-НЕ, первый, второй , третий, четвертый и п тый элементы НЕ, первый вход первого элемента И  вл етс  управл ющим входом блока, тактовые входы второго и третьего сдвигающих регистров и вход первого элемента НЕ  вл ютс  тактовым входом блока, выход первого элемента НЕ соединен с тактовыми сходами первого сдвигающего регистра и триггера, первый выход первого сдвигающего регистра соединен с первым входом первого элемента сравнени  и входом второго элемента НЕ, выход которого соединен с первым входом второго элемента сравнени  и входом сброса второго сдвигающего регистра, первый выход которого соединене с входом третьего элемента НЕ, выход которого соединен с входом сброса счетчика, выходы которого соединены с входами дешифратора , выход которого соединен с входом сброса третьего сдвигающего регистра и вторым входом первого элемента И, выход которого соединен с первыми входами первого и второго элементов ИЛИ, и  вл етс  четвертым выходом блока, выход первого элемента ИЛИ соединен с входом сброса первого сдвигающего регистра, второй выход которого соединен с первым входом второго элемента И, выход которого  вл етс  восьмым выходом блока, пр мой выход триггера соединен с вторым входом второго элемента И, а инверсный выход - со счетным входом счетчика, информационным входом триггера и  вл етс  седьмым выходом блока, выход второго элемента сравнени  соединен с входом сброса триггер, выход второго элемента ИЛИ соединен с входом четвертого элемента НЕ и  вл етс  первым выходом блока, выход четвертого элемента НЕ соединен с вторым входом второго элемента сравнени , первый выход третьего сдвигающего регистра соединен с входом п того элемента НЕ, выход которого соединен с вторым входом второго элемента ИЛИ, второй и третий выходы второго регистра соединены Соответственно с первым и вторым входами третьего элемента сравнени , выход которого соединен с первым входом элемента ИЛИ-НЕ, выход которого  вл етс  вторым выходом блока, выход первого элемента сравнени  соединен с вторым входом элемента ИЛИ-НЕ и  вл етс  п тым выходом

   блока, второй выход второго сдвигающеготретьим выходом блока, третий вход перво- регистра соединен с вторым входом перво-го элемента ИЛИ  вл етс  входом началfaro элемента сравнени  и  вл етс  шестымной установки блока, информационные выходом блока, четвертый выход третьеговходы первого, второго и третьего сдвигаю- сдвигающего регистра соединен с вторым5 щих регистров подключены к шине логичевходом первого элемента ИЛИ и  вл етс  ской единицы устройства.

   рс/е.2

   fc/i.3