JPS59133751A - 誤り訂正復号方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＴＶ信号の垂直帰線期間に、ディジタル信号
としてコード化した文字φ図形情報を多重伝送するコー
ド方式文字ψＭ関する ものであり、特に伝送路で生じたビット誤りを訂正′す
ることによって最大限回復させようとする誤り訂正復号
方式に関するものである。

従来、ＴＶ伝送路を使用したこの種のサービスでは、欧
米のテレキストにおける番組番号など重要符号のハミン
グ符号化による誤り訂正機能と、文字符号のパリティビ
ットによる誤り検出機能に限られていた。また、すでに
発表されているいくつかの日本の文字コ、−ド放送実験
シメテムでは、・ｌブロック（８ビツトまたは１６ビツ
ト）中の１ビツトの誤りを訂正する２つの拡大ハミング
符号Ｈ（８，４）　、　Ｈ（ｔｓ、ｔｔ）が多く使用さ
れている。そのよ、うなシステムでは、誤りビットの少
ない伝送特性の俊れた回線には適しているが、インパル
スノイφ ズが多くｌブロク・り中ビット誤りが数ビットにわたる
ような誤り、あるいは伝送路特性が悪くビット誤り率が
１０１程度しかとれないものなどに対しては、十分な誤
り訂正機能を果たすことができない欠点があった。

そこで、塾本発明の目的は、上述の欠点を除去し、十分
な誤り訂正機能を発揮することのできる誤り訂正復号方
式を提供することにある。

本発明の他の目的は、上述の欠点を除去し、ＴＶ信号の
垂直帰線期間に、ディジタル信号としてコード化した文
字舎図形情報を多重伝送するコード方式文字放送の誤り
制御に好適な誤り訂正符号として、（２７３，１９１）
多数決符号を選択し、この抄数決゛符号を適切に復号す
ることで複数ビー／　）の誤り訂正を行うことのできる
誤り訂正復号方式を提゛供することにある。

かかる目的を達成するために、本発明は、多数決差集合
巡回符号のうちから、データビット２７ａ、情報ビット
１９１　およびノぐリテイビ゛ット８２ビットの信号を
用い、この信号から１ビ゛−ン）ｘ少させて、ｌパケッ
トを２７２　ビ・ソトで構成し、データビット２７２．
情報ビット１．１１０およびノくリテイビットー８２ビ
ットのデータ信号を形成して伝送し、伝送されてきたデ
ータ信号に、所定列がすべてｌの行列を乗算することに
より、誤り訂正確率を増大させて情報を復号できるよう
にする。

以下−に図面を参照して本発明の詳細な説明する。

まず、ＴＶ伝送路における誤りビットの性質について述
べる。第１図は野外実験によって実際にデータ信号を伝
送し、受信したときの比較的インパルスノイズの多い地
点での誤りバイト（８ビツト）中の誤りビット数の分布
の平均値を示す。１ビット誤りは８２％であり、８ビ、
、ト中１ビット誤りの訂正２ビ・、１・誤りの検出が１
能なＨ（８，４）拡大ハミング符号では、訂正効果が１
桁まで達しないことが分かる。また、第２図は送信信号
をインターリーブ配列とし受信信号をディンターリーブ
配列とした場合の同じ分布であり、１ビ′ツト誤１Ｊは
約８７．１％である。この場合には、訂正効果は２桁ま
で達しない。１７かも、標準配列およびインターリーブ
配列のいずれにおいても効率は低く、５０％にしかなら
ない欠点がある。当然、１８ビ゛ツト中１ビツトの誤り
訂正２ビツトの誤り検出可能なＨ（１ｆ３，１１）拡大
／＼ミング符号については、効率は６８．７％とＨ（８
，４）に比べて改善されるが、ブロック誤り率が改善さ
れることはない。

つぎに、１パケツト中の誤りビット数の分布側とついて
見てみると、第３図に示すように、インノぐルス地域で
は１〜８ピツ、トまでの誤りが９９．１％を占め、第４
図に示す波形歪地域ではすべてが１〜８ビット誤りとな
っている。また、１ノくケット中の誤すバースト長（誤
りが始まってから終るまでのビット長を意賄し、中間ビ
ットの正誤は問わない）の分布をインパルス地域および
波形歪地域について、それぞれ、第５図および第６図に
示す。

６８ビット八−スト誤りの訂正が可能な符号を使用した
としても、インパルス地域では、約８２％で１桁の改善
（第５図）であり、波形歪地域では約７５％で１桁の改
善まで達しない（第６図）。

したがって、短縮巡回符号のインターリーブ化などのた
だ単なるバースト誤り訂正符号では多くの効果が期待で
きない。

第７図および第８図は、それぞれ、典型的なインパルス
地域および波形歪地域におけるｂ／ｎ　　（ｎ：ｌブロ
ックの長さ、ｂ：１ブロツク中の誤りビット数）に対す
る誤りブロックの頻度割合の累積分布を示したものであ
る。両図からブロック長を長くして訂正した方がより有
利であることが分かる。すなわち、第７図では、ブロッ
ク長をｎ＝８とすると、すべて・の誤リブロックを訂正
するためには、ｂ／ｎ　＝０．７　、すなわち８ビツト
中６ビツトまでの誤りを訂正しなければならない。ある
程度の効率を保ちながら、これを実現することはとうて
い不、可能である。しかし、ブロック長ｎ＝２７２（文
字コード放送の１パケツト長）とすると、ｂ／ｎ　＝０
．０４程度ですべての誤りが訂正可能となる。第８図か
ら波形歪地域でも同様にｎ　＝　２７２でｂ／ｎ　＝　
０．０３程度ですべての誤りを訂正することができるこ
とがわかる。

以上により、ブロック長をできるだけ長くして１パケツ
トを１ブロツクとして訂正した方が訂正能力の点から有
利であり、実現性もあることがわかる。

今まで述べたＴＶ伝送路のビット誤りの性質を名産した
訂正能力、効率、アルゴリズムの容易性。

誤り訂正と検出の同時機能、パケット偶号への適合性等
を評価した典型的な誤り訂正符号の４種類についての比
較を次の第１表に示す。

第１表 ０：良　Δ：竹通　×：不可 第１表から分かるように、多数決符号がすべてにわたっ
て欠点の少ない平均的な得点を得ており１文字コード放
送の誤り制御に最も適しでいる。

今までに多くの多数決符号が発見されているか、°パタ
ーン方式文字放送との両立性を考えると、（ｌパケット
＝　２７２　ビット）差集合巡回符号である（２７３　
、１！３’ｌ　’）符号をｌビット短縮化した（２７２
，１９０）ビットが日本の文字コード放送には最適であ
る。この符号は、 誤り訂正能力については、■パケット中８ビットのラン
ダム誤りを訂正することができ、第３図と第４図から、
インパルス地域では、８８．１％、波形歪地域では１０
０％の誤り訂正効果を期待でき、そこで本発明ではかか
る符号を用いる。

この符号の原理について述べる。最初に多数決符号につ
いて説明する。最も簡単な例として、符号長７．情報点
数３のＭ系列符号について考える。この符号のパリティ
検査行列Ｆは、で与えられる。雑音を表わすベクロルｅ
を一駈”’（ｅｏ＋ｅ重・・・ｅも） とし、シンドロームＳを ＠＝　（Ｓｏ　　Ｓ＋　、Ｓ２　、Ｓ３　）とすれば、 ’！＝Ｈｅ” で与えられる。ここで、ｔは転置を表わす。

す Ｓ、　、Ｓ２およびＳ　、　＋Ｓ３で構成される複合パ
ーティ検査ＡＩ　＋Ａ２　＋Ａ３を求めると、Ａ１＝Ｓ
ｏ＝ｅｏ＋ｅ２＋ｅ３ Ａ２　＝　Ｓｙ　＝　　ｅ６　＋　ｅ１＋　ｅ５Ａ３　
＝　Ｓ４　＋　Ｓ２　＝　ｅ６　＋　８４　＋　ｅ６が
得られる。ここで、　ｅ、）はＡｔ　、Ａ２１Ａ３　（
７）ｔべてに含まれ、その他のｅｌ　〜ｅ（、は、Ａ、
　＋Ａ２　。

Ａ３にただ１つ含まれている。このとき、Ａ１゜Ａ２　
＋Ａ３はｅｏに関して直交しているという。

ｅ０〜ｅ６のうち、　ｅ、）に誤りがあった場合、Ａ、
　＝　　Ａ２＝　　Ａ３　＝　１となる。その他のｅ０
〜ｅ６−に課りがあった場合はＡ、　、Ａ２．Ａ３のう
ちいずれか１つが１である。したがって、　ＡＩ　＋Ａ
２１Ａ３のうちしきい値２にしておけば、多数決回路の
出力は誤りビットｅｏを訂正することができる。Ｍ系列
符号は巡回符号なので、上記の動作を７回繰り返し行え
ば、７ビツトのうちの１ビット一りは必ず訂正すること
ができる。

第９図は上側の誤り訂正を行う本発明誤り訂正回路の実
際のハードウェア構成を示す。ここで、１００は７ビフ
トの入力信号である。シンドロームレジスタ１０１の初
期値はすべて°゛０”にセットしておく。１０２は入力
データ１００を一時蓄えておく−ためのバッファレジス
タである。入力信号１００がすべてバッファレジスタ１
０２に完全に入るまで、同じデータ１００がシンドロー
ムレジスタ１０１にもロードされる。このときまで多数
決回路１０９は動作していない。１０３〜１０７は２を
法とする加算器である。７ビツトの全データがレジスタ
１０１および１０２に完全に入った時点で、誤り訂正動
作に入る。即ち、多数決回路！０９が動作を開始する。

多数決回路１０９への３つの入力１１１，１１２．およ
び１１３のうち２つまたは３２が１゛°のとき、はじめ
て多数決出力１１４が°°１゛となり、加算器１０７に
おいて、誤りビットを訂正する。それと同時にその誤す
ビ、ットによるシンドロームへの影響を除去するために
、シンドロームレジスタｌＯ１の修正を多数決出力＋１
４によって行う、この動作によって誤り訂正が完全に正
しく行われたか否かを判定することとなる。すなわち、
全ビットの訂正動作終了時に正しく誤り訂正が行われて
いれば、シンドロームレジスタ１０１はすべて“０°°
になっているはずである。このとき、シンドロームレジ
スタ１０１　（７）すべてのビットが°°Ｏ″でないと
きは、正しい誤り訂正が行われなかったと判定すればよ
い。この例の生成多項式は、 Ｇ（り＝ｘ’　＋ｘ２＋Ｘ＋１ であり、バッファレジスタ１０２の先頭ビットに誤りが
あって訂正動作を行った時点では　ｘ　７のビットに相
当する。したがって、　×７によるシンドロームレジス
タ１０１への影響は、 となり、多数決出力１１４によるシンドローム修正ビッ
トが必要となる。ただし、上式（）は剰余類を表わす。

つぎに実際にデータを送信した場合の例について述べる
。生成マトリックスは、 なので、３ビツトの情報００１に対して、符号Ｃは、 Ｃ＝　（００１）　Ｇ ＝　００１０１１１ となる。この符号が誤りなしで伝送された場合、受信側
でのシンドロームは、当然ｏｏｏｏとなる。シンドロー
ムレジスタ１０１内のビット変化を追ってみると。

０１００　　　先頭から４ビツトまでロード１０１０　
　　先頭から５ビツトまでロード１１０１　　　先頭か
ら６ビツトまでロード００００　　　先頭から７ビツト
までロードのようにシンドロームレジスタ１０１はｏｏ
ｏｏとなり、すべての情報は誤りなしの状態で、出力端
子＋１０から出力される。

つぎに、２ビツト目に誤りがあった場合について調べて
みる。この場合、受信データは０１１０１１１となる。

したがって、シンドロームＳ（＋１）は。

となる。シンドロームレジスタ１０１の内容は、１１１ となる。訂正動作について検討してみると、０１’１１
　　　　０　　　０　　　　１　　　　０１１０１　　
　　　　　　　１　　　　　　１　　　　　　　　１　
　　　　　　　１　　　　　２ビツト目ｏｏｏｏ　　　
　　ｏ　　　　ｏ　　　　ｏ　　　　。

となり、２ビ゛ツト目の誤りを訂１１：、できる。

つぎに、本発明で（２７３，ｌｌ］１）多数決符号を選
んだ根拠について述べる。今までに知られている多数決
−符号は最大長系列符号、ハミング符号、ユークリッド
幾何学符号、有限射影幾何学符号、差集合巡回符号など
がある。これらのうち最大長系列符号、ハミング符号、
ユークリッド幾何学符号は、すべて符号長ｎが２′−■
の形になっており、ｌパケットを１ブロンクとするには
、ｍ＝９、ｎ＝５１１　とし、この符号をｎ　＝　２７
２になるまで、２３９ビット分短縮化しなければならな
い。ところが短縮化によって伝送効率は極端に低下する
。また、有限射影幾何学符号は、ｎ＝（２″′−１）／
（２５−１）に取れるが、符号を短縮化して１パケツト
中８ビツトまでの誤りを訂正でき、効率が１９０／２７
２以上得られるものはない。

（２７３，１９”１）多数決符号は、差集合巡回符号か
ら得られるもので：　０，１８，２４，４１３，５０，
１３４，１０３，１１２゜１１５．１２１３，１２８，
１５１３，１８８，１８７，１８８，１９８，２０１の
すべての整数の相互の差が互に異なり、かつｎ＝２？３
を法として１〜２７２までの数すべてに１回だけ表われ
ることを利用している。この符号の生成多項式％式％ （１） で表わされる。また、多数決回路への入力Ａ１〜Ａ、ｌ
ｌは、 Ａ、＝Ｓ、。＋５ｓ Ａ２　＝気を 人３　　＝　５１６　＋　５ｚｌ Ａ４　　＝　Ｓｓ＊＋　Ｓｈ＋　ＳａｇＡ５＝　Ｓｑｔ
＋　Ｓｇ＊＋　　Ｓｒｓ　　＋　５１２Ａ　６　　＝　
　’；６ｒ＋　　ＳＫＩ　＋　Ｓａｑ　＋　　Ｓ＠＠　
＋　　５ｉｒＡ７　　＝　８４＆＋　ｓ、ｑ＋　Ｓｊｒ
＋　　５３Ａ１３　　　＝　　Ｓｑｍ　＋　　Ｓ１１＋
　　Ｓｊｏ　＋　　ＳｌｌＡｇ　　＝　ＳＭＭ　＋　Ｓ
ｑｏ　＋　Ｓｓ４＋　Ｓｒ（＋　Ｓ’！ＩＡ＃　　＝　
　５ＬＩＩ　＋　　Ｓ、１＋　　Ｓｐ＋　　Ｓ５Ｂ＋　
　　ｓ　ｂ　　＋　　　８２Ａｎ　　＝　Ｓｅａ＋　８
４１１＋　Ｓｔｈ＋　Ｓ５ｑ＋　ＳｓＩ＋　　Ｓ４　　
＋　　５６Ａｈ　　＝　％１＋　Ｓ４１＋　ＳＢＢ＋　
Ｓ＠ｆ＋　５２６ＡＢ　＝　Ｓ＋ｙ＋　ＳＭ＋　％ｘ＋
　Ｓｓ＋　＋　Ｓｕｔ＋　Ｓ＋１ｌＡＨ＝　Ｓｅｔ　＋
　ＳＱ＋＋　’ｓｓ＋　Ｓ＋＋＋　Ｓｓ＊＋　Ｓａ＋　
Ｓｌ＆Ａｙ　　＝　Ｓｅ４　＋　Ｓ６２＋輛＋Ｓ傳＋Ｓ
コｚ＋ｓｕ＋　　’；ＢＡｎ　　　＝　　Ｓｕ、＋　　
９Ｂ＋　　Ｓｓｘ＋”ｘｌ＋　　ｓｖ＋＋　　ｓＱ＋　
　　ｓ。

Ａｎ　　　＝　　Ｓｌｌ　＋　　Ｓｆ’ｌ　＋　Ｓｏｌ
　＋　　ｓ、ｑ＋　　Ｓ＠＋　　　Ｓｅ　　＋　　　Ｓ
７となる。

次に、本発明を実施するにあたって、送出側のイに゛号
送出回路を第１０図に示す。ここで２００は１８０ビツ
トを表わす。すなわち、この情報ビット２００は、もと
の符号から１ビツトだけ短縮化して情報部が１９０ビツ
トとなったものである。パリティレジスタ２０１の８２
ビツトすべての初期値は°°Ｏ°°とする。スイッチ２
０２，２０３および２０４は最初実線側の位置にあるも
のとする。情報ピッ）　２００はスイッチ２０４を通し
て、そのまま送出パケット信号２０５となる６それと同
時に、この情報ビ・ント２００はスイッチ２０３および
２０２を通って、更に加算器２０６を経て、パリティビ
ットを生成する。その生成方法は、（１）式のＧ（ｘ）
によっている。すべての情報ビット２００が送り出され
た後のパリティレジスタ２０＋の内容がさきの情報に付
加すべきパリティビットとなる。したがって、その時点
からスイッチ２０２，２０３および２０４を破線側の位
置に切り換え、パリティレジスタ２０１内の信号を送出
パケット信号２０５として出力する。このようにして、
ｌパケット分の信号（２７２，１９０）が、情報ビット
、パリティビットの順で出力される。

次に、このようにして送出された信号についての、本発
明による復号回路の一例を第１１図に示す。ここで、３
００は誤り訂正すべき入力信号であり、゛受信信号であ
るが、データの先頭に°°Ｏ゛を付加し送出側で短縮化
した１ビツトをつけ加えである。したがって、全体で２
７３ビツトとなっている。その他は第９図で説明した例
と原理的に同じ構成となっている。３０１は訂正すべき
データを格納するデータレジスタであり、２７３　ビッ
ト分確保されている。３０２はシンドロームレジスタで
、８２ビツトのシフトレジスタからなっている。また、
３０３〜３２３は２を法とする加算器であり、多数決回
路３４１への入力信号を生成する。加算器３０７〜３２
３への入力の数字はシンドロームレジスタ３０２のレジ
スタナン／ヘーの出力を表わす。例えば、加勢器３０７
の入力５．１０は、シンドロームレジスタ３０２のレジ
スタ段！９５　、Ｓ＋ｓの・出力を表わす。２を法とす
る加算器３０７〜３２３の各出力３２４〜３４０を多紗
決回路３４１に供給し、その多数決出力、すなわチ訂正
信号３４２とレジスタ３０１の出力とを、２を法とする
加算器３４３に供給する。

シンドロームレジスタ３０２の初期値はすべて５ｏ＝ｏ
、・　、ｓ、、＝ｏとする。信号３００のすべてのビッ
トがデータレジスタ３０１に書き込まれるまで、多数決
回路３４１は動作しない。データレジスタ３０１に全デ
ータが入った段階で最初のシンにロームがレジスタ段５
ｏ−Ｓ、、によって設定され、多数決回路３４１がしき
い値９で動作し、先頭ビットの誤り訂正に入る。シンド
ローム計算を１ビツト進めるごとに誤り訂正とデータレ
ジスタ３０１の１ビツト歩進を行い、加勢器３４３では
レジスタ３０１の出力を訂正信号３４２で訂正し、以っ
て、誤り訂正後のデータ３４４を出力する。

以上に述べた復号回路は、復号の手順を示した概略の構
成であるが、実際の文字コード放送用受信機で使用する
場合の具体的な回路構成例を第１２図に示す。ここで、
４００はＣＰＵパスライン、４０１はｃｐｕ　　（図示
せず）からの１８ピント出力ポート、４０２はｃｐｕか
らの１６ビツト人カポート、４０３はフィードバック機
能をもつ８２ビツトのシンドロームレジスタ、４０４は
データレジスタ、４０５は１７個の多数決入力回路を含
む多数決回路、４０６は出力用１６ビツト並列−直列変
換回路、４０７は入力用ｌθビ゛フト直列−並列変換回
路、４０８は１８ビットパルス発生回路、４０９はロー
ド・コレクトゲート発生回路、４１０はゲート回路、４
１１はレディー信号発生回路、４１２はエラーステータ
スレジスタ、４１３・は１６ビツトパラレル入力データ
、４１４は１６ビツトパラレル出力データ、４１５はス
タート信号、４１Ｇはロード信号、４１７はコレクト信
号、４１８はロード・エンド信号、４１９はクロック信
号、４２０は入力シリアルデータ、４２１は出力シリア
ルデータ。

４２２は１６ビツトクロツク信号、４２３は８２ビツト
シンドロームデータ、４２４は誤り訂正信号、４２５は
エラーステータス信号、４２６はレディー信号、４２７
は１６ビツトキヤリ一信号等を表わす。

−まず、ＣＰＵは、スタート信号４１５を送り、シンド
ロームレジスタ４０３をすべてクリアし、ロード・コレ
クトゲート発生回路４０９を制御しロードゲート信号４
２８を発生させる。この４Ａ号によりシンドロームレジ
スタ４０３への入力信号４２０は順次にシンドロームレ
ジスタ４０３ヘロードされることとなる。つぎにＣＰＵ
は、出カポ−）　４０１内のデータレジスタへ１６ビツ
トデータを書込み、ロード信号４１１３を出力する。ロ
ード信号４１Ｂは１８ビ一２トパルス発生回路４０８か
ら歩進用１６ビツトのクロック信号を出力し、並列−直
列変換回路４０８内のデータを読み出し、シンドローム
レジスタ４０３およびデータレジスタ４０４へデータを
ロードする。１６ビツトクロツク信号のもとになるのは
クロック信号４１８であり、５ＭＨｚ以上の信号であれ
ば、数Ｈ以下の処理待間で１パケツトの誤り訂正が可能
である。また、このロード信号によってレディー信号発
生回路４１１をリセットし、ビイジーとする。　１８ビ
ツトの歩進用クロックの送−出が完了すると、１６ビツ
トキヤリ一信号４２７が発生して、レディー信号発生回
路４１１をレディー状態にする。そのレディー信号４２
ＧによってＣＰＵに次の指令の催促を行う。ｌパケット
２７２ビツトについて以上の操作を繰り返し行う。した
がって、２７２／１６＝　１？回データセッＩ・とロー
ド命令の出力を行うことどなる。

すべてのデータを並列−直列変換回路４０６にセ、ツト
し、ロード命令を出し終えた時点でＣＰＵはロードエン
ド信号４１８を出力し、シンドロームレジスタ４０３を
１ビツトだけ歩進させる。これは、１ビツト短縮分であ
り、その後は先頭ビットからの訂正に入ることができる
。誤り訂正は１６ビツトづつ行い、その都度、誤り訂正
後の１８ビツトデータをＣＰＵが読み取る。コレクト信
号４１７はＣＰＵからの誤り訂正命令であり、このｌ命
令によってデータレジスタ４０４の先頭にある１６ビツ
トデータの誤りが訂正される。コレクト信号４１７によ
ってロード信号４１８によるロード命令のときと同様に
、１６ビツトパスル発生回路４０８から１６ビツトクロ
ツク信号が出力され、レジスタ４０３および４０４を、
それぞれ１６ビツトづつシフトする。データレジスタ４
０４の先頭は、誤り訂正信号４２４によって誤りがある
と判定された場合には、そのビットを反転して直列−並
列変換回路４０７へ順次ロードする。

誤り訂正信号４２４は多数決回路４０５の出力であり、
コレクト信号４１？によって制御されるロード・コレク
トゲート発生回路４０８の出力信号によって制御される
。データロード時と同様に、１６ビツトの誤り訂正が終
了した時点で、レディー信号４２θによってＣＰＵに１
６ビツト分の誤り訂正が終了し、直列−並列変換回路と
してのレジスタ４０７にデータがロードされていること
を知らせる。この動作を１７回繰り返すと、パリティ−
を含めた誤り訂正後の２７２ビツトデータを復元するこ
とができる。

４１２は、シンドロームレジスタ４０３の８２ビツトの
各ビット４２３を入力とするＡＮＤゲートからなるエラ
ーステータスレジスタであり、シンドロームレジスタ４
０３の内容がすべてＯ°°になっているか否かをチェッ
クする。この状態は、エラーステータス信号４２５をＣ
ＰＵが読めば、正しく訂正が行われたか否かを判定する
ことができる。すなわち、シンドロームレジスタがすべ
て°゛０゛′のときのみ、誤り訂正が正しく行われたと
判定する。

以上は、１６ビツトごとにデータロードを行い。

また１８ビツトごとに誤り訂正後のデータをＣＰＵが読
み取る方式であったが、当然８ビツトごと、３４ビツト
ごと、８８ビツトごと、　１３８　ビットごと等につい
ても原理的には同じである。現在考えられるハードウェ
アの規模からは、　１８ビット程度が適当であろう、ｌ
命令当りのビット数を多くすると、部分４０１，４０２
，４０１３．４０？、などの回路構成が大となる。

多数決符号は、多数決素子数が多くなると実際に使用す
る論理回路が指数関数的に増加する。したがって、本発
明のように多数決入力が１７となるような符号は、実際
には用いられない。そのための論理回路を実現するため
の論理式のＯＲ入力の数は、 ＭＯＲ＝吸ｎｃ　ｌ −ロ１ となり、ＯＲ入力素子数は１０４オーダとなり、実際の
家庭用受信機の誤り訂正方式としては不適当なものとな
ってしまう。また、１７ビツト入力のＲＯＭで実現しよ
うとすると、２１″ビフトのＲＯＭとなり、特殊な大規
模ＲＯＭが必要となって、これまた家庭用受信機の誤り
訂正方式としては不適当なものになってしまう。

そこで、本発明では、例えば第１３図に示す回路によっ
て、慣例の最も簡単な論理素子によって、１７人力の多
数決入力論理を実現することができる。

第１３図において、５００および５０１はそれぞれ８つ
の多数決入力を表わしている。５０２は、残余の１つの
多数決入力を表わしている。５０３および５０４は、４
　Ｘ　２５８　ビットのＲＯＭであり、５０５および５
０Ｂは、それぞれ、　ＲＯＭ　５０３および５０４から
の４ビツト出力を表わしている。５０７は通常の加算器
であり、５０８はその加算出力を表わしている。

５０９は比較器であり、５１０は比較器５０８のＢ個入
力、５１１は比較器５０９のＡ＞Ｂ出力を表わしている
。

まず、８ビット人力５００はＲＯＭ　５０３によってそ
のｌの数を４ビツト表示の出力５０５として出力する。

例えば、　ＭＯ＝　１　、旧＝　Ｍ２＝　Ｍ３＝　Ｍ４
＝　Ｍ５＝阿θ＝Ｍ７＝０のときには、出力５０５は９
°１０００°゛のようにｌを表示する。同様に、もう一
方の８￥ツト入力５０１　’についてもＲＯＭ　５０４
によって、そのｌの数として出力５０Ｂが出力される。

加算器５０７では出力５０５および５０６の２進数と、
キャリーとしての１７番目の多数−決入力旧８とを加算
し、出力５０８を出力する。比較器５０９では、Ｂ個入
力５１０を８に固定しておき、Ａ個入力５０８が、入力
５１０より大きい場合のみ、Ａ＞Ｂ出力５１１へ１″を
出力する。このような回路構成によって、１７個の入力
のうち９個以上が１の場合の多数決の検出が可能となる
。

以上、本発明による文字コード放送の誤り訂正に適した
（２７２，１９０）多数決符号の原理と、実際の受信ロ
ジック回路構成法について説明したが、実際の信号伝送
時には、パリティ−信号の８２ビ・ントのみ、あるいは
情報信号１８０ビツトのみを反転させて伝送し、受信側
で元にもどすような方式にすべきである。これは、パケ
ット内の信号がすべて０゛であった時に符号語とならな
いようにするためである。

なお、上側では、一度パケット信号をＣＰｕのＲＡＭ内
に取り込んだデータを誤り制御用Ｉ１０に出力し、誤り
訂正後のデータを再度読み取る方式であったが、当然Ｃ
ＰＵのＲＡＭに取り込む前に誤り訂正処理する方法も考
えられる。その場合は、誤り訂正処理時間に、シフトレ
ジスタへのロード時間と同じ時間を要するので上述した
のとほぼ同じ構成の・誤り訂正回路が２個以上必要とな
る。

以上に、ＴＶ倍信号ＢＬ伝送路のビット誤り特性に適し
た誤り訂正方式について述べてきたが、この方式によれ
ば、強力な誤り訂正効果を発揮させることができる。ま
た、２７２　ビットを一括誤り訂正処理するいかなる他
の誤り訂正方式よりも簡単な復号回路によって実現が可
能なので、安価なハードウェア構成が要求される家庭用
受信機端末の誤り訂正回路に適している。さらに、誤り
訂正動作と同時に誤り検出機能をも持っているので、誤
字表示の許されない放送用の誤り訂正方式に適している
。

この方式は、すでにパターン方式文字放送として電波技
術審議会から答申がなされた方式と同じＴＶ倍信号１走
査線当り、２７２ビツトのディジタル信号を伝送する方
式なので、将来は文字コード放送以外にファクシミリ用
のディジタルファクス。

コンピュータソフトウェアを伝送するソフトウェア放送
、目の不自由な人達のための点字放送等その他のコード
放送を実施するときにも、ビットレートが同じであれば
、すべて同じ方式で誤り訂正が可能である。

このように、　（２７２，１９０）多数決符号は、■パ
ケット中の任意の位置に生じた８ビツト以下の誤りをす
べて訂正することができるが、９ビツト以上の誤りに対
しては、訂正可能な誤りパターンがほんの少しあるもの
の、大抵の誤りパターンは訂正不可能である。

そこで、以下では、８，１０，１１．１２ビット程度の
誤りの場合にもかなりの割合で訂正することのできる本
発明の他の例について説明する。

なお、以下の例では、９ビツトについては、すべての誤
りを訂正することかでき、以てページ誤り率を大暢に改
善させることができる。

まず、本例の原理について述べる。上述したように、（
２７３，１９１）の生成多項式〇（×）は、Ｇ（ｘ）　
　＝　　１１”＋　　１”＋　　Ｘりｂ　＋　、、＞ｌ
　＋　、４７＋　、４４＋　、Ｉ≦＋　、ｓｚ＋　、Ｑ
＋！”＋　Ｉ＋”＋　ｘ”＋　ｘ”＋　ｘ”＋　ｘ”＋
　！”＋　１４　＋　１であり、マトリックス表示では ただし、■は１１１１　Ｘ１９１の単位マトリックス、
Ｐは８２Ｘ１８ｆのマトリックスを表わす。

また、チェックマトリックスＨは、 となっている。マトリックスＨの８２行のベクトルの線
形結合によって各々の先頭ビット上で直交する゛ような
復号チェックマトリックスを構成することができる。こ
の１７個の復号チェック式の先頭部分だけを抜き書きし
てみると１次式のようになる。

受信ベクトルｒは、 τ＝ｃ＋ｅ と表わせる。ただし、Ｃはコード信号、ｅは誤り信号で
ある。したがって、復号チェックをかけた式は、 ｒ　　　・　　　Ｈ＋Ｔ　＝　　　（ｃ＋ｅ）　　　＠
　　　　ｏ、で　−、Ｈ，Ｔとなるので、誤りだけ考え
ればよい。以下の説明ではｅＨ，を考える。

ここで、　ＨｌはチェックマトリックスＨより線形変換
により求めた複合マトリックスである。

ここで、９ビット以上誤りがあった場合のことを考えて
みる。なお、８ビツト以下の誤りについては、符号の原
理から当然すべて訂正可能である。

（１）　　先頭の９ビットすべてが誤りのときエラーベ
クトルｅは、 ｅ　＝　　（１，１，１，１，１，１，１，１，１，０
，０，Ｏｓ”　　、０）となり、よって、 ｅＪ　　＝　　（１，０，１，０，１，１，１，０，０
，１，０，１，１，０，１，０゜１．０，１） となり、ｌの個数は１１なので、しきい値９を越え、１
ビツト目を訂正する。残りの８ビツトは当然すべて訂正
可能なので、結局この９ビットの誤りは訂正可能である
。

従って、９ビット誤りの場合は、誤って訂正動作を行う
前に先頭の誤りを発見し、そのビットを訂正してしまえ
ば、残り８ビツトの誤り訂正が可能なので、すべての９
ビット誤りが訂正可能となる。このことから１度誤り訂
正を行い、訂正不可能だったときは、データ自身を１ビ
ツトまたは、複数ビットだけ巡回シフトさせて再度誤り
訂正を行えば、いつかは、先頭の誤りビットにぶつかり
、９ビット全部のデータの誤りを訂正できるようになる
。

（２）次のような１０ビツトの誤りの場合を考えてみよ
う。

ｅ　＝　　（ｒ、ｔ、ｔ、＋、＋、ｉ、ｔ、ｌ、＋、＋
、ｏ、ｏ、ｏ、ｏ、・　　、０）ｅＨｌ”　＝　（１，
０，１，０，１，Ｉ、０，０．Ｉ、Ｏｊ、１．０，１．
１．＋）。

１） となり、ｌの・個数は１０個なので、先頭ビットを訂正
する。残りの９個の誤りは（１）項において述べたよう
にすべて訂正できるので、このような形の１０個の誤り
は訂正できる。

（３）次に先頭の１１ビツトがすべて誤りの場合には、 ｅ　＝　（１，１，１，１，１，１，１，１，１，１，
１，０，０，０，・・−，０）ｅＨ１丁　＝　　（１，
０，１，０，１，１，０，０，１，０，１，１，０，１
，０，０゜ｌ） となり、１の個数は９なので、先頭ビットは訂正できる
。残りの１０個の誤りは、（２）項で述べたようにすべ
て訂正可能である。したがって、上記のような誤りパタ
ーンについては、すべての誤すビットを訂正することが
できる。

（４）同様に先頭の１２ビツトがすべて誤りの場合には
、 ｅ　＝（１，１，１，１，１，１，１，１，１，１，１
，１，０，・・・、０）ｅＨ＋Ｔ＝　（１，０，１，０
，１，１，０，０，０，０，１，１，０，１，０，０゜
ｌ） となり、ｌの個数は８なので、先頭ビットに誤りかあっ
たにもかかわらず誤り訂正は行わない。正しい訂正は不
可能である。

（５）つぎに、同じ１１ビツトが連続して誤りであって
も、そのうちの２ビツト目から誤りがつづく場合を考え
てみる。

ｅ　＝　（０，１，１，１，１，１，１，１，１，１，
１，１，０，０，・−・、０）１が９個立っているので
、先頭ビットが正しいにもかかわずこの先頭ビットを訂
正してしまう。したがって、最後のビットまで誤り訂正
しても、正しく訂正されない。正しく訂正されないこト
ハ、シンドロームレジスタの内容カスへて°°Ｏ゛の状
態にならないことから判断できる。

この時は、データを１ビツト分だけ巡回的にシフトさせ
る。それによって誤りデータは、（３）項で説明したも
のと同じ形になるので、今度は訂正可能である。

ここでは、２７３ビツトの先頭の１ビツト目で直交する
ように、複合マトリックスＨ１を構成したが、差集合の
原理から２ビツト目で直交するマトリックスを構成する
こともできる。この場合には前の実際の回路例で説明し
たロードエンド命令（短縮ビット分の１ビツトシフト）
は必要なく、２ビツトの先頭から誤り訂正動作に入って
行くことができる。したがって回路構成が簡単になる利
点が生じる。

このように、１群の誤りビットのうち、なるべく早い時
期に先頭ビットを訂正してしまえば、残った誤りビット
を高い確率で訂正することができる。

従って、（１）項においても述べたとおり、１度訂正動
作を行い、誤り訂正か完全にできなかったことがわかっ
た時点で、巡回符号の巡回性を利用して、受信データを
１ビツトづつシフトして訂正すれば、９ビット以上の誤
りに対して誤り訂正を行うことのできる可能性が増加す
る。

誤り訂正動作のフローは第１４図のようになる。

第１５図に本例を実施するための実際のハードウェアの
構成例を示す。ここで、６００はｃｐｕ　　（図示せず
）のパスライン、６０１はＣＰＩＪ出力ボート、６０２
はＣＰＵ入力ポート、６０３は並列−直列変換回路、８
０４は直列−並列変換回路、６０５および６０６はゲー
ト回路、６０７および８３７は２を法とする加鐘器、６
０８はデータレジスタ、８０８はシンドロームレジスタ
、６１Ｏはタイミングジェネレータ、６１１はエラース
テータスレジスタ、６１２は多数決回路である。６１３
はスタート命令信号、θ１４はクリア信号、６１５はロ
ード命令信号、６１６はロードゲート信号、６１７はロ
ードクロック信号、６１８はコレクトゲート信号、８１
８はコレクトクロック信号、６２０はエラーステータス
信号、８２１は８２ピツドシンドロ一ム信号、８２２は
誤り訂正信号、６２３ぜ は訂正終了信号、６２４はフエ・ンチ命令信号、６２５
はフェッチレディー信号、６２８はフェッチクロック信
号、６２７はロードデータ、６２８はフェッチデータ、
６２８はロードシリアルデータ、８３０は巡回したロー
ドデータ、６３１はシンドロームを求めるための、ある
いは、データ再配列のためのロードデータ、６３２は元
データ値をシフトした形で保持しておくためのデータレ
ジスタ、６３３は誤り訂正後のデータ、６３４は１ビツ
トずらせて再配列したデータ、８３５はデータシフトク
ロック信号、６３８はパラレルロード信号を表わす。

次に本例の回路動作について述べる６回路動作の説明は
、（１）　ＣＰＵから初期データをロードするロードモ
ード、（２）誤り訂正をかけるコレクトモード、　（３
）　ＣＰＵが誤り訂正後のデータを読み取るフェッチモ
ードの３モードに分けて行う。

（１）　　　ロードモード ＣＰＵは２７２　ビットの１１パケット分の信号を取り
込むと、スタート命令６１３を発生し、リセット信号６
１４によって、８２段シンドロームレジスタ６０８のす
べてのレジスタ段を０°°とする。つぎに、ＣＰＵは出
力ポートヘロードすべきデータをセットし、ロード命令
信号８１５を発生させる。パラレルデータ６２７はレジ
スタ６０３にロードされる。ロード制御信号６１６によ
って、ゲート回路８０５および６０６が制御を受け、入
力信号６２９が、シンドロームレジスタ６０９とデータ
レジスタ６３２へ順次にロードされる。ｌパケット分の
信号は２７２　ビットであるが、１＋７縮したｌビ゛ッ
ト目は°°０゛°データとしてセットする。並列−直列
変換器８０３へのパラレル≠−夕は、８，１６ビツト単
位等で供給する。したがって、このロード操作は、３５
．１８回等行うことにナル。シンドロームレジスタ６０
９およびロードデータレジスタ６３２ヘロードし終ると
、パラレルロード信号６３６のタイミングでレジスタθ
３２のデータをすべて、デ−タレジスタ６０８ヘロ−ド
よって、誤り訂正信号６２２はまだ出力されない。

（２）　　コレクトモード ＣＰＵからのロード操作が終了すると、誤り訂正モード
に入る。コレクトクロック信号６１９は２７３ビ・ント
連続して出力される。ただし、先頭のｌビ・ン、ト分は
短縮しているので、コレクトゲート信号６１８は、先頭
の１ビツトを除いた２７２　ビット期間となる。多数決
回路６１２より誤り訂正信号８２２を出力する場合は、
第４図で説明したのと同じ動作によってデータレジスタ
６０８のデータと乞ンドロームレジスタ６０８のシンド
ロームを誤り訂正信号６２２によって修正する。このよ
うにして、パケット信号を受信したビット順に誤り訂正
を終了する。

エラーステータスレジスタ８１１によってシンドローム
レジスタ６０８の８２ビツトすべてが°°０′′の状態
であることが検知されていない限り、回路は次の段階へ
進む。これはエラーステータスレジスタ信号６２０によ
って開始するものである。まず、元データ列６３２を１
ビツト分だけ巡回シフトさせる。シフトクロック信号６
３５は、１ビツト分のシフトと、シンドロームを求める
だめのシフトの合計で２７４ビツトとなる。この出力信
号は、ゲート１ｑ路６０５および８０８からシンドロー
ムレジスタ８゜９へ順次ロードされてシンドロームを生
成する。

そのときのクロック信号６１９は、ビット位置変換のた
めの１ビツトを除いた２７３　ビットである。このよう
にして、データレジスタ６３２内で２７４ビツトにわた
ってシフトを終了してシンドロームを生成し終ると、パ
ラレルロード信号６３６によってロードデータレジスタ
＋３３２内の２７３　ビットがデータレジスタ６０８ヘ
ロードされる。それ以後は、前回の誤り訂正動作とすべ
て同じである。ただし、１番最後になった１ビツト短縮
分には訂正をかけない。

（３）　　フェッチモード エラーステータス信号６２０がノーエラーを表示しない
限り、自動的にこの一連の動作を繰り返す。１ビツトづ
つスリップして、誤り訂正をかける操作が、２７３回行
われた後は、１番最初の動作とすべて同じになるので、
訂正終了信号８２３を発生してＣＰＵに知らせる。ＣＰ
Ｕはエラーステータス信号８２０を読み取り、誤りがす
べて正しく訂正されていない場合には、訂正できなかっ
たと判断し、誤り検出となる。

再しく訂正されている場合には、ＣＰＵはフェッチ命令
信号８２４を発生し、データレジスタ８０８の信号を使
用する。当然、先頭ビットは必要としないので、２７３
ビツトのうち後半の２７２ビツトだけをフェッチしても
よい。データは、データレジスタ８０８から直列−並列
変換回路８０４に順次ロードされる。　ｃｐｕは７工ツ
チレデイー信号８２５を見て、直列−並列変換回路８０
４の信号を取り込み、次のフェッチ命令６２４を発生す
る。この繰り返しによって、ｌパケット分の信号をＣＰ
Ｕ内に復元する。

以−Ｈに述べた例は、最終ビットが先頭に来る最後の段
階での操作例であるが、訂正可能な誤りはほとんどの場
合に、その巡回の途中で、エラーステータス信号８２０
により、シンドロームレジスタ６０９の内容がすべてＩ
Ｉ　ＯＩＩであることを知らせる。

エラーステータス信号８２０により誤り訂正がすべてな
されたことを知った後、コレクトクロック信号６１９は
別の動作となる。すなわち、データレジスタ６０８内の
データを元のビット配列に直さなければならない。エラ
ーステータス信号１３２０中のビットが立った時点のシ
フト数をｎ、先頭ビットを巡回的に１ビツトづつ再配列
させた回数をＮ（すなわち、先頭からＮビット目が先頭
ビットとしてシンドロームレジスタ６ｏ８に入っている
モード）とすると、２７３−ｎ　＋　２７３−Ｎ回のシ
フトをデー身レジスタ６０８内で行うことによって、初
めて、元の先頭ビットが、先頭ビット位置に配列される
。この時点で訂正終了信号６２３をセ・ントしてＣＰＵ
へ知らせる。このデータを先に説明したフェッチ命令に
よってＣＰＵが読み込めば、元のビット配置の正しいデ
ータを得ることができる。

以上の操作はハードウェアで行う実施例であるが、当然
ソフトウェアと第１２図の回路でデータレジスフ４０４
を２７３　ビットとしてそのまま用いても実現は可能で
ある。すなわち、データのシフトをＣＰｕ内で行い、こ
のデータを第１２図の回路ヘロードすればよい。ただし
、この場合には処理時間が少々長くなる欠点がある。な
お、短縮したｌビ、ント分について、これまでの説明で
は、すべて誤り訂正動作を停止させるようにしてきたが
、回路を曽純化させるために、他のビットと同様に扱い
。

すべてのビットに訂正をかけることもできる。そのとき
の、短縮ビットによる誤りの影響度は、１／２７３であ
る。

なお、上側では、１回の誤り訂正が不可能だったときに
データを１ビツト分だけ巡回的にシフトさせたが、回路
を簡単化あるいは処理を高速化するために、複数ビット
シフトすることも考えられる。例えば、シフトするビッ
ト数を２ビ・ントとすれば、処理時間は半分ですむ利点
が生じる。

上述の（２７２，１９０）多数決符号を用いたときに、
１パケツト中に９ビツト以上のバースト状の誤り、ある
いは、フレーム同期をとるためのフレーミングエラ一部
に生じた訂正不可能な２ビツト以上の誤りなどが生起す
る場合は、１パケット分の信号を失ってしまう欠点があ
った。なお、フレーミング信号は、８ビ・ントからなり
、８ビツト中のｌビットの誤りが訂正できるようになっ
ている。

第１６図は、文字コード放送のパケット（Ｍ号を示す。

ここで、７００は水平同期信号、７０１はカラーバース
ト、７０２はクロック同期をとるためのクロックランイ
ン、７０３はフレーム同期をとるためのフレーミング信
号、７０４は３４バイトパケット信号を表わす。

ｉ１７図は、本発明により送出するパケ・ント信号を表
わす。通常配列で送出する１パケット分の信号は、図中
にＸで示すように８ビ、ｈづつに分解して各パケットに
分散させて、３４パケ−／　トによりＸ印の１パケット
分の信号を送出する。受信側では、第１７図に示すもの
と同様な規模のバッファを持ち、復号時には、順次にＸ
印の８ビツトを取り込み、標準配列信号になおしてから
パケットごとに誤り訂正を行う。このように、８ピツｉ
・ごとのパケット間（フィールド間）でインターリーブ
を行うことによってバースト状にパケットレこ混入した
ノイズによる誤りも訂正可能となる。即ち、ｌパケット
信号の全部が誤り（このようなことは実際−にはほとん
どない。パケット全体に誤りが混入しても平均的には２
７２／２　＝　１３８ビツトである）だった場合であっ
ても、その誤りは８ビツトづつに分けられ、３４パケツ
トに平均的に分配されるので、ｌバケツ）　（２７２ビ
ツト）中でランダムに発生したいかなる８ビツトの誤り
も訂正可能な（２７２，１９０）　ｉｆｆり訂正符号に
よって、すべて訂正可能である。

このことは、フレーミングエラーがあって１パケット分
の全データを失った場合においても信号が到着したこと
さえ判れば、受信信号を一定値と仮定しただけで十分誤
り訂正が可能であることを示している。また、このよう
に受信信号を一定値と仮定したときの平均誤りビット数
は２７２／２　＝１３６　ビットであり、８ビット当り
４ビツトなので、平均的には、２個のフレーミングエラ
ーがあった場合でも訂正が可能である。このようなビッ
ト配列によってパケット信号を伝送すれば。

バースト的に発生する自動車等の都市雑音、家電機器等
からのインパルス雑音などに十分対処することができる
。当然ランダムに発生する雑音については、標準配列と
なんら変りはない。

つぎに、受信側のロジックについて説明する。

受信側では、第１７図に示すような３４Ｘ　３４＝　１
１５８バイトの／ヘツファをＲＡＭ上に用意する。先頭
番地をＡＯとすると、受信した最初のパケット信号は、
ＡＯ−Ａｏ＋３３番地までに収容する。次の受信ノくケ
・ンドは、ＡＯ＋３４〜ＡＯ＋８？番地までに収容する
。すなわち、ｎ番地目の最新パケットは、　ＡＯ＋　３
４（ｎ　−１）〜ＡＯ＋　３４（ｎ　−１）＋　３３番
地までに収容する。ｎが初めて、３４になった段階で１
１５６バイトのノ入ツファはいっばいとなり、パケット
信号の誤り訂正動作器こ入る。誤り訂正回路へ入れるデ
ータは、第１７図のＸ印のデータであり、番地はＡＯ、
ＡＯ＋　３５　。

ＡＯ＋　７０．　ＡＯ＋　１０５　、＋　・、　ＡＯ＋
　１１５５である。ｎ＝３５番目のパケット信号は、再
びＡＯ〜ＡＯ＋３３番地までに収容する。従ってｎ番目
に到着したノ々ケ−／　ト信号を収容する番地の一般式
は、 ただしく）は余りを表わす。

となる。ｎ＝３５のときにデコードするパケットは第１
７図のＯ印に相当する。すなわち、ＡＯ＋　３４　、Ａ
Ｏ＋　Ｈ、ＡＯ＋　１０４．・・・、ＡＯ＋３３となる
。一般式は、ゝ−〜、 となる、同様に、ｎ＝３６のときは、Δ、ｎ＝３７では
φ印を順次取り出して、デコード回路ヘロードし、ｌパ
ケットの誤りを訂正する。

第１７図の実施例では受信パケット信号をＣＰＵのＲＡ
Ｍ中へ順次書込み、誤り訂正のデコーダを通す時点で、
飛び飛びのアドレスから３４バイト分のデータを集めて
１パケツトをデコードする方式だったが、第１８図では
、これとは反対に、パケットバッファへのデータ書込み
時に、所定の定められた番地に順次書込み、データ読み
出し時には、連続番地から３４バイト読み出すことによ
って１パケツト分のデータを直接得る。図中の番号は、
転送バケット番号を表わす。書込み時の一般式は、ＡＯ
＋３４　（ｎ　−１）　　、　ＡＯ＋３４（ｎ−１）　
　−３３，−−−ＡＯ＋３４（ｎ−１）−３３（ｎ−１
）および ＡＯ＋３４　Ｘ３３＋　（−） ４ ＡＯ＋３４　ｘ　３３＋　（−）　−３３・・・４ となる。ただし、ＡＯは先頭番地、ｎはｎ番目のパケッ
ト、目は余りを表わす、−ヒ式の番地に従って８ビツト
づつデータ書込みを行えば、３４バイト連続データ読み
出しによって１パケツト分のデータを取り出すことがで
きる。そのときの先頭番地は、 ＡＯ＋３４（ｎ−１） となる。

以上の第１７図と第１８図を用いた説明では、３４パケ
ツト中に１バイトデータを１パケット遅れで順次送信し
、３４パケツト後に初めてｌパケット分のデータを復元
する方式だった。しかし、各バイト（８ビツト）をラン
ダムに配列することも原理的には可能であり、一種のス
クランブル伝送としてペイＴＶ的な使用ができる。第１
９図はパケット間の各バイトをスクランブル伝送する原
理を説明するために、第１７図の伝送方法の２バイト目
と３バイＩ・目のみを入れ換えたものである。受信機側
では、第１９図に示すようなバケットバッファを用意し
ておき、第３４パケツト目を受信し終った時点で、Ｘ印
で示すバイトを読み出し、ｌパケット分のデータを構成
し、デコードする。同様に３５パケット受信終了時には
Ｏ印によって、３Ｂパケット受信終了時にはΔ印によっ
て、３７パケー、ト受信終Ｙ時にはφ印によって、それ
ぞれ順次にパケット信号を復元する。当然、３５パケツ
ト、３６バケツト、３７パケツト等はそれぞれＡＯ，Ａ
Ｏ＋　３４　、　ＡＯ＋　８８番゛地から書き始める。

なお、ＡＯはパケットバッファの先頭番地を示す。各パ
ケットの先頭バイトは転送順に転送すると仮定すると、
とり得るノくターンの個数は ３３！勾８Ｊ８Ｘ１０’ゞ 通りとなる。

一方、ＴＶ信号の垂直帰線期間のＩＨを使用して伝送で
きる１日の全パケット数は ＨＸ　ＢＯＸ　ｅｏＸ　２４＝　５．１８ｘ　１０６と
なる。したがって、本発明によるスクランブルの原理が
わかっているがスクランブルの伝送パターンがわからな
い場合に、受信機側でランダムに発生させたパターンに
よって探したとしても１２１日 必要となり、解読はとうてい不可能である。

さらに、本例に対して３３バイトの各バイトの信号を反
転させる情報をも加えれば、 ２”個 麺のパターンがあり、全体として、 ２ゝ’　ＸＩ−日 となり、天文学的な数字となる。

第２０図は、以上説明したスクランブルを解くためのＲ
ＯＭ情報を示す、　ＲＯＭのビット数は３４Ｘ（５＋１
）　　ビット＝２０４　ビットとなる。第２０図におい
て、アドレスは、第１パケツトを復元するために必要な
バイト番号に対応するパケット番号を示す、０〜３３を
示せればよいので、５ビツトあれば十分である。また、
反転情報は、復元した１パケツトの各バイトの情報が反
転されて伝送されているか杏かを示す。従って、そのた
めには１ビツトあればよい。

放送局側で、スクランブルアドレスと反転情報を換える
ごとに受信者に第２０図で示すようなＲＯＭを交付すれ
ば、盗聴（視）される心配はない。

もちろん、上側で説明したスクランブル方法のうち、ど
ちらか一方を使用しても十分機能を発揮させることかで
きる。また１反転情報およびスクランプルナドレスは、
それぞれ、１６，３４．８８など複数ビットごとの指定
であってもさしつかえないこと勿論である。

以゛上のように、文字コード放送の１．（ケラトを構成
する各バイトを別個のパケットによって伝送する実施例
にあっては、バースト状に発生したビット誤りに対して
誤り訂正能力が強化される。

本発明におけるは（２７２，１ｉ３０）による８ビツト
ｌｊ４り訂正方式にあっては、１パケツト分の情報を失
っても、すべて復元できる。すなわち、フレーミングエ
ラーがあったとしても他の３３パケツトに誤りがなけれ
ば、すべて誤り訂正可能である。

第１７図示の実施例では、受信側に３４Ｘ　３４バイト
のバケットバッファをもち、到着したパケット信号を巡
回的にバケットバッファに書込むので、各パイ、トを斜
めに読み出しｌパケット分の信号を構成す−ることがで
きる。

第１８図示の実施例では、逆に到着したパケ−／　）信
号を斜めに一定の規則にしたがって書込むので、読出し
時には、連続的に３４バイト分だけ読出せば１パケツト
分の信号を得ることができる。

第１９図示の実施例では、信号伝送時に各バイトの転送
パケットをランダムに配置するので、誤り訂正能力を上
述した実施例と同じに保ったまま、秘話通信にも使用で
きる。放送局側としてはペイＴＶ的な使用も十分考えら
れる。

第２０図示の実施例では、第１８図示の実施例に加えて
、各バイト情報の反転情報も加えたので、受信側での盗
視聴がなお一層むづかしくなる利点がある。

以上述べたように、本発明では、誤り訂正ができなかっ
たときには、ビット位置をシフトして訂正をかけること
によって、木来誤り訂正が不可能な９ビツト以上の誤り
についても訂正能力が増大し、しかも誤り検出能力も低
下させない利点があり、本発明は文字コード放送での誤
り訂正に有効であり、文字コード放送の大幅なサービス
エリアの拡大をはかる上で極めて有効である。

なお、情報をコード化したディジタル信号を、−上例で
はＴＶ信号の垂直帰線期間に挿入したが、かかるディジ
タル信号は他の種々の形態で、伝送系において他の信号
に挿入したり、あるいは単独で用いることができること
勿論である。

【図面の簡単な説明】

第１図は野外実験における受信データの誤りビット数の
分布の平均値の例を示す線図、第２図は野外実験におい
て送受信信号をインターリーブ配列した場合の受信デー
タの誤りビット数の分布の平均値の例を示す線図、第３
図は１パケツト中の誤りビット数の分布を示す線図、第
４図は波形歪地域における１パケツト中の誤りビット数
の分布を示す線図、第５図および第６図はインパルス地
域および波形歪地域におけるそれぞれの１パケツト中の
誤すバースト長の分布を示す線図、第７図および第８図
は典型的なインパルス地域および波形歪地域におけるそ
れぞれのｂ／ｎ　（％）に対する誤りブロックの頻度割
合の累積分布を示す線図、第９図は本発明誤り訂正復号
回路の構成の一例を示すブロック線図、第１θ図は本発
明を実施するにあたっての信号送出回路の一例を示すブ
ロック線図、第１１図は本発明における誤り訂正復号回
路の他の例を示すブロック線図、第１２図は本発明を実
際の文字コード放送用受信機に適用する例の具体的な構
成を示すブロック線図、第１３図は本発明における多数
決回路の構成例を示すブロック線図、第１４図は本発明
における誤り訂正動作の流れを示す流れ図、第１５図は
本発明を実施するための回路の更に他の構成例を示すブ
ロック線図、第１６図は文字コード放送に使用するパケ
ット信号の一例を示す線図、第１７図は本発明における
パケット信号の第１例を示す線図、第１８図は本発明に
おけるパケット信号の第２例を示す線図、第１８図は本
発明におけるパケット信号の第３例を示す線図、第２０
図は第１８図の信号に各バイト情報の反転情報を加えた
パケット信号の第４例におけるスクランブル解読用ＲＯ
Ｍの一例を示す線図である。 １００・・・７ビツトの入力信号、 １０１・・・シンドロームレジスタ、 １０２・・・バッファレジスタ、 １０３〜１０７・・・加算器、 ｉｏａ・・・多数決回路、 １１１〜＋１３・・・多数決回路入力、１１４・・・多
数決回路出力、 ２００・・・情報ビット。 ２０１・・・パリティレジスタ、 ２０２〜２０４・・・スイッチ回路、 ２０５・・・退出パケット信号、 ２０６・・・加算器、 ３００・・・入力信号、 ３０１・・・データレジスタ、 ３０２・・・シンドロームレジスタ、 ３０３〜３２３・・・加算器。 ３２４〜３４０・・・多数決回路入力、３４１・・・多
数決回路、 ３４２・・・訂正信号、 ３４３・・・加算器。 ３４４・・・訂正後のデータ出力、 ４００・・・パスライン。 ４０１・・・出力ポート、 ４０２・・・入力ポート、 ４０３・・・シンドロームレジスタ、 ４０４・・・データレジスタ、 ４０５・・・多数決回路、 ４０８・・・並列−直列変換回路、 ４０７・・・直列−並列変換回路、 ４０８・・弓θビットパルス発生回路、４０８・・・ロ
ード・コレクトゲート発生回路、４１０　・・・ゲート
回７路、 ４１１・・・レディー信号発生回路、 ４１２・・・エラーステータスレジスタ、４１３・・・
１６ビツトパラレル入力データ、４１４・・・１８ビツ
トパラレル出力データ、４１５・・・スタート信号、 ４１６・・・ロード信号、 ４１７・・・コレクト信号、 ４１８・・・ロードエンド信号、 ４１８・・・クロック信号、 ４２０・・・入力シリアルデータ。 ４２１・・・出力シリアルデータ、 ４２２・・・１８ビットクロック信号、４２３・・・８
２ビツトシンドロームデータ、４２４・・・誤り訂正信
号、 ４２５・・・エラーステータス信号、 ４２Ｂ・・・レディー信号、 ４２７・・・１６ビツトキヤリ一信号、４２８・・・ロ
ードゲート信号、 ５０１〜５０２・・・多数決入力、 ５０３．５０４・・・ＲＯＭ、 ５０５．５０８・・・ＲＯＭ出力、 ５０７・・・加算器、 ５０８・・・加算器出力、 ５０９・・・比較器、 ５１０・・・比較器入力。 ５１１・・・多数決出力、 ６００・・・パスライン、 ６０１・・・出力ポート、 ６０２・・・入力ポート。 ６０３・・・並列−直列変換回路、 ８０４・・・直列−並列変換回路、 ６０５〜８０８・・・ゲート回路、 ８０７．６３７・・・加算器、 ８０８・・・データレジスタ、 ６０８・・・シンドロームレジスタ、 ８１０・・・タイミングジェネレータ、６１１・・・エ
ラーステータスレジスタ、８１２・・・多数決回路、 ６１３・・・スタート命令信号。 ８１４・・・クリア信号、 ８１５・・・ロード命令信号、 ８１１１・・・ロードゲート信号、 ８１７・・・ロードクロック信号、 ６１８・・・コレツＩ・ゲート信号、 ８１９・・・コレクトクロック信号、 ６２０・・・エラーステータス信号、 ６２１・・・３２ビツトシンドロ一ム信号、６２２・・
・誤り訂正信号、 ６２３・・・訂正終了信号、 ６２４・・・フェッチ命令信号、 ６２５・・・フェッチレディー信号、 ６２８・・・フェッチクロック信号、 ８２７・・・ロードデータ、 ６２８・・・フェッチデータ、 ８２８〜８３１・・・ロードデータ、 ６３２・・・ロードデータレジスタ、 ６３３・・・誤り訂正後のデータ、 ６３４・・・並列データ、 ６３５・・・データシフトクロ・ンク信号、６３Ｂ・・
・並列ロード信号。 特許出願人　日木′放送協会 第１図 第２図 第３図 第４図 第５図 第６図 鯉 飄フ吸傷佛りＣ腎繁侶壁　こ

Claims (1)

1. 【特許請求の範囲】 ｌ）多数決差集合巡回符号のうちから、データビット２
   ７３．情報ビット１９１およびパリティビット８２ビツ
   トの信号を用い、この信号から１ビツト減少させて、ｌ
   パケットを２７２ビツトで構成し、データビット２７２
   ．情報ビット１９０およびパリティビット８２ビツトの
   データ信号を形成して伝送し、伝送されてきた前記デー
   タ信号に、所定列がすべてｌの行列を乗算することによ
   り、誤り訂正確率を増大させて情報を復号できるように
   したことを特徴とする誤り訂正復号方式。 ２、特許請求の範囲第１項記載の誤り訂正復号方式にお
   いて、前記データ信号を１ビツトだけ空転させながら巡
   回させる１ビツト空転手段と、前記情報ビットを入力さ
   れて複数ビット巡回させる巡回手段とを有し、前記多数
   決差集合巡回符号についてのシンドローム出力状態に応
   じて、前記巡回手段により、１パケツト当たり９ビツト
   以上の誤りをも訂正可能にすることを特徴とする誤り訂
   正復号方式・ ３）特許請求の＠四糖１項または第２項記載の誤り訂正
   復号方式において、前記情報ビットを入力されるシンド
   ロームレジスタと、前記情報ビットを入力されるデータ
   レジスタと、前記シンドロームレジスタの出力の多数決
   をとる多数決回路と、該多数決回路の多数決出力を前記
   シンドロームレジスタに供給してシンドロームを修正す
   るシンドローム修正手段と、前記多数決出力を前記デー
   タレジスタからの出力に加算する加算手段とを有し、該
   加算手段から復号化情報を取り出すことを特徴とする誤
   り訂正復号方式。 ４）特許請求の範囲第１〜３項のいずれかの項に記載の
   誤り訂正復号方式において、１パケラト分の情報を複数
   ビットづつに分けて、それぞれ別個のパケットで伝送す
   ることを特徴とする誤り訂正復号方式。 ５）−特許請求の範囲第４項記載の誤り訂正復号方式に
   おいて、３４パケット分のメモリを有し、該メモリにパ
   ケッ）（Ｍ号書込み時あるいは読出し時に一定のアルゴ
   リズムによってアクセスして標準配列のパケット信号を
   得るようにしたことを特徴とする誤り訂正復号方式。