KR910000156B1 - 에러 정정 방법 및 시스템 - Google Patents

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Description

에러 정정 방법 및 시스템

제1도는 야외 실험에서 수신된 데이터의 에러 비트수 분포의 평균치의 예를 나타낸 도면.

제2도는 야외 실험에서 송수신된 신호를 삽입 배열한 경우의 수신 데이터의 에러 비트수 분포의 평균치의 예를 나타낸 도면.

제3도는 1패킷(packet)중의 에러 비트수의 분포를 나타낸 도면.

제4도는 파형 왜곡 지역에서 1패킷중의 에러 비트수의 분포를 나타낸 도면.

제5도 및 제6도는 일펄스 지역 및 파형 왜곡 지역에 있는 각각의 1패킷중의 에러 버스트 길이의 분포를 나타낸 도면.

제7도 및 제8도는 전형적인 임펄스 지역 및 파형 왜곡 지역에 있는 각각의 b/n(%)에 대한 에러 블록의 주파수비의 누적 분포를 나타낸 도면.

제9도는 에러 정정 및 디코딩 회로의 구성의 일례를 나타낸 블록선도.

제10도는 본 발명에 따른 신호 송신 회로의 일례를 나타낸 블록선도.

제11도는 본 발명에 따른 에러 정정 및 디코딩 회로의 다른 일례에 대한 블록선도.

제12도는 본 발명에 따른 실제 문자 코드 방송용 수신기에 적용되는 회로의 블록선도.

제13도는 본 발명에 따른 다수결 논리 회로의 블록선도.

제14도는 본 발명에 따른 에러 정정 동작에 관한 플로우챠트.

제15도는 본 발명을 실시하는데 이용되는 회로예에 대한 블록선도.

제16도는 문자 코드 방송 시스템에 사용되는 패킷 신호예에 대한 파형도.

제17도는 본 발명에 따른 패킷 신호에 대한 제1예를 나타낸 도면.

제18도는 본 발명에 따른 패킷 신호에 대한 제2예를 나타낸 도면.

제19도는 본 발명에 따른 패킷 신호에 대한 제3예를 나타낸 도면.

제20도는 제19도에 도시된 바와 같이 각각의 비트 정보의 반전 정보를 가한 패킷 신호의 제4예에 있어서의 혼신호 디코딩용 ROM의 일례를 나타낸 도면.

제21도는 본 발명에 따른 제1에러 정정 및 검출 회로에 대한 블록선도.

제22도는 제1에러 정정 및 검출 회로의 제어 순서에 대한 플로우챠트.

제23도는 본 발명에 따른 제2에러 정정 및 검출 회로에 대한 블록선도.

제24도는 제2에러 정정 및 검출회로의 제어 순서에 대한 플로우챠트.

제25도는 다수결 논리 회로의 작동 설명도.

제26도는 본 발명에 따른 에러 검출 회로예에 대한 블록선도.

제27도는 컴퓨터 시뮬레이션에 의해 에러가 정정된 후 정확한 수신율을 나타낸 도면.

제28a도, 제28b도, 제28c도 및 제28d도는 제1도의 에러 정정 및 검출 회로의 동작 순서에 대한 플로우챠트.

제29도는 에러 검출 회로의 다른 예에 대한 블록선도.

제30도는 전송될 문자 코드 신호 구성에 대한 선두.

제31도는 본 발명에 따른 프레이밍(framing) 타이밍 추출 원리를 설명하기 위한 예시도.

제32도는 본 발명을 적용한 일 실시예에 의한 전송될 신호의 구성도.

제33도는 중앙 처리 장치(CPU)에 가해진 후의 패킷 신호를 나타낸 도면.

제34도는 수신측에서의 비트 조작(에러 플레이밍 타이밍)을 설명하기 위한 도면.

제35도는 수신측에서의 비트 조작(정확한 프레이밍 타이밍)을 설명하기 위한 도면.

제36a도 및 제36b도는 본 발명에 따른 패킷 신호 에러 정정 순서에 대한 플로우챠트.

제37도는 본 발명에 따른 신호 취입(fetching)회로에 대한 블록선도.

제38도는 클럭-런-인(clock-run-in)신호의 유무를 검출하는 회로예에 대한 블록선도.

제39도는 CPU의 RAM에 기억된 36바이트 데이터를 표시한 도면.

제40도는 본 발명에 사용될 실제 프레이밍 위상 검색 순서에 대한 플로우챠트.

* 도면의 주요부분에 대한 부호의 설명

101,302,403,609,1106,2109 : 신드롬 레지스터

109,341,405,612,1107,1302,1501,2110 : 다수결 논리 회로

201 : 패리티 레지스터 301,404,632,1103,2103 : 데이터 레지스터

412,1109 : 에러 상태 레지스터

408 : 펄스 발생기 409 : 로드 및 정정 레지스터

509,2402 : 비교기 611 : 에러 상태 레지스터

610,1104,1301,2108,3806, : 타이밍 발생기

1108 : 정정 게이트 회로 1105 : 로드 게이트 회로

1300 : 데이터 선택기 1502 : 감산 회로

2118 : 에러 검출 회로 2400 : 인코더

2401 : 카운터 3801 : 자연회로

3802 : 어드레스 제어 장치 3005 : 에러 정정회로

본 발명은 TV 신호의 수직 귀선 소거 기간 동안에 디지털 신호로서 코드화된 문자, 도형 정보를 다중 전송하는 코드 방식 문자 방송에 적합한 코드의 에러 제어에 관한 것으로써, 특히, 전송 선로에서 생기는 비트 에러를 정정함으로써 최대한 회복시키도록 하는 에러 정정 방법 및 그 시스템에 관한 것이다.

텔레비젼 신호를 사용함으로써 문자 및 그래프를 일반 가정용 텔레비젼 수상기의 표시기에 표시하기 위해 실제 문자 방송 시스템(유럽 및 북미에서는 문자 방송임)은 여러나라에서 급속히 실현되어 가고 있다. 이 시스템에서 문자 및 그래픽 정보는 디지털 코드로 변환되고 수직 귀선 소거 기간동안 텔레비젼 신호와 다중 송신된다.

문자 방송으로는 두가지 방식을 생각할 수 있다. 즉, 문자 및 그래픽 정보를 도트(dot)형태로 분리시킴으로써 문자 및 그래픽 정보를 전송하는 패턴 방식 문자 방송과, 문자 및 그래픽 정보를 코드로 변환됨으로써 문자 및 그래픽 정보를 전송하는 코드 방식 문자 방송이 있다. 패턴 방식 문자 방송은 일본의 무선 기술 상담에 의한 보고서가 체신청 장관에게 제출된 후 1982년 12월 일본에서 문자 방송용 표준 방식으로 공식적으로 설정되었다. 한편 코드 방식 문자 방송은 이제까지 개발된 패턴 방식 문자 방송과 겸용될 수 있고 코드화 신호를 이용할 경우 여러 종류의 서비스를 통신할 수도 있는 것으로 생각된다.

코드 방식 문자 방송은 패턴 방식 문자 방송에 비해 고 전송 효율, 시스템의 다양성 및 고 신장력 등과 같은 장점을 구비한다. 그러나 다른 한편으로는 코드 방식 문자 방송은 수상기의 문자 발생기용으로 사용될 고가의 ROM과, 전송 선로에 비트 에러가 있을 경우 에러 정보가 표시되는 것과 같은 단점을 구비한다. 그러나 최근의 LSI 기술의 진보와 워드 프로세서의 광범위한 보급 및 이용에 따라 ROM의 가격은 대량 생산으로 낮아지고 있다.

이미 언급된 일본의 실험적 문자 코드 방송 시스템에는 8비트나 16비트를 포함하는 블록중의 1비트의 에러를 정정하기 위해 (8,4) 해밍(Hamming) 코드와 (8,4), 해밍 코드(16,11)가 사용되었다. 이 시스템은 비트 에러가 작은 우수한 전송 선로와 함께 사용되도록 하나 많은 임펄스 잡음이 실재하여 한 연속 비트 주기동안 한 블록에 비트 에러가 실재하게 될 경우나, 비트 에러율이 10^-2정도로 전성 선로 특성이 불량할 경우 에러 정정 기능을 충분히 행할 수 없는 단점이 있다.

다른 한편으로, 문자 코드 방송을 위한 에러 정정 작동을 할 때에 문자 코드 방송 코드의 개시를 표시하는 "프레이밍 동기 재생"은 중요한 문제이다.

텔레비젼 수상기측에서 프레이밍 타이밍을 재생시키기 위한 시스템에서는 코드화 문자의 직전에 전송된 수신 처리를 행하는 방식을 채택하고 있다. 이 프레이밍 코드에 있어서 비트 패턴은 코다간의 거리(즉, 코드간의 서로 일치하지 않는 비트수)가 3이상이 정해진다. 따라서 한 비트 에러만을 정정할 수 있다.

그러나 실제 텔리비젼 전송 선로는 디지털 데이터 전송 선로로 적합하지 않아서 임펄스 잡음, 왜곡 파형, 고스트 방해 등으로 인해 프레이밍 코드 에러가 생긴다. 따라서 프레이밍 코드를 수신 할 때 프레이밍 코드의 주기성을 이용함으로써 전방 보호를 하는 등 여러 가지 대책이 취해야 하는 단점이 있다.

본 발명의 제1목적은 충분한 에러 정정 기능을 발위할 수 있는 에러 정정 방법을 제공하는 것이다.

본 발명의 제2목적은 TV 신호의 수직 귀선 기간에 디지털 신호로서 코드화한 문자, 도형 정보를 다중 전송하는 코드 방식 문자 방송의 에러 제어에 적합한 에러 정정 코드로서, 다수결 논리 코드를 선택하여, 이 다수결 논리 코드를 적절히 디코드함으로서 복수개 비트의 에러 정정을 행할 수 있는 에러 정정 방법을 제공하는데 있다.

본 발명의 제3목적은 에러 정정 능력을 향상시킴과 동시에 처리 시간의 단축을 도모한 에러 정정 디코딩 방법을 제공하는데 있다.

본 발명의 제4목적은 문자 코드 방송의 에러 검출이 불가능한 경우에도 에러 정정 비트수가 많은 경우는 에러 검출로서 취급해서 에러 정정의 확률을 감소시키도록 구성한 에러 검출회로를 제공하는데 있다.

본 발명의 제5목적은 프레이밍 코드 추출 회로가 수신측에서 제거되더라도 확실히 프레이밍 타이밍을 재생해서 얻어도록 구성하는 프레이밍 타이밍 검출회로를 제공하는 것이다.

문자 정보 방송을 위한 방송 시스템에서 상기 목적을 달성하기 위해 본 발명에 따라 방송된 문자 정보에 포함된 에러를 정정하는 에러 정정 방법에는, 한 패킷에 최대 길이의 블록을 갖춘 무작위 다중 에러 정정 코드를 선택하고, 무작위 다중 에러 정정 코드를 최소 한 비트만큼 단축하며, 다수의 패킷을 포함하는 데이터 신호를 무자 정보를 포함하는 문자 코드 신호로서 형성하며, 에러 정정 가능성을 증가시키기 위해 문자 코드 신호로 수신된 데이터 신호를 소정의 행이 모두 1로 구성된 행렬로 승산시키며, 승산된 데이터 신호로부터 문자 정보를 디코딩하는 단계로 이루어진다.

여기서, 문자 정보 방송을 위해 다수결 논리차 세트 순환 코드의 형태로 191 정보 비트 및 82 패리티 비트로 구성된 273 데이터 비트를 포함하는 신호가 선택되고, 무작위 다중 에러 정정 비트는 한 비트만큼 단축되어 272데이터 비트가 한 패킷을 형성한다. 또한 각각의 데이터 신호는 190정보 비트 및 82 패리티 비트로 구성된 272 데이터 비트를 구비한다.

또다른 예로써, 문자 정보 방송을 위해 다수결 논리차 세트 순환 코드의 형태로 191 정보 비트 및 82 패리티 비트로 구성된 273데이터 비트를 포함하는 신호가 선택되고, 무작위 다중 에러 정정 코드가 9비트만큼 단축되어 264데이터 비트가 한 패킷을 형성한다. 이 경우 각각의 데이터 신호는 182 정보 비트와 82 패리티 비트로 구성된 264 데이터 비트를 구비한다.

송신측 및 수신측을 갖춘 방송 시스템에 있어서, 본 발명에 따른 송신측과 수신측 사이의 전송 선로에서 에러를 정정하기 위한 에러 정정 시스템은, 이 시스템의 송신측에는 한 패킷에 최장 블록을 갖춘 무작위 다중 에러 정정 코드를 발생시키는 수단과, 무작위 다중 에러 정정 코드를 최소 1비트만큼 단축시키는 수단과, 다수의 패킷을 포함하는 데이터 신호를 형성하는 수단과, 데이터 신호 전송 수단을 포함하며, 수신측에는 전송된 신호 수신 수단과, 에러 정정 가능성을 증가시키기 위해 전송된 데이터 신호를 예정된 행이 모드 1로 구성된 행렬로 승산시키는 수단과, 승산된 데이터 신호로부터 정보를 디코딩하는 수단을 포함한다.

본 에러 정정 시스템에서, 무작위 다중 에러 정정 코드 발생 수단은 다수결 논리차 세트 순환 코드의 형태로 191정보 비트 및 82 패리티 비트로 구성된 273 데이터 비트를 발생시키는 수단을 포함한다. 무작위 다중 에러 정정 코드를 단축시키는 수단은 272데이터 비트로 구성된 한 패킷을 제공하기 위해 신호를 한 비트만큼 단축시키는 수단을 포함한다. 데이터 신호를 형성하는 수단은 각각 190정보 비트 및 82 패리티 비트로 구성된 272 데이터 비트를 갖춘 다수의 패킷을 포함하는 데이터 신호를 형성하는 수단을 포함한다.

또다른 예에서 무작위 다중 에러 정정 코드 발생 수단은 다수결 논리차 세트 순환 코드의 형태로 191 정보 비트 및 82 패리티 비트로 구성된 273 데이터 비트를 포함하는 신호를 발생시키는 수단을 포함한다. 무작위 다중 에러 정정 코드를 단축시키는 수단은 264 데이터 비트로 구성된 한 패킷을 제공하기 위해 신호를 9비트 만큼 단축시킨 수단을 포함한다. 데이터 신호 형성 수단은 각각 182 정보 비트 및 82 패리티 비트로 구성된 264 데이터 비트를 갖춘 다수의 패킷을 포함하는 데이터 신호를 형성하는 수단을 구비한다.

에러 수정 시스템은 데이터 신호를 1비트만큼 순환시키는 수단과, 정보 비트를 수신된 정보를 다수의 비트만큼 순환시키는 수단을 구비하여 다수결 논리 차동 세트 순환 코드에 대해 신드롬(syndrome) 출력에 응답하여 한 패킷당 9비트 이상되는 에러는 순환 수단에 의해 정정될 수 있게 되는 것이 좋다.

한 패킷에서의 정보는 다수의 비트로 각각 구성된 다수의 집단으로 분리되어 다수의 집단이 분리된 패킷에 의해 전송되는 것이 좋다. 한 패킷에는 34패킷에 대한 정보 기억 능력을 갖추고, 패킷 신호가 메모리로 쓰여지거나 메모리부터 판독될 때 표준 배열을 갖춘 패킷 신호를 얻기 위해 소정의 알고리즘에 따라 억세스되는 메모리가 제공된다.

본 발명의 또다른 양상에 있어서의 에러 정정 시스템은, 정보 비트를 수신하는 신드롬 레지스터와, 정보 비트를 수신하는 데이터 레지스터와, 다수결 출력을 전송하기 위해 신드롬 레지스터로부터의 출력을 수신하는 수단과, 다수결 논리 회로에 제공되는 감산 회로와, 입력 성분 수내에서 소정치인 다수결 논리 회로의 임계 결정치를 다수결 논리 회로에 세트시키는 수단과, 순환 정정된 후 소정의 임계치가 예정된 값에 도달할때까지 예정치가 감산 회로에 의해 임계 결정치로부터 연속적으로 감산되어 디코딩이 정정에 의한 영향을 받지 않게 되는 방식으로 감산 회로를 제어하는 수단을 구비한다.

272비트의 데이터 신호, 190비트의 정보 신호 및 82비트의 패리티로 구성된 신호가 사용되고, 다수결 논리 회로의 임계 결정치가 17로 미리 설정되며, 특정의 수는 임계 결정치인 17이 9에 도달하여 정정 및 디코딩에 영향을 미치게 될 때까지 연속적으로 감소되는 방식으로 1로 세트된다.

본 발명의 두 번째 양상에 있어서, 임계 결정치를 세트시키는 것은 외부 장치로부터의 명령에 응답하여 결정될 수 있다. 임계 결정치를 세트시키고, 데이터를 제로드시키는 것은 하드웨어에 의해 실행되어, 에러 처리 시간 주기는 부과된 소프트웨어가 감소되는 동안 단축된다.

임계 결정치는 에러 수정 시간이 감소되도록 2나 3씩 연속적으로 감소된다.

임계 결정치는 에러 수정 시간이 감소되도록 13에서부터 시작된다.

다수결 차동 세트 순환 코드를 사용하는 에러 디코딩 시스템을 이용하는 형태의 문자 코드 방송 시스템용 에러 검출회로는 순환 정정을 실행하기 위해 입력 정보를 단축시키는 신드롬 레지스터와, 순환 전정 기간 동인 신드롬 레지스터로부터 발생된 에러 수정 비트의 수를 계수하는 수단과, 신드롬 레지스터의 내용이 모두 0으로 세트될 때 조차도 계수된 값이 예정치에 이를 때 에러가 검출되어 문자의 에러가 최소로 표시되게 하는 판정 수단을 구비한다.

여기서 예정된 값은 외부 수신 조건에 응답하여 변화될 수 있다.

본 발명에 따른 프레이밍 타이밍 검출회로는 슈우도 랜덤 신호가 문자 코드 방송을 위한 예정된 패킷 신호 범위에 가해지는 송신된 신호를 수신하는 제1수단과, 송신된 신호를 수신하고 특정 신호를 전단과 후단에 부과하는 제2수단과, 특정 신호가 부가되는 예정된 신호범위로 예정된 연산 작용을 실행하는 제3수단과, 특정 신호가 부가되는 신호의 특정 시간 저점을 1비트만큼 연속적으로 이동시키는 제4수단과, 에러 비트의 수가 최소로 되어 프레이밍 타이밍이 검출되는 타이밍을 검색하는 제5수단을 구비한다.

이 프레이밍 타이밍 검출회로에서 특정 신호는 수신된 전송 신호의 선단 및 종단에 부가되어 슈우도 랜덤 신호를 EOR(exclusive OR)시킨 결과는 문자 코드 방송용 패킷 신호의 예정된 시간 지정 다음의 시간에서 구해지고 슈우도 랜덤 신호를 EOR시키는 작동은 특정 신호가 부가되는 신호의 예정된 시간 지점 다음의 시간에 영향을 받게 되는 것이 좋다.

송신측에서 송신된 신호는 클럭 조정 신호, 프레이밍 코드 신호, 서비스 변별 신호와 문자 코드 방송용 패킷 신호로부터의 인터럽트 신호로부터 4바이트를 제거해서 얻은 신호와, 한 바이트가 패킷 신호의 선단 및 종단에 각각 부가되는 34바이트로 구성된 예정된 패킷 신호에 슈우도 랜덤 신호를 부가함으로써 형성되고 수신측에서 한 패킷 신호는 수신된 패킷 신호의 선두 비트를 연속적으로 이동시킴으로써 형성되며 한 패킷 신호의 에러 정정은 (272,190)에러 정정 회로에 의해 영향을 받아서 한 패킷 신호의 에러가 정정되는 타이밍은 프레이밍 타이밍으로 구해진다.

이 프레이밍 타이밍 검출 회로에서 이미 결정된 시프트 수가 기억되고 결정된 패킷 신호는 결정된 시프트 수에 응답하여 에러 정정 회로에 즉각 로드될 수 있다. 이미 결정된 시프트 수는 매 수평 주사마다 기억되어 전송된 신호의 위상이 각각의 수평 주가에 대해 변한다 할지라도 프레이밍 타이밍이 검출된다. 패킷 신호의 에러가 예정된 시프트 수에 의해 정정되지 않을 경우 프레이밍 타이밍은 예정된 알고리즘에 따라 최소 주기내에 결정된다.

우선, 텔레비젼 전송 선로에서의 비트 특성에 관하여 설명한다. 제1도는 야외 실험에 의해 데이터 신호를 수신할 때의 비교적 임펄스 잡음이 많은 지점에서의 에러 바이트(8비트)중의 에러 비트수 분포의 평균처를 도시하고 있다. 제1도에 도시된 바와 같이 1비트 85%를 점유하여 한 비트를 정정하고 두 에러 비트를 검출할 수 있는 (단일 에러 수정 및 이중 에러검출(SEC-DED)이라고 하는)(8,4) 확대 해밍코드로는 정정효과가 한 디지트만큼 이르지 않게 된다.

제2도는 송신 신호를 삽입 배열로 한 경우의 수신 데이터의 에러 비트수 분포 평균치의 예를 나타낸 선두이다. 도시된 바와 같이 1비트 에러는 약 97.1%이다. 이 경우 정정효과는 2디지트에 이르지 않는다. 또한, 표준 배열 및 삽입 배열의 어느 것도 효율은 낮아서 단 50%에 이른다. 16비트중에서 1비트를 정정할 수 있고, 2개의 에러 비트를 검출할 수 있는 (SEC-DED)(16,11) 확대 해밍 코드가 사용될 때, 효율은 (8,4) 해밍코드와 비교해 볼 때 68.7%로 개선되지만 블록 에러율은 개선되지 않는다.

한 패킷중의 에러 비트수의 분포에 대해서 조사된다. 제3도는 임펄스 잡음 지역에서 1비트 내지 8비트까지의 비트 에러가 99.1%에 이르는 것을 도시한다.

파형 왜곡 지역에서 모든 에러 비트는 제4도에 도시된 바와 같이 1비트 내지 8비트를 포함한다.

제5도 및 제6도는 각각 임펄스 지역과 파형 왜곡 지역에서의 에러 버스트 길이(에러 비트수와 무관하게 제1에러 비트에서 최종 에러 비트 까지의 비트 길이를 나타냄)의 분포를 도시한다.

68비트 버스트 에러를 정정할 수 있는 코드가 사용해도 한 비트가 개선되면 제5도에 도시된 바와 같이 효율이 약 92(90.8+1.6)%에 이르므로 임펄스 잡음 지역에서는 영향을 받지만, 제6도에 도시한 바와 같이 효율이 약 75(69.0+6.4)%이므로 한 디지트가 개선되면 파형 왜곡 지역에서는 영향을 받지 않는다.

따라서 단축 삽입 순환 코드와 같은 버스트 에러 정정 코드가 사용될 때 에러 정정에 관한 개선은 기대할 수 없다.

제7도 및 제8도는 각각 전형적인 임펄스 잡음 지역과 파형 왜곡 지역에서의 에러 빈도율에 대한 누진 분포를 도시한다. 제7도 및 제8도에서 변수 b/n(여기서 n은 한 블록의 길이이며 b는 한 블록중의 에러 비트수이다)가 사용된다. 에러는 긴 블록을 사용하여 정정하는 것이 좋다. 즉, 블록 길이가 제7도에 도시된 바와 같이 8(n=8)일 때 b/n은 0.7, 즉, 모든 에러 블록을 정정하려면 8비트중에서 6비트까지를 정정하지 않으면 안된다. 이것을 실현하는 일은 불가능한 것이다.

한편, 블록 길이 n가 272일 때(문자 코드 방송의 경우 1패킷 길이) 모든 에러는 b/n=0.04로 정정될 수 있다. 제8도에 도시된 바와 같이 모든 에러는 파형 왜곡 영역에서 n=272, b=0.03으로 정정될 수 있다.

이상과 같이, 블록 길이를 가능한 한 길게 하여 1패킷 1블럭으로서 정정하는 편이 정정 능력의 점에서 볼 때 유리하며, 실현성도 있음을 알 수 있다.

표 1은 정정 능력, 효율, 알고리즘 용이성, 에러 정정과 검출의 동시 가능, 패킷 신호에 대한 적합성 등을 평가한 전형적인 에러 정정 코드의 4종류에 대해서 비교한 것이다.

[표 1]

제1표에서 알수 있는 바와 같이 다수결 논리 코딩 회로는 결점이 작기 때문에, 문자 코드 방송의 에러 제어에 최고로 적합하다.

여러 가지 형태의 다수결 논리 코드가 발견되어 왔지만, 패턴 방식 문자 방송과의 양립성을 생각하면, (1패킷=272비트) 찻집합 순환 코드로 된(273,191) 코드를 1비트 단축화한(272,190)비트가 일본의 문자 코드 방송에는 최대로 적합하다. 이 코드의 효율 R은 다음과 간다.

효율 R=190/272=0.70

에러 정정 능력을 고려해 보면, 1패킷중의 8비트 랜덤 에러는 정정될 수 없다. 제3도 및 제4도에 있어서, 임펄스 잡음 지역에서는 99.1%의 에러 정정 효율이 기대되는 반면에 파형 왜곡 지역에서는 100%의 정정 효율이 기대된다.

다음, 이 코등 대한 기본 원리에 관하여 설명한다. 첫째 다수결 논리 디코딩 코드에 관하여 설명한다. 코드 길이가 7이고 정보 점수 3인 M계열 코드에 관하여 생각한다. 이 코드의 패리티 검사 행렬 H는 다음과 같이 주어진다.

e는 잡음을 표시하는 벡터를 나타낸다. 즉,

e=(e₀,e₁,…,e₆)

이다. 그리고 신드롬 S는,

S=eH^t

이며, 여기서 t는 전치를 표시한다.

S₁,S₂및 S₁+S₃로 구성된 합성 패리티 검사 A₁,A₂및 A₃는 다음과 같다.

A₁=S₀=e₀+e₂+e₃

A₂=S₃=e₀+e₁+e₅

A₃=S₁+S₂=e₀+e₄+e₆

e₀는 A₁,A₂및 A₃모두에 포함되지만 e₁내지 e₆는 A₁,A₂및 A₃중 하나에만 포함된다. 이 경우 A₁,A₂및 A₃는 e₀에 대해 직교한다고 말한다.

e₀에 에러가 있는 경우 A₁=A₂=A₃=1이 된다. e₁내지 e₆가운데 하나에 에러가 있다면 A₁,A₂및 A₃가운데 하나는 1이 된다. 따라서 A₁,A₂및 A₃의 임계치가 2(혹은 3)로 결정되면 다수결 논리 회로의 출력은 에러 비트 e₀를 정정할 수 있다. M 계열 코드의 순환 코드이므로 상기 작동을 7회 반복하면 7비트중 한 비트가 반드시 정정된다.

제9도는 상기 에러 정정 작동을 실행하기 위한 에러 정정 회로예가 도시하고 있다. 또한 7비트 입력 신호(100)도 도시된다. 신드롬 레지스터(101)의 초기친는 초기에 0으로 세트된다. 입력 신호(100)을 일시적으로 기억시키는 버퍼 레지스터(102)도 도시된다. 입력 신호(100)가 버퍼 레지스터(102)에 완전히 입력될때까지 동일한 데이터가 신드롬 레지스터(101)에도 로드된다. 이때까지 다수결 논리 회로(109)는 동작되지 않는다. 도면번호(103) 내지 (107)는 2모듈로(modulo) 가산기를 나타낸다.

7비트의 모든 데이터가 가산기가 레지스터(101),(102)로 완전히 입력되는 시점에서 에러 정정 작동이 시작된다. 즉, 다수결 논리 회로(109)가 동작을 개시한다. 세입력(111), (112),(113)이 다수결 논리 회로(109)에 인가된다. 이러한 세 입력 가운데 두 입력 또는 세 입력이 1이면, 처음에는 다수결 논리 회로(109)로부터의 출력(114)이 1이 되고 가산기(107)에서 에러 비트가 정정한다.

이것과 동시에 에러 비트로 인하여 신드롬에 미치는 역효과를 제거하기 이해, 신드롬 레지스터(101)의 수정을 출력(114)에 의해 행해진다. 이 작동에 의해 에러 정정이 완전히 바르게 정정되는지 안되는지를 판정하는 것이다. 즉, 모든 비트 정정 작동이 종료시에 모든 에러가 정정되면, 신드롬 레지스터(101)의 내용은 모드 0이 된다. 신드롬 레지스터에서의 내용이 0이 아니면 정확하게 정정되지 않았다고 판정된다. 이 경우 생성 다항식은 다음과 같다.

버퍼 레지스터(102)의 선두 비트에 에러가 발생되고 그 다음 정정 동작을 행하는 시점에서 이 정정 비트는 X⁷비트이다. 따라서 X⁷비트로 인해 신드롬 레지스터에 미치는 효과는 다음과 같다.

여기서 {}기호는 잉여 집합을 나타낸다. 따라서 출력(114)에 응답하여 신드롬 수정 비트가 필요하다. 다음에는 데이터를 실제 전송하는 경우의 예를 설명한다. 생성 행렬은 다음과 같다.

3비트 정보 001에 응답하여 코드 C는 다음과 같이 주어진다.

C=(001) G=0010111

이 코드가 에러 없이 전송 될 때, 수신측에서의 신드롬 내용은 당연히 0000이 된다. 신드롬 레지스터(101)의 비트 변화를 따른다.

0100 제1, 제2, 제3 및 제4비트가 로드

1010 제1 내지 제5비트가 로드

1101 제1 내지 제6비트가 로드

0000 제1 내지 제7비트가 로드

상기된 바와 같이 신드롬 레지스터(101)의 내용은 0000이 되며 따라서 모든 정보는 어떠한 에러도 없이 출력단자(110)로부터 출력된다.

다음에는 제2 비트에 에러가 있는 경우를 검사하자. 이 경우 수신된 데이터는 0110111이다. 따라서 신드롬 S(X)은 다음과 같다.

신드롬 레지스터(101)의 내용은 0111이다. 에러 정정 작동을 조사해 보면 다음과 같다.

따라서 제2비트째의 에러는 정정될 수 있다.

다음에는 본 발명이 (273,191) 다수결 논리 디코딩 코드를 선택하는 이유에 관하여 설명한다. 종래의 다수결 논리 디코딩 코드는 최장 순차 코드, 해밍 코드, 유클리드 기하학 코드, 최종 사영 기하학 코드 및 차집합 순환 코드등이다. 이러한 코드에서 최장 계열 코드, 해밍 코드 및 유클리드 기하학 코든 2-1의 형태로 되며 1패킷을 1블럭으로 만들기 위하여 m은 9, n은 511로 하고 n이 272가 될 때까지 239비트가 감축되어야 한다. 그러나 전송 효율은 이러한 비트 감축으로 인해 현저하게 감소된다. 최종 사영 기하학 코드의 경우에 있어서 n은 (2ms-1)/(2s-1)로 구해질 수 있다. 그러나 한 패킷 중에서 8비트 이상의 에러 비트가 정정되고, 효율이 190/272이상이 구해질 수 있다.

(273,191)다수결 논리 디코딩 코드는 차집합 순환 코드에서 구해질 수 있는데 0,18,24,46,50,64,103,112,115,126,128,159,166,167,186,196,201의 모든 정수의 서로간의 차가 서로 다르다. 이 코드의 생성 다항식은 다음과 같이 구해진다.

G(X)=X⁸²+X⁷⁷+X⁷⁶+X⁷¹+X⁶⁷+X⁶⁶+X⁵⁶+X⁵²+X⁴⁸+X⁴⁰+X³⁶+X³⁴+X²⁴+X²²+X¹⁸+X¹⁰+X⁴+1

다수결 논리 회로에 인가된 입력 A₁내지 A₁₇은 다음과 같다.

A₁=S₁₀+S₅

A₂=S₆₄

A₃=S₇₆+S₅₈

A₄=S₆₀+S₅₆+S₃₆

A₅=S₇₈+S₅₆+S₅₀+S₃₂

A₆=S₆₅+S₆₁+S₃₉+S₃₉+S₃₃+S₁₅

A₇=S₄₆+S₂₉+S₂₅+S₃

A₈=S₇₃+S₃₇+S₂₀+S₁₆

A₉=S₇₉+S₇₀+S₃₄+S₁₇+S₁₃

A₁₀=S₇₁+S₆₈+S₅₉+S₂₃+S₆+S₂

A₁₁=S₈₀+S₆₉+S₆₆+S₅₇+S₂₁+S₄+S₀

A₁₂=S₅₁+S₄₉+S₃₈+S₃₅+S₂₆

A₁₃=S₇₅+S₄₄+S₄₂+S₃₁+S₂₈+S₁₉

A₁₄=S₈₁+S₇₄+S₄₃+S₄₁+S₃₀+S₂₇+S₁₈

A₁₅=S₆₃+S₆₂+S₅₅+S₂₄+S₂₂+S₁₁+S₈

A₁₆=S₇₂+S₅₃+S₅₂+S₄₅+S₁₄+S₁₂+S₁

A₁₇=S₇₇+S₆₇+S₄₈+S₄₇+S₄₀+S₉+S₇

다음에 제10도는 송신 설비에 장치되는 신호 송신 회로를 도시한다. 190비트로 구성된 정보 비트(200)는 1비트 감소시킴으로써 원래의 코드로부터 유도된다. 따라서 정보 부분은 190비트를 포함한다. 82비트의 패리티 레지스터(201)의 초기치는 0으로 되며, 스위치(202),(203),(204)는 초기에 실선으로 표시된 부분으로 이동된다. 정보 비트(200)는 스위치(204)를 통해 전송되고 전송된 패킷신호(205)로 된다. 이것과 동시에 정보 비트 (200)는 스위치(202),(203)와 가산기(206)를 통해 전송되고, 이에 의해 패리티 비트는 식(1)에 따라 발생된다. 모든 정보 비트(200)가 전송된 후 패리티 레지스터(201)의 내용은 패리티 비트로 전송된다. 따라서 이 시간점에서부터 스위치(202),(203),(204)는 파선으로 나타내진 바와 같은 위치로 이동되어 패리티 레지스터(201)에 있는 내용이나 신호는 전송된 패킷신호(205)로서 유도된다.

제11도는 본 발명에 따른 디코딩 회로를 도시한다. 입력 신호(300)(즉, 수신된 신호)의 에러는 정정되어야하만 한다. 비트 0는 이 입력 신호의 선닥 즉, 전송된 신호가 부가될 때 단축된 한 비트에 부가된다. 따라서 입력 신호는 273비트를 포함한다. 이러한 사실을 제외하면 이 구조는 제9도에 도시된 구조의 원리와 실제로 유사하다. 정정되어야 할 데이터를 기억시키기 위한 데이터 레지스터(301)는 273비트를 보유할 수 있다. 신드롬 레지스터(302)는 82비트의 시프트 레지스터로 구성된다. 모듈로 2가산기(303),(323)는 다수결 논리회로(341)에 인가되는 입력 신호를 발생시킨다. 가산기(307)내지 (323)의 입력수는 신드롬 레지스터(302)의 레지스티수를 나타낸다. 예를 들면, 가산기(307)의 입력(5),(10)은 신드롬 레지스터(302)의 레지스터단 S₅, S₁₀의 각 출력 S₅,S₁₀을 나타낸다. 모듈로 2가산기(307) 내지 (323)로부터의 출력(324) 내지 (340)은 다수결 논리회로(341)에 인가되고, 다수결 논리회로(341)로부터의 정정신호(342) 및 레시즈터(301)로부터의 출력 신호는 모듈로 2가산기(343)에 인가된다.

신드롬 레지스터(302)의 초기치는 S₀=0…, S₈₁=0으로 세트된다. 입력신호(300)의 모든 비트는 데이터 레지스터(301)에 기록될때까지 다수결 논리 회로(341)는 동작하지 않는다. 모든 데이터가 데이터 레지스터(301)로 입력된 후 제1 신드롬은 레지스터단 S₀내지 S₈₁에 의해 설정되며, 다수결 논리 회로(341)는 임계치 9(혹은 10)에서 동작하여 선두 비트 에러는 정정된다. 신드롬 계산을 1비트씩 앞으로 진행될때마다 에러정정과 데이터 레지스터(301)의 내용은 1비트씩 이동된다. 가산기(343)에서는 정정 신호(342)에 응답하여 레지스터(301)의 출력을 정정하며, 이에 의해 정정된 데이터(344)로 출력한다.

상기 디코딩 회로는 디코딩 절차의 개요를 도시한다. 제12도는 문자 코드 방송을 실제로 수신하는데 사용될 수 있는 회로를 도시한다. 제12도에는 CPU 버스라인(400), CPU(도시 안됨)로부터의 16비트 출력 포트(401), 궤환 기능을 갖춘 82비트 신드롬 레지스터(403), 데이터 레지스터(404), 17개의 다수결 논리 회로를 갖춘 다수결 논리 회로(405), 16비트 병렬-직렬 변환기(406), 16비트 직렬-병렬 변환기(407), 16비트 펄스 발생기(408), 데이터 로드 및 데이터 정정 신호 발생용 로드 및 정정 게이트 발생기(409), 게이트(410), 준비 신호 발생기(411), 에러 상태 레지스터(412), 16비트 병렬입력데이터(413), 16비트 병렬 출력 데이터(414), 시작신호(415), 로드신호(416), 정정 명령신호(417), 로드 종료신호(418), 클럭 신호(419), 직렬 입력 데이터(420), 직렬 출력 데이터(421), 16비트 클럭 신호(422), 82비트 신드롬 데이터(423), 에러 정정신호(424), 에러 상태 신호(425), 준비신호(426), 16비트 반송신호(427)가 포함된다.

신드롬 레지스터(403)는 CPU에서 전송된 시작 신호에 응답하여 클리어 되고, 로드 및 정정 게이트 발생기(409)는 로드 게이트 신호(428)가 발생되도록 제어된다. 신드롬 레지스터(403)의 입력 신호는 이 신호에 응답하여 신드롬 레지스터(403)에 연속적으로 로드된다. 그런 다음 CPU는 16비트 데이터를 출력 포트(401)에 전송하여 로드신호(416)가 발생하게 된다. 16비트 펄스 발생기(408)는 로드신호(416)에 응답하여 시프트 작동을 위한 16비트 클럭 신호를 발생시켜 병렬-직렬 변환기(406)의 데이터가 판독되고 신드롬 레지스터(403) 및 데이터 레지스터(404)에 로드된다. 16비트 클럭 신호는 클럭신호(419)에 응답하여 발생된다. 만약 이 신호가 5MHz이상의 주파수를 갖는 신호라면 한 패킷에서의 에러는 1ms이하의 시간내에 정정될 수 있다. 준비 신호 발생기(411)는 로드신호에 응답하여 리세트되고 교신 상태로 된다. 16비트 시프트 클럭의 전송이 종료되자마자 16비트 반송 신호(427)가 발생되어 준비 신호 발생기(411)가 준비 상태로 된다. 다음 명령은 준비 신호(426)에 응답하여 CPU에 명령 요구된다. 상기 작동은 한 패킷인 272비트 동안 반복된다. 따라서 데이터 세트는 272/17회 반복되며 로드 명령은 17회 파생된다.

모든 데이터가 병렬-직렬 변환기(406)에 세트되고 로드 명령이 발생될 때 CPU는 로드 종료신호(418)를 발생시켜 신드롬 레지스터(403)가 1비트 만큼 이동된다. 이 1비트는 단축된 1비트와 동일하다. 그 다음 에러 정정이 선두 비트에서부터 실행된다. 에러 정정은 16비트 각각에 대해 실행되며 에러 정정된 16비트의 데이터는 CPU에서 판독된다. 정정 신호(417)는 CPU로부터 유도된 에러 정정 신호이며, 한 에러 정정 명령에 응답하여 데이터 레지스터(404)의 선단에 있는 16비트 데이터의 에러가 정정된다. 로드 신호(416)에 의해 발생되는 로드 명령의 경우에 있어서와 같이, 에러 정정신호(417)에 응답하여 16비트 클럭 신호가 16비트 펄스 발생기(408)에서 로드 신호가 출력되어 레지스터(403),(404)는 16비트 만큼 이동시킨다. 데이터 레지스터(404)의 선두가 에러인 것으로 검출될 때 에러 정정 신호(424)에 응답하여 에러 비트가 반전되고 이 비트는 직렬-병렬 변환기(407)에 순차 로드된다.

에러 정정신호(424)는 다수결 논리 회로(405)에서 출력되며, 정정신호(417)에 의해 제어되어 로드 및 정정 게이트 발생기(409)로부터의 출력 신호에 의해 제어된다. 데이터 로드의 경우에 있어서와 같이, 16비트의 에러 정정이 종료된 시점에서, 준비신호(426)에 의해서 CPU에 16비트분의 에러 정정이 끝나고, 직렬-병렬 변환기로서의 레지스터(407)에 데이터가 로드되어 있는 것을 알 수 있다. 이러한 동작을 17회 반복하면 패리티를 포함하는 에러 정정후의 272비트 데이터를 디코드할 수 있다.

에러 상태 레지스터(412)는 신드롬 레지스터(403)로부터 82비트가 인가되는 OR게이트를 포함한다. 신드롬 레지스터(403)의 내용이 모드 0인지 아닌지가 검사된다. 이러한 상태에서 에러 상태 신호(425)가 CPU에 인가될 때 정확하게 정정되었는지 아닌지 판정될 수 있다. 즉, 신드롬 레지스터의 내용이 모두 0일때에만 정확한 정정이 실행된 것이다.

이제까지는 각각의 16비트 데이터가 로드되는 것에 대해 기술하였으며, 각각의 16비트 데이터가 정정된 후 데이터가 CPU에 의해 판독되는 것에 대해 기술되었지만 원리적으로 각각의 8비트, 34비트, 64비트 혹은 136비트 데이터도 상기된 바와 유사한 방식으로 처리될 수 있다. 종래의 하드웨어 규모에서는 16비트 정도가 적당하다. 한 명령이 여러 비트로 구성되면 회로 성분(401),(402),(406),(407)은 커지고 복잡해진다.

다수결 논리 디코딩 코드에 있어서, 다수결 논리 소자의 수가 증가되면 실제로 사용되는 논리 회로의 수는 지수 함수적으로 증가될 것이다. 따라서 다수결 논리 회로의 수가 17인 코드는 실제로 사용되지 않는다. 이와 같은 논리회로를 제공하기 위하여 논리 OR 입력의 수는

이다. 즉, OR 입력 소자의 수는 10⁴이 되어 에러 정정 방법이 가정용 텔레비젼 수상기에 적용될 수 없게 딘다. 17비트 입력을 구비한 ROM으로 에러 정정 방법을 실행하려면 2¹⁷비트를 갖춘 ROM이 필요하다. 즉, 특정의 대형 ROM은 가정용 텔레비젼 수상기에 적당하지 않다.

따라서, 본 발명에 따르면 17개의 다수결 입력(다수결 논리 소자)논리는 제13도에 도시된 바와 같은 가장 단순한 논리 소자를 이용하여 실행될 수 있다.

제13도에는 각각 8개의 다수결 논리 소자(500),(501)가 도시된다. 나머지의 한 다수결 논리 소자(502)도 도시된다. 또한 제13도에는 4x256비트 ROM(503),(504), 각각의 ROM(503),(504)로부터의 4비트 출력(505),(506)과 출력(508)을 갖춘 종래의 가산기(507)도 도시된다. 또한 이 도면에는 비교기(509), 비교기(509)의 B측에 인가되는 입력(510)과 비교기(509)로부터의 A＞B인 출력(511)도 도시된다.

8비트 입력(500)은 ROM(503)의해서 그것이 1의 수를 4비트 표시의 출력(505)으로서 출력한다. 예를 들어 M0이 1이고 M1=M2=M3=M4=M5=M6=M7이 0이면, 출력(505)은 1000으로서 1을 나타낸다. 이러한 방식으로 또다른 8비트 입력(501)이 ROM(504)에 의해 처리되어 1을 나타내는 출력(506)이 유도된다. 가산기(507)는 2진 출력(507),(506)과 캐리인 제17다수결 논리 소자 M16을 더하여 출력(508)이 유도된다. B측의 입력이 8로 제한되고 A측의 입력(508)이 입력(510)보다 클때에만 A＞B인 출력(511)이 1로 유도된다. 따라서, 9이상이 17개의 입력에 입력될 때 다수결 논리가 검출된다.

지금까지는 본 발명에 따른 문자 코드 방송용 에러 정정 방법과 실제의 수신 논리 회로 구성에 사용되도록 채택된(272,190) 다수결 논리 디코딩 코드의 기본 원리를 설명하였다. 실제로 신호를 송신할 경우 82비트 패리티 신호나 190비트 정보 신호만이 송신을 위해 반전되어야 하며 수신될 때 기억되어야 한다. 그 이유는 한 패킷내의 신호가 모두 0일 때 이 신호는 어떠한 코드도 표시하지 않기 때문이다.

이제까지의 방법은 패킷 신호가 CPU내의 RAM에 입력되고 RAM의 데이터가 에러 제어 입출력으로 전송되어 에러 정정된 데이터가 다시 판독되게 하기 위한 것이지만 데이터를 CPU의 RAM에 입력시키기 전에 에러가 정정된다. 이 경우 에러 정정 시간은 데이터를 시프트 레지스터에 로드시키는데 필요한 시간과 실제로 동일하다. 그 결과로 상기 형태로 구성된 둘 이상의 에러 정정 회로가 필요하다.

상기 에러 정정 방법은 텔레비젼 전송 선로의 비트 에러 특성에 적합하다. 이 방법에 따르면 매우 효율적인 에러 정정 능력이 구해질 수 있다. 더 나아가 다른 모든 에러 정정 방법보다 간단한 단순 디코딩 회로에 의해 272비트가 완전히 정정될 수 있다. 결과적으로 본 발명에 따른 에러 정정 방법은 값싼 하드웨어를 필요로 하는 가정용 텔레비젼 수상기의 에러 정정 회로에 적합한 것이다. 또한, 본 발명에 의한 방법은 에러를 동시에 정정하고 검출하여 에러 코드를 표시할 수 없는 문자 코드 방송 시스템에 이용하기 가장 적합하다.

본 발명에 따른 방법은 이미 패턴 방식 문자 방송으로서 전파 기술 심의회로부터 회답되온 방식과 같은 TV 신호의 1주사선당 272비트의 디지털 신호를 전송하는 방식이기 때문에, 장래는 문자 코드 방송 이외에 팩시밀리용의 디지털 팩스, 컴퓨터 소프트웨어를 전송하는 소프트웨어 방송, 맹인을 위한 점자 방송 등 그밖의 코드방송을 실시하는 것과 함께, 비트율이 같으면 모든 같은 방식으로 정정이 가능하다.

상기된 바와같이(272,19) 다수결 논리 디코딩 코드는 1패킷내의 어떤 위치에서도 일어날 수 있는 9비트 이하의 어떠한 에러도 정정할 수 있다. 그러나 9비트 이상의 에러를 정정할 경우에는 소량의 에러 정정 패턴만이 실재하며 실제로 8비트 이상의 거의 모든 에러를 정정하는 것은 불가능하다.

따라서 비교적 높은 정확도를 갖춘 약 9,10,11,12비트 가량의 에러를 정정할 수 있는 본 발명에 따른 또 다른 실시예를 기술한다.

다음 실시예에 있어서, 거의 모든 9비트 에러 패턴은 완전히 정정되어 화면 에러율이 상당히 개선되게 된다.

우선 기본 원리에 대해 기술해 보면, 상기된 바와 같이(273,191)코드 생성 다항식 G(X)은 다음과 같다.

발생기 다항식의 행렬식은 다음과 같다.

단 I는 191x191 단위의 행렬을 나타내며, P는 82x191로 된 행렬을 나타낸다. 검사 행렬 H은 다음과 같다.

행렬 H의 82행의 벡터의 선형 결합에 의해 각각의 비트상에서 직교하도록 한 디코드 검사 행렬을 구성하는 것이 가능하다. 17개의 검사식의 선두 부분은 다음과 같이 표시된다.

여기서 H₁은 검사 행렬 H의 선형 변환에 의해 구해진 직교 패리티 검사합이다.

수신 벡터 r은 다음과 같다.

r=c+e

여기서 c는 코드신호이고, e는 에러 신호이다. 따라서, 직교 패리티 검사합은 다음과 같다.

따라서 에러가 8비트 이상이면 에러만을 고려하여

만이 조사될 필요가 있다. 에러가 9비트 이하이면 모든 엘는 코드의 기본 원리의 관점에서 정정될 수 있다.

첫째로 처음 9비트가 모두 에러이면 에러 벡터 e는 다음과 같이 표시된다.

e=(1,1,1,1,1,1,1,1,1,0,0,0,…0)

즉,

이다. 1의 수는 11개인데 이것은 임계치가 9여서 제1비트가 정정된다는 것을 나타낸다. 나머지 8비트는 정정될 수 있어서 결국 9비트 모두 정정될 수 있다.

따라서 9비트 에러의 경우 정정 작용이 일어나기 전에 선두 에러가 검출된 후 정정되면 나머지 8개의 에러비트도 정정될 수 있다. 따라서 9개의 에러 비트는 정정될 수 있다. 에러 정정이 제1에러 정정 작동으로 불가능하면 데이터는 1비트 가량 순환 이동되어 에러 정정 작동이 다시 실시된다. 데이터가 순환 이동될 동안 선두 에러 비트가 검출되어 9개의 에러 비트가 모두 정정될 수 있다.

둘째로, 아래의 10비트 에러에 대해 생각해 보기로 하자.

1의 개수는 10개가 되기 때문에, 선두 비트를 정정한다. 나머지 9개의 에러는 (1)항에서 설명한 바와 같이 정정할 수 있기 때문에, 이와 같은 모양의 10개의 에러는 정정할 수 있다.

셋째로, 처음 11비트가 모두 에러일대는 다음과 같다.

1의 수가 9개이므로 선두 비트가 정정된다. 나머지 10개의 에러 비트는 둘째번 예에 기술된 바와 같이 정정될 수 있다. 따라서 상기의 에러 형태는 완전히 정정될 수 있다.

넷째로, 처음 12비트가 모두 에러일 경우에는 다음과 같다.

1의 수가 8이므로 선두 비트가 에러일 경우에는 에러가 정정될 수 없다. 즉, 정확하게 정정될 수 없다. 다섯째로, 11개의 연속 비트가 모두 에러이고 이 에러가 제2비트에서부터 시작된다고 생각하자.

이 경우에는 다음과 같다.

여기에는 1이 9개가 있으므로 선두 비트가 정확하다 하더라도 선두 비트는 정정될 수 있다. 따라서 최정 비트까지 정정이 된다 하더라도 정확하게 정정되지 않는다. 정확하게 정정되지 않는다는 것은 모두가 0은 아닌 신드롬 레지스터의 내용에 의해 검출된다.

이 경우에 있어서 데이터는 1비트만큼 순환이동되어 에러 데이터는 세 번째 예에 기술된 바와 같은 에러 데이터와 동일한 형태를 구비하게 된다. 결국 에러 정정이 실행될 수 있다. 이 경우에 실제 회로와 연관하여 기술된 로드 종료 명령(단축된 비트를 1비트 시프트시킴)은 필요없다. 따라서 에러 정정은 제2비트에서부터 실행되어 회로의 구성이 단순화될 수 있다.

상기된 바와 같이 에러 비트 집단의 선두 비트가 가능한한 빨리 정정되면 잔여 에러 비트는 높은 정정율로 정정된다.

따라서 첫 번째 예에 기술된 바와 같이 8비트 이상의 에러 정정 확율은 순환 코드의 순환 특성을 이용하는 동안 제1에러 정정 작동후 완전 정정이 불가능한 것으로 판정될 때 수신된 데이터를 1비트 이동시킴으로써 증가된다.

제14도는 에러 정정 작동에 대한 플로우챠트의 예를 도시한다.

제15도는 본 발명의 제2실시DP를 실행하기 위한 셀제 하드웨어를 도시한다. 제15도에는 CPU(도시 않됨) 버스라인(600), CPU 출력 포트(601), CPU 입력 포트(602), 병렬-직렬 변환기(603), 직렬- 병렬 변환기(604), 게이트(605),(606), 모듈로 2가산기(607),(637), 데이터 레지스터(608), 신드롬 레지스터(609), 타이밍 발생기(610), 에러 상태 레지스터(611), 다수결 논리 회로(612), 시작 명령 신호(613), 클리어 신호(614), 로드 명령 신호(615), 로드 게이트 신호616), 로드 클럭 신호(617), 정정 게이트 신호(618), 정정 클럭 신호(619), 에러 정정 신호(620), 82비트 신드롬 신호(621), 에러 정정 신호(622), 정정 종료 신호(623), 패치 명령신호(624), 패치 준비 신호(625), 패치 클럭 신호(626), 로드 데이터(627), 페치 데이터(628), 로드 직렬 데이터(629), 순환된 로드 데이터(630), 신드롬을 구하고 데이터를 재배열시키기 위한 로드 데이터(631), 시프트된 원래 데이터 값을 보유하기 위한 데이터 레지스터(632), 에러 정정된 데이터(633), 1비트 시프트된 재배열된 데이터(634), 데이터 시프트 클럭 신호(635)와 병렬 로드 신호(636)가 있다.

다음에는 이 회로의 작동에 대해 기술된다. 작동 모드는 첫째, 초기 데이터가 CPU로부터 로드되는 로드 모드와 둘째, 정정이 실시되는 정정 모드의 셋째, 에러 정정후 데이터가 CPU에 의해 판독되는 페치 모드로 구분된다.

첫째, 로드 모드에 대해 기술하면 다음과 같다. 272비트로 구성된 1패킷 신호에 응답하여 CPU는 시작명령(631)을 출력시키고 리세트 신호(614)에 응답하여 신드롬 레지스터(609)의 82까지 상태는 모두 0으로 세트된다. 그 다음 CPU는 데이터가 출력 포트에 로드되도록 세트되어 로드 명령 신호(615)가 발생된다. 병렬 데이터는 레지스터(603)에 로드된다. 로드 제어 신호(616)에 응답하여 게이트(605),(606)가 제어되어 입력 신호(629)는 신드롬 레지스터(609)와 데이터 레지스터(632)에 순차적으로 로드된다. 한 패킷 신호는 272비트로 구성되고 단축된 제1비트의 내용은 0으로 세트된다. 병렬 데이터는 8비트나 16비트로 구성된 단위 신호의 형태로 병렬-직렬 변환기(630)에 인가된다. 따라서 로드 작동은 35회나 18회 반복된다. 데이터를 신드롬 레지스터(609)와 로드 데이터 레지스터(632)에 로드시키는 종료되면 레지스터(632)내의 모든 데이터는 병렬 로드 신호(636)의 타이밍에서 데이터 레지스터(608)에 복사한다. 이 단계에서 에러 정정 신호(622)는 정정 게이트 신호(618)에 응답하여 당연히 발생되지 않는다.

둘째 정정 모드에 대해 설명한다. CPU로부터 데이터를 로드시키는 작동을 끝마치자마자 정정 모드가 시작된다. 정정 클럭 신호(619)는 273비트에 대해 연속적으로 출력된다. 여기서 제1비트가 단축되어 정정 게이트 신호(618)의 기간은 272비트와 동일한 기간을 갖추고 있다. 에러 정정 신호가 다수결 논리 회로(612)로부터 출력될 때 데이터 레지스터(608)에 있는 데이터와 신드롬 레지스터(609)에 있는 신드롬은 에러 정정 신호(622)에 응답하여 정정된다. 따라서 에러 정정은 수신된 패킷 신호의 비트 순서로 완성된다.

신드롬 레지스터(609)에 있는 82비트가 에러 상태 레지스터(611)에 의해 모두 0으로 검출되지 않으면 회로는 다음 단계로 진행한다. 이것은 에러 상태 레지스터 신호(620)에 의해 시작된다. 첫째, 데이터 레지스터(632)의 원래 데이터는 1비트만큼 순환 이동된다. 시프트 클럭 신호(635)의 비트수는 1비트 시프트와, 신드롬을 구하기 위한 시프트 수의 합이며, 즉, 전체 비트수는 274비트이다. 이 출력 신호는 게이트(605), (606)를 통하여 신드롬 레지스터(609)로 연속적으로 로드되어 신드롬이 발생된다. 이 경우에 비트 위치를 바꾸기 위해 1비트가 제거되므로 클럭 신호(619)는 273비트로 구성된다. 데이터 레지스터(632)의 데이터가 274비트에 대해 이동될 때 신드롬이 발생된다. 이때 로드 데이터 레지스터(632)의 273비트는 병렬 로드 신호에 응답하여 데이터 레지스터(608)에 로드된다. 그 다음에 상기 에러 정정 작동이 실행된다. 그러나 단축된 최종 비트는 정정되지 않는다.

셋째, 페치 모드에 대해 설명한다. 에러 상태 신호(620)가 에러가 없음을 나타내지 않으면 상기 작동 순서가 자동 반복된다. 에러 정정 작동은 처음 정정되어야 할 선두 비트를 1비트 이동시킴으로써 제73회 반복된다. 이러한 작동후 원래 상태와 동일한 상태가 얻어지므로 에러 정정 종료 신호(623)가 CPU로 전달된다. 에러 상태 신호(620)는 CPU에서 판독된다. 모든 에러가 완전히 정정되지 않으면 정정이 잘못되므로 에러 상태가 검출된다.

정확히 정정될 때 CPU는 패치 명령 신호(624)를 발생시키며 데이터 레지스터(608)에 기억된 신호가 사용된다. 더 나아가 선두 비트가 불필요하게 되어 273비트중 272비트가 패치 된다. 이 데이터는 데이터 레지스터(607)에서 직렬-병렬 변환기(604)로 연속적으로 로드된다. CPU는 패치 준비 신호(625)에 응답하여 직렬-병렬 변환기(604)로부터의 신호를 수신하여 다음 패치 명령(624)이 발생되게 된다. 상기 작동이 반복되어 한 패킷 신호가 CPU에 기억된다.

상기 실시예에서 상기 작동은 최종 비트가 선두가 되는 최종 단계에서 실행되는 반면 거의 모든 경우에 있어서 정정 가능한 에러는 에러 상태 신호(620)에 의해 순환 이동시키는 작동 기간동안 신드롬 레지스터(609)의 내용이 모두 0이라는 것을 나타낸다.

에러 상태 신호(620)에 의해 모든 에러 정정을 완료하라고 명령된 후 정정 클럭 신호(619)는 다음 작동으로 진행한다. 즉, 데이터 레지스터(608)의 데이터는 원래 비트 배열로 재배열되어야 한다. 에러 상태 비트(620)내의 비트가 세트될 때 n은 시프트 수라고 하고, N은 선두 비트를 1비트 순환이동시킨 재배열수라고 하자(즉, 선두 비트로부터 N번째 비트가 선두 비트로서 신드롬 레지스터(609)에 로드되는 모드). 그런 다음 선두 비트는 데이터 레지스터(608)로 (273-n+273-N)회 시프트된 후 선두 비트 위치에 배열된다. 이때 정정 종료 신호(623)가 세트되고 CPU로 전달된다. 상기 패치 명령에 응답하여 CPU가 데이터를 판독하여 원래 비트 배열의 정확한 데이터가 구해질 수 있게 된다.

상기 실시예가 여러 가지 작동을 실시하기 위한 하드웨어를 이용하는 반면, 데이터 레지스터(404)가 273비트를 구비하면 제12도에 도시된 시프트 제어 소프트웨어 및 회로에 의해 작동이 실행된다. 즉, 데이터의 시프트는 CPU에서 실행되며 이 데이터는 제12도에 도시된 바와 같이 회로에 로드된다. 그러나 이 경우 처리 시간이 약간 길어지는 단점이 있다. 단축된 1비트에 대해 언급하면, 상기된 바와 같이 에러 정정 작동은 정지되었지만 회로는 단순화시키기 위하여 단축된 비트로 인한 에러 유도율은 1/273이다.

상기 실시예에서 에러 정정이 불가능할 때 데이터는 1비트만큼 순환 이동되지만 회로를 단순화시키고 처리 시간을 가속시키기 위해 데이터가 다수의 비트만큼 이동될 수 있다. 예를 들어 데이터가 2비트 이동되면 처리 시간이 1/2로 단축되는 장점이 있다.

상기(272,190) 다수결 논리 디코딩 코드가 이용된다고 가정하자. 이 경우 한 패킷에 9비트 이상의 버스트 에러가 실재하거나 프레임 동기용 프레이밍 신호부분에 둘 이상의 정정 불가능한 비트가 발생될 때 한 패킷 신호의 정정이 실행되지 않는 단점이 있다. 프레이밍 신호는 8비트로 구성되어 8비트 가운데 1비트 에러가 정정될 수 있게 된다.

제16도는 문자 방송 패킷 신호를 도시한다. 제16도는 수평 동기 신호(700), 색 버스트 신호(701), 클럭 동기용 클럭 조정신호(702), 프레임 동기용 프레이밍 신호(703) 및 34바이트 패킷 신호가 있다.

제17도는 본 발명에 따라 송신되는 패킷 신호를 도시한다. 표준 배열로 송신된 한 패킷 신호는 제17도에서 X로 표시된 8비트 단위로 분리되고 8비트 단위는 각각의 패킷으로 분리된다. 따라서 X로 표시되는 한 패킷 신호는 34패킷으로 분리되어 전송된다. 수신측에는 제17도에 도시된 것과 유사한 버퍼가 제공된다. 디코딩의 경우에 있어서 X로 표시되는 8비트 단위는 버퍼에 연속적으로 로드되고 표준 배열 신호로 변환된다. 이때 각 패킷에 대해 에러 정정이 실행된다. 이와 같은 방법으로 각 패킷간에 8비트만큼 삽입된 배열을 사용함으로서 버스트의 형태로 패킷에 혼합된 잡음으로 인한 에러는 정정될 수 있다. 즉, 한 패킷 신호로 구성된 모든 비트는 에러이며(이러한 현상은 실제로 거의 일어나지 않으며 에러가 전체 패킷에 혼합된 경우조차도 평균치는 272/2=136비트이다), 이 에러는 각각 8비트로 분리될 수 있고 34패킷으로 일정하게 분리될 수 있다. 그 결과로 한 패킷(272비트)에서 임의로 발생되는 어떤 종류의 8비트 에러라도(272,190)에러 정정 모드로 정정될 수 있다.

즉 한 패킷의 데이터가 프레이밍 에러로 인해 손실되더라도, 신호의 도착이 검출되면 수신 신호가 정정될 확률이 1/2이므로 예정된 값 0이나 1을 구비하지 않는 것으로 가정함으로써 충분히 정정될 수 있다. 수신된 신호가 상기와 같이 예정된 값을 구비하는 것으로 추정하면 평균 에러 비트의 수는 272/2=136비트이다. 마찬가지로 평균 두 프레이밍 에러가 있을 때 조차도 에러는 정정될 수 있다.

패킷 신호가 상기와 같은 비트 배열로 전송될 때 버스트의 형태로 발생되는 자동차의 잡음과 같은 도시형 잡음과 가정용 전기장치로부터의 임펄스 잡음이 충분히 제거될 수 있다. 임의로 발생되는 잡음에 있어서 그 효율은 표준 배열의 경우에 있어서의 효율과 실제로 유사하다.

다음에는 수신측에서의 논리에 대해 기술하고자 한다. 수상기의 RAM은 제17도에 도시된 바와 같이 34x34=1156바이트 버퍼로 제공된다. A₀를 선두 어드레스라고 하자. 이때 수신된 패킷 신호는 어드레스 A₀내지 A₀+33에 우선 기억된다. 그 다음에는 수신된 패킷이 어드레스 A₀+34 내지 A₀+67에 기억된다. 즉, n개의 어드레스를 갖춘 가장 새로운 패킷은 어드레스 A₀+34(n-1) 내지 A₀+34(n-1)+33에 기억된다. n이 34가 될 때 1156바이트 버퍼는 완전히 로드되고 패킷 신호의 에러 정정 작동이 시작된다. 에러 정정 회로에 로드되는 데이터가 제17도에서 X로 표시되는 어드레스는 A₀,A₀+35,A₀+70,A₀+150,…A₀+1155로 표시된다. n이 35인 패킷 신호는 어드레스 A₀내지 A₀+33에 다시 기억된다. 따라서 제 n패킷 신호를 기억시키기 위한 어드레스를 표시하는 일반식은 다음과 같다.

A₀+34({n/34)-1) 내지 A₀+34{n/34}-1

여기서 {}는 잉여수이다. 제17동서 디코딩된 패킷은 n이 35일 때 0으로 표시된다. 즉, A₀+34,A₀+69,A₀+104,…A₀+33이다. 일반식은 다음과 같다.

A₀+34X({n/34}-1) 내지 A₀+33.34-({n/34}-1)

A₀+33-({n/34}-1) 내지 A₀+33+34X({n/34}-1)

마찬가지 방식으로 n이 36일 때 연속적으로 구해지며 n이 3일때도 연속적으로 구해진다. 이들 패킷 신호는 디코딩 코드에 로드되오 한 패킷내의 에러가 정정된다.

제17도의 실시예에서 수신된 패킷 신호는 CPU의 RAM에 순차적으로 기록되며 패킷 신호가 에러 정정 디코더를 통과할 때 한 패킷이 디코딩 된다. 이와 대조적으로 데이터가 패킷 버퍼에 로드될 때 데이터는 예정된 어드레스에 연속적으로 로드된다. 데이터가 판독될 때 34바이트는 연속 어드레스에서 판독되어 한 패킷에 해당하는 데이터가 직접 구해질 수 있게 된다. 제18도에 있어서 숫자는 전송된 패킷수를 나타낸다.

일반식은 다음과 같이 나타낸다.

A₀+34(n-1)-33,…,A₀+34(n-1)-33(n-1)

A₀+34X33+{n/34}

A₀+34X33+{n/34}-33…

A₀+34X33+{n/34}-33(33-{n/34)}

여기서 A₀는 선두 어드레스를 나타내는 n은 n번째 패킷을 나타내며, {}는 잉여수를 나타낸다. 8비트 데이터가 본 발명에 따라 쓰여질 때 한 패킷에 대한 데이터는 34바이트 데이터를 연속 판독함으로서 구해질 수 있다. 이 경우에 선두 어드레스는 다음과 같이 주어진다.

A₀+34(n-1)

제17도 및 제18도를 참고로 하여 기술된 상기 방법은 1바이트 데이터가 1패킷을 지연시킴으로써 연속적으로 전송하게 하는 것이다. 한 패킷에 대한 데이터는 34패킷을 수신한 후 기억된다. 원리적으로는 각 바이트(8비트)를 임의로 배열하여 이러한 도청 방지용 비밀 전송이 비밀 정송으로서 유료 텔레비젼 시스템에 사용될 수 있게 된다.

제19도에 있어서, 다수의 패킷 가운데 각 바이트를 도청 방지를 위해 비밀 전송하는 기본 원리를 설명하기 위해 제17도에 도시된 제2 및 제3 바이트만이 서로 바꾸어진다. 수상기는 제19도에 도시된 패킷 버퍼를 구비하며, 34번째 패킷이 수신될 때 X로 표시된 바이트가 판독된다. 따라서, 1패킷에 대한 데이터가 재구성되어 디코드된다. 마찬가지 방법으로 35번째 패킷을 수신하자마자 0으로 표시된 바이트가 판독되고 36번째 패킷을 수신하자마자 △로 표시된 바이트가 판독되며 37번째 패킷을 수신하자마자 ●로 표시된 바이트가 판독된다. 물론 35번째 패킷은 어드레서 A₀로부터 기억되고 36번째 패킷은, 어드레스 A₀+34에서 시작되는 어드레스에 수신되며 37번째 패킷은 어드레스 A₀+68부터 기억된다. A₀는 패킷 버퍼의 선두 어드레스를 나타낸다. 각 패킷의 선두 바이트가 전송 순서에 따라 연속적으로 송신되면 유효 패턴의 수는 다음과 같이 주어진다.

33! 8.68x10₃₅

텔레비젼 신호의 수직 귀선 소거 주기에 1H를 이용함으로써 하루에 전송될 수 있는 패킷의 총수는 다음과 같다.

60x60x60x24=5.18x10₆

따라서 본 발명에 따른 도청 방지용 비밀 전송에 관한 기본원리를 알고 있다 할지라도 비밀 전송 패턴을 모르면 수신측에서 임의로 패턴을 만들어 송신 패턴이 조사될 때조차도 암호 해독을 위해 1029일이 필요하다. 따라서 해독이 불가능하게 된다.

더 나아가 34바이트를 각각 반전시키는 정보가 데이터에 부각되면 233패턴이 유효하여 전문학적 숫자인 233x1029일이 필요하게 된다.

제20도는 상기 비밀 전송을 해독하기 위한 ROM정보를 도시한다. ROM의 비트수는 다음과 같다.

34x(5+1)비트=204비트

제20도에서 어드레스는 첫째 패킷을 재기억시키는데 필요한 바이트수와 일치하는 패킷수를 나타낸다. 이 어드레스는 0에서 33까지 나타내기에 충분하여 5비트가 충분하다. 반전 정보는 한 패킷의 각 바이트가 반전되어 전송되었는지 아닌지를 보여준다. 이러한 목적을 위해 1비트만이 필요하다.

방송국이 제20도에 도시된 바와 같은 새로운 ROM만을 부여하면 방송국이 도청 방지용 비밀 어드레스 및 반전 정보를 변경시킬 때마다 허가없이 혹은 ROM없이는 그 방송국의 프로그램을 시청할 수 없다.

상기 어떠한 비밀 시스템이 사용된다 하더라도 시스템은 기능을 충분히 발휘한다. 반전 정보 및 비밀 어드레스는 16,34,68과 같은 다수의 비트마다에 대해 지정된다.

상기된 바와 같이 문자 방송을 위해 한 패킷을 형성하는 각각의 바이트가 다른 패킷에 의해 전송되는 실시예에서는 비트 에러가 버스트 형태로 발생될 때 조차도 에러 정정 능력은 향상된다. 본 발명에 따라(272,190)코드를 사용하는 8비트 에러 정정 방법에 따르면 한 패킷 정보가 손실되더라도 모든 정보가 재기억될 수 있다. 즉 프레이밍 에러가 발생할 때 조차도 다른 33개의 패킷에 에러가 없으면 모든 에러가 정정될 수 있다.

제17도에 도시된 경우에 있어서 수상기는 34×34바이트의 패킷 버퍼를 구비하며 수신 패킷 신호는 패킷 버퍼에 순환 기록되어 각각의 바이트는 경사지게 판독할 수 있게 된다. 따라서 패킷에 대한 신호는 재구성될 수 있다.

제18도에 도시된 실시예에 수신 패킷 신호는 예정된 구칙에 따라 경사지게 기록되어 34바이트를 연속적으로 판독함으로써 한 패킷 신호가 구해질 수 있게된다.

제19도에 도시된 실시예의 경우에 있어서 신호가 전송될 때 전송될 각 바이트의 임의로 배열되어 이 실시예가 주파수 대 변환기에 적용될 수 있게 되는 반면에 에러 정정 능력은 상기 실시예의 경우와 동일하게 유지될 수 있다. 따라서 방송국은 이러한 실시예를 유료 텔레비젼 시스템에서 장려한다.

제19도에 도시된 실시예 뿐만 아니라 제20도에 도시된 실시예의 경우에 있어서도 각 바이트에 대한 반전 정보는 데이터에 부가되어 텔레비젼 도청이 극히 어렵게 된다.

상기 제1도 내지 제20도를 참고로 하여 기술된 본 발명은 에러 정정이 실행될 수 없을 경우 에러를 정정하기 위해 비트 위치를 이동시킬 수 있는 장점이 있다. 마찬가지로, 근본적으로 정정될 수 없는 8비트 이상의 에러가 정정되는 가능성을 증가시킬 수도 있다. 또한, 에러 정정 능력은 저하되지 않는다. 따라서 본 발명은 문자 방송을 시스템에서 에러를 정정할 때 매우 효과적이며 따라서 문자 방송 지역은 상당히 확대될 수 있게 된다.

상기 실시예에서 정보가 코딩되는 디지털 신호가 텔레비젼 신호의 귀선 소거 주기에 삽입되는 것으로 기술된 반면에, 이러한 디지털 신호는 전송 선로에 여러 가지 형태로 삽입될 수 있거나 이러한 디지털 신호는 단독으로 사용될 수도 있다.

상기된 바와 같이(272,190)코드를 이용하는 에러 정정 방법은 일본이나 그외 다른 나라에서처럼 문자 방송 시스템용으로 가장 적합하다. 그러나 상기 기본적인 에러 정정 방법이 사용될 때 272비트로 구성된 한 패킷내의 8비트 에러는 정정할 수 있지만 8비트 이상의 에러는 거의 정정할 수 없다. 에러가 정정될 수 없을 경우 선두 비트가 이동되어 8비트 이상의 에러가 정정될 수 있게 되는 상기 개선된 에러 정정 방법에 따르면 처리 시간이 길어지는 단점이 있다.

따라서 제21도 내지 제25도에는 에러 정정 능력을 개선할 뿐만 아니라 처리 시간을 단축시키기도 하는 에러 정정 방법이 기술된다.

제21도에는 본 발명에 따른 에러 정정 회로에 대한 실시예가 도시된다. 제21도에는 출력포트(1100), 입력포트(1101), 병렬-직렬 및 직렬-병렬 변환기(1102), 272단계를 갖춘 데이터 레지스터(1103). 타이밍 발생기(1104), 로드 게이트 회로(1105), 82단계를 갖춘 신드롬 레지스터(1106), 디수결 논리 회로(1107), 정정 게이트 회로(1108), 시작 레지스터(1110), 정정 신호(1113), 정정될 데이터(1114), 정정된 데이터(1115), 연속 로드 데이터(1116), 준비 신호(1117), 신드롬 레지스터 신호(1118), 에러 정정 신호(1119), 로드 게이트 신호(1120), 정정 게이트 신호(1121), 로드 타이밍 신호(1122), 로드 클럭 신호(1123), 클리어 신호(1124), 에러 정정 클럭 신호(1126). 에러 상태 신호(1127), 모듈 2가산기(1128) 및 임계치 지정 신호(5비트)(1129)가 있다.

본 실시예의 기본적인 회로 구성은 첫째, 임계치는 신호(129)에 응답하여 변할 수 있게 구성한 점, 둘째, 직교 패리티 검사합 소자는 1비트 단축된 후 선두 비트를 구비하는 점을 제외하면, 제1도 내지 제20도를 참고로 하여 기술된 실시예의 구성과 실제로 유사하다. 따라서 전송 데이터의 선두 비트가 직교하면 로드 종료 신호가 제거된다.

다음에는 작동에 대해 기술된다. 이 실시예는 임계치를 17,16,15,14,13,12,11,10,9의 순으로 감소시킴으로써 정정이 실시되어 에러 정정 능력은 아래 기술되는 바와 같이 개선되는 특성이 있다.

첫째 CPU(도시 안됨)는 임계 레벨을 17(5비트 정보)로 세트시킨다. 그후 CPU는 시작명령(시작 신호 1110)을 발생시켜 신드롬 레지스터(1106)의 전체 82비트는 0으로 세트된다(리세트 신호(1124)참조).

그 결과로 다음 데이터가 로드될 준비가 된다. CPU는 1패킷에 해당하는 272 비트로 구성된 정보가 16비트 집단으로 분리시켜 연속적으로 17회 로드시킨다. CPU는 로드 데이터를 정정될 데이터(1114)상에 로드시켜 로드 명령이 발생되게 한다(로드신호(1111)참조).

로드 신호(1111)에 응답하여 로드 게이트 신호(1120) 및 로드 클럭 신호(16비트(1123))가 발생된다. 그 결과로 신드롬 레지스터(1106)의 데이터를 앞서기 위하여 로드 게이트 회로(1105)가 제어되고 정정될 데이터(1114)가 병렬-직렬 변환기(1102)에 로드되며 병렬-직렬 변환기(1102)에서 데이터 레지스터(1103)에 전송되는 데이터가 16비트만큼 이동되며 신드롬 레지스터(1106)내의 데이터가 16비트만큼 이동된다.

상기 작동은 17회 반복되어 선두 데이터는 데이터 레지스터(1103)의 선두에 이르게 된다. 신드롬 레지스터(1106)는 이미 신드롬을 발생시켰다. 즉, 82비트 신드롬 레지스터(1106)는 발진기 다항식 G(2)에 의해 데이터를 분리시킴으로써 구해지는 잉여 집단을 나타낸다.

여기서 S(x)는 신드롬이고, a₀…a₂₇₁은 727비트로 구성된 데이터이며, g(x)는 제1도 내지 제20도를 참조하기 전에 설명되는 생성 다항식이며, {}는 잉여 집단을 표시한다.

다음에는 에러 정정 작동에 관하여 설명한다. 정정 명령에 응답하여 CPU는 정정신호(1113)를 발생시킨다. 한편, 타이밍 발생기(1104)는 에러 정정 클럭 신호(1126)를 발생시켜 데이터 레지스터(1103)내에 기억된 데이터중 16비트만이 정정된 후 직렬-병렬 변환기(102)에 로드된다. 이러한 에러 정정은 EOR회로(즉, 모듈로 2가산기)(1108)에 의해 수행된다. 에러 정정 신호(1119)는 신드롬 레지스터의 82비트 내용에서 17개의 선형 조합을 만든다. 17개의 조합은 다수결 논리 회로(1107)(임계치 지정 신호(1129)에서 초기 임게치는 17이다)에서 비교되어 출력이 유도된다.

그러나 에러 정정 신호(1119)는 이 정정신호가 정정 게이트 신호(1121)에 응답하여 에러가 정정될 경우에만 정정되도록 구성된다(정정 게이트 회로(1108)참조). 에러 정정의 경우에 있어서와 같이 1비트 에러가 있으면 에러 정정 신호(1119)는 신드롬 레지스터(1106)의 내용을 수정하여 이 비트의 영향은 제거되게 된다.

16비트 에러가 정정 신호(1113)에 응답하여 이러한 방식으로 정정된 후 CPU는 준비신호(1117)가 발생되었는지 아닌지를 확인한 다음 입력포트(1101)에서 데이터(1115)를 판독한다. 정정신호(1113)은 17회 출력되어 272비트로 된 1패킷으로 구성된 신호가 재기억된다. 이 경우 정확하게 정정되었는가 아닌가를 에러 상태 신호(1127)를 조사함으로써 검출될 수 있다. 신드롬 레지스터(1106)의 내용이 모두 0이 아니면 아직도 에러 비트가 실재하게 되어 에러 정정이 다시 실행된다. 이 경우에 있어서 다수결 논리 회로(1107)의 임계치는 1만큼 감소된다. 즉, 새로운 임계치는 16이 되고 임계치 17를 정정한 데이터가 사용된다.

상기 작동은 임계치가 9가 될 때까지 반복된다. 그러나 신드롬 레지스터(1106)의 내용이 작동 진행 과정동안 모두 1이 될 때 에러 정정 작동이 완료된 것으로 간주된다. 다시 말하면 이 시간점에서 데이터는 정확한 값을 구비하여 이 시간 이후에 데이터를 에러 정정 회로에 인가시킬 필요가 없게 된다. 이 실시예에서는 입력포트 및 출력 포트상의 데이터가 16비트를 구비하는 동안 어떠한 필요 비트수도 유사한 방식으로 받아들일 수 있다.

제22도는 제21도에 도시된 바와 같은 회로의 제어 절차를 보여주는 플로우챠트를 도시한다. 이 경우 회로배치를 단순화시키기 위해 직교 패리티 검사 회로가 사용된다. 즉, 직교 패리티 비트합은 단축 비트상에서 직교하는 것이 아니라 실제 전송 비트의 선두에서 직교한다. 따라서 상기된 바와 같이 신드롬 레지스터의 휴지 작동은 로드 종료 명령 신호에 응답하여 제거될 수 있다. 다시 말하면, 로드 종료 신호는 필요하지 않다.

S₀,S₁,…S_8Z,S₈₁을 신드롬 레지스터(1106)의 내용이라고 하자. 이때 전송 비트의 선두에서 직교하는 직교 패리티 검사합 A₀,A₁,…A₁₆은 다음과 같이 주어진다.

A₀=S₁₆

A₁=S₇₀+S₇₅

A₂=S₄+S₂₂

A₃=S₂₀+S₂₆+S₄₄

A₄=S₂+S₂₄+S₃₀+S₄₈

A₅=S₃₄+S₅₁+S₅₆+S₇₇

A₆=S₇+S₄₃+S₆₀+S₆₄

A₇=S₁₅+S₁₃+S₄₁+S₄₇+S₆₅

A₈=S₁+S₁₀+S₄₆+S₆₃+S₆₇

A₉=S₃₁+S₄₂+S₄₅+S₄₉+S₅₄

A₁₀=S₉+S₁₂+S₂₁+S₅₇+S₉₄+S₈

A₁₁=S₅+S₃₆+S₃₈+S₃₉+S₄₉+S₅₂+S₆₁

A₁₂=S₆+S₃₇+S₃₉+S₅₀+S₅₃+S₆₂

A₁₃=S₀+S₁₁+S₁₄+S₂₃+S₅₉+S₇₆+S₈₀

A₁₄=S₈+S₂₇+S₂₈+S₃₅+S₆₆+S₈₈+S₇₉

A₁₅=S₃+S₁₃+S₃₂+S₃₃+S₄₀+S₇₁+S₇₃

A₁₆=S₁₇+S₁₈+S₂₅+S₅₆+S₅₈+S₆₉+S₇₂+S₈₁

다음에는 다수결 논리 회로의 임계치(가령, 17,16,15,…9)를 변별함으로써 얻어지는 장점에 관하여 설명한다. 예를 들어, 임계치가 17이라고 가정하자. 이때 에러의 수가 16이하일 때 오정정은 일어나지 않을 것이다. 그러나 임계치가 9일 때 오정정이 발생할 수 있다. 감축된 비트가 제거되면 직교 패리티 검사합으로 구성되는 행렬 A는 다음과 같이 구해진다.

선두 비트의 위치를 제외한 에러가 16개 이하이면 에러 패턴은 행렬 A의 곱에서 1의 수는 최대로 해도 16개이다. 임계치는 17이므로 에러 정정이 실행되지 않게 된다. 즉, 오정정이 일어나지 않는다. 16비트하의 에러가 선두 비트도 포함한다면 에러 패턴과 행렬 A의 곱은 17이 된다. 따라서 선두 비트가 에러이라면 에러수는 17이 된다. 15개의 에러가 선두 비트를 포함하는 행렬 A의 각 열에 구성되면 1의 수는 17개가 된다. 이 경우에 선두 비트는 정정되어 선두 비트만이 정확히 정정되게 된다. 상기 작동은 272회 반복된다. 따라서 임계치가 17이면 일부 에러가 정정되고 16개 이하의 에러가 있을 경우에는 오정정이 일어나지 않는다.

그 다음에는 임계치가 1/16로 감소되고 상기 작동과 동일한 작동이 반복된다. 15개 이하의 에러가 있으면 오정정이 실행되고 얼마간의 에러는 정정된다.

임계치는 15,14,13,12,11,10과 같은 방식으로 감소되고 에러 정정이 실행된다. 그 결과로 실제 에러수(16비트나 9비트)가 정정된다.

끝으로, 임계치는 원래의 값이 9로 세트되고 에러 정정이 이루어진다. 이 경우에 코드의 에러 정정 능력 때문에 8비트 이하의 잔여 에러가 정정될 수 있다.

상기된 바와 같이 본 발명에 따르면 임계치는 17에서 9로 연속적으로 감소되어 8비트 이하의 에러와 9 내지 16비트 에러의 대부분은 정정될 수 있다.

제23도는 본 발명에 따른 또 다른 실시예를 도시하며 제24도는 CPU(도시안됨)의 제어 절차를 설명하기 이한 플로우챠트를 도시하고 있다.

제21도에 도시된 바와 같은 에러 정정 회로에서 임계치는 필요에 따라 세트되며 에러 정정에 의해 구해지는 데이터는 재정정을 위해 다시 로드된다. 그 결과로 상당히 오랜 처리 시간이 필요하다. 제23도에 도시된 바와 같은 에러 정정 회로에서 거의 모든 회로 성분이 하드웨어이므로 처리 시간이 빨라진다. 제23도에 도시된 회로는 에러 정정 처리 및 임계치 설정이 제23도에 도시된 바와 같은 실시예에서 자동적으로 실행되는 점을 제외하면 제21도에 도시된 회로와 실제로 유사한 구조를 구비하여 동일한 참조번호는 제21도 및 제23도 모두 동일 부분을 지정하는데 사용된다.

제23도에 데이터 선택기(1300), 타이밍 발생기(1301), 다수결 논리 회로(1302), 데이터 판독신호(1302), 의사 클럭 신호(1304), 데이터 로드 클럭 신호(1305), 정정 클럭 신호(1306), 다음에 이용하기 위해 보존된 데이터(1307), 에러가 정정된 연속 신호(1308), 한 패킷의 데이터 검사가 완료된 시간 지점에서 발생되는 타이밍 신호(1309)가 예시된다.

제21도를 참고로 하여 기술된 바와 같이 CPU는 시작신호(1110)를 발생시킨다. 이 시작 신호에 응답하여 타이밍 발생기(1301)는 리세트 신호(1124)를 발생시켜 신드롬 레지스터(1106)의 내용이 모두 클리어되게 된다. 동시에 다수결 논리 회로(1302)의 임계치는 17로 설정된다. 그 다음에 CPU는 정정될 데이터를 병렬 데이터로서 세트시키고 로드신호(1111)를 발생시켜 데이터가 로드된다. 로드 클럭 신호(1112)에 응답하여 데이터가 병렬-직렬 변환기(1102)에 로드된다. 병렬 로드의 로드 클럭 신호(1123)에 응답하여 데이터는 데이터 레지스터(1103) 및 신드롬 레지스터(1106)에 로드된다. 데이터 선택기(1300)는 데이터가 로드될 때 로드된 데이터를 통과시키고 에러가 정정될 경우 데이터(1307)가 보존되도록 통과시키기 위한 게이트 회로이다. 따라서, 전체 272비트를 한 패킷에 로드시키는 것이 완료된다.

데이터의 로드 종료후 타이밍 발생기(1301)는 에러 정정 신호를 발생시킨다. 즉, 정정 게이트(108)는 개방되고, 정정 클럭 신호(1306)에 응답하여 신드롬 레지스터(1106)가 이동되며, 데이터 레지스터(1103)도 에러 정정을 위해 이동된다. 처음 사용된 임계치는 17이다. 제21도의 경우에 있어서와 같이 전체 272비트는 에러 정정된다. 이 경우에 임계치인 17로 정정된 데이터(272비트)는 데이터 레지스터(1103)에 남겨진다.

이 단계에서 에러 상태 신호(1127)가 에러를 도시하면 데이터 레지스터(1103)에 기억된 데이터는 아직까지 에러이다. 따라서 임계치는 1만큼 감소되고 에러 정정이 반복된다.

다수결 논리 회로(1302)는 에러 상태 신호(1127)를 수신한다. 다수결 논리 회로가 에러가 있다는 것을 검출할 때 임계치는 한 패킷 종료 신호의 타이밍에 응답하여 1만큼 감소된다. 신드롬 레지스터(1106)의 주기는 273비트이어서 신드롬 레지스터(1106)의 내용은 의사 클럭 신호(1304)에 응답하여서 1비트만큼 이동된다.

그 다음에 에러 정정은 임계치인 16을 이용하여 계속된다.

에러 상태 신호(1127)가 모든 에러가 정정되었다는 것을 나타낼 때 CPU는 데이터의 판독 주기에 들어간다.

모든 에러가 정정되지 않았다면 임계치가 9로 감소될 때조차도 에러 상태 신호(1127)는 에러를 나타내며 준비 신호(1117)가 발생된다.

데이터 판독신호(1303)에 응답항 데이터가 판독된다. 데이터 레지스터(1103)의 데이터는 데이터 판독 클럭 신호(1305)에 응답하여 직렬-병렬 변환기(1102)에 전달된다. CPU는 준비 신호(1117)에 응답하여 판독용 데이터 판독신호(1303)를 병렬 데이터(1115)에 출력시켜 에러가 정정된 후 1패킷의 데이터가 복원된다.

제25도는 다수결 논리 회로의 작동을 설명하는데 사용되는 블록선도이다. 제25도에는 다수결 논리 회로에 속하는 다수결 논리 소자(A₀내지 A₁₆)의 입력신호(1500), 감산기(1501), (1052), 게이트 회로(1503), 임계치를 1만큼 감소시키는 감산 명령 신호(1504), 임계치 신호(1505) 및 다수결 논리 회로(1501)의 출력(1506)이 있다. 상기된 바와 같이 제25도에는 정정 게이트 회로(1108), 리세트 신호(1124), 에러 상태 신호(1127) 및 패킷 종료 신호(1309)도 있다.

감산기(1502)는 리세트 신호(1124)에 응답하여 17로 세트된다. 즉, 제1임계치는 17이다. 272비트가 한번에 1비트씩 정정될 때 게이트(1503)는 1패킷 종료 신호(1309)에 응답하여 인에이블되어 에러 상태 신호(1127)가 이 게이트를 통과하게 된다. 초기 임계치인 17은 감산 명령 신호(1504)에 응답하여 1이 감소되어 16이 되고 이계치 신호(11505)가 전송된다. 다수결 논리 회로(1501)는 입력 신호 A₀내지 A₁₆가 임계치신호(1505)에 의해 표시되는 예정된 임계치 이상일때만 출력신호(1506)를 유도한다. 상기의 작동은 각 비트에 대해 실행되어 이에 의해 임계치 16에 의한 작동이 완료된다.

임계치 15내지 9에 대해서도 마찬가지의 작동이 반복된다.

제21도 및 제23도에 도시된 바와 같은 실시예에서 임계치는 에러 정정을 위해 17에서 9까지 순차적으로 감소된다. 그러나 중간 임계치 11,10,9가 선택되면 처리 시간은 단축될 수 있다. 이 경우 에러 정정 능력은 약간 감소된다. 즉, 9비트 이하의 총 에러와 대부분의 9비트 및 10비트 에러는 정정된다. 더 나아가 임계치가 17,15,13,11,9와 같이 감소되면 에러 정정 시간도 단축될 수 있다.

상기된 바와 같이 9비트 이하의 전체 에러는 완전히 정정될 수 있으며 16비트 내지 9비트의 대부분의 에러도 정정될 수 있다. 따라서 문자 방송 지역은 증가될 수 있고 에러 표시는 최소화될 수 있다. 컴퓨터 시뮬레이션에 따르면 9비트 및 10비트의 경우 에러는 100% 완전 정정되며 11비트의 경우 에러는 95%까지 정정된다.

제21도에 도시된 바와 같은 실시예에서 기본 에러 정정 회로를 수정하지 않고서 임계치만이 외부에서 지정되어 몇가지 하드웨어를 종래의 회로에 부가시킴으로써 본 발명이 간단하게 실행되는 장점이 있다.

제23도에 도시된 바와 같은 실시예의 경우에 있어서 제21도에 도시된 바와 같은 실시예에 사용되는 소프트웨어는 하드웨어로 대체되어 고속 작동이 가능하게 된다.

최종 실시예에서 점차로 감소되는 임계치의 수는 감소되어 에러정정에 필요한 시간은 단축될 수 있다.

제21도 제25도를 참고로 하여 상기된 실시예는 텔레비젼 신호의 수직 귀선 소거 주기를 이용하는 문자 방송 시스템에 적용될 수 있지만 본 발명은 모든 수평 라인이 사용되는 배타형 코드 방송 시스템에 동일하게 적용될 수 있다.

제1도 내지 제25도를 참고로 하여 기술된 상기 실시예에는 정정될 수 없는 다소의 에러가 실재하는 공통적인 단점이 있다. 따라서 제26도 내지 제29도에는 에러의 정정 가능성이 감소될 수 있는 에러 검출 회로에 대해 기술된다.

제26도는 본 발명에 따른 에러 검출 회로의 한 실시예를 도시한다. 제27도는 임계치가 감소되는 동안 에러 정정이 실행될 때 시뮬레이션의 결과를 도시하며 즉, 제27도는 임계치로 인한 정정 능력간의 차를 도시한다.

제27도에서 1은 다수결 논리 회로의 초기 임계치를 나타낸다. 제28도는 제26도에 도시된 바와 같은 실시예를 제어하기 위한 플로우챠트를 도시한다. 제28도에서 *로 표시된 블록은 CPU 의해 실행된다. 나머지 단계는 제26도의 회로에 의해 자동적으로 실행된다. 제28도에 도시된 바와 같은 단계는 제26도에 도시된 실시예의 설명과 연관하여 설명된다.

제26도에는 CPU 출력 포트(CPU는 도시되지 않음)(2100), 병렬-직렬 및 직렬-병렬 변환기(2101), 선택기(2102), 데이터 레지스터(272비트)(2103), 모듈로 2가산기(2104), CPU 입력포트(2105), 게이트(2106), 모듈로 2가산기(2107), 타이밍 발생기(2108), 신드롬 레지스터(28비트)(2109), 다수결 논리 회로(2110), 에러 정정 회로(2111), 클럭 신호(2112), 정정될 데이터(2113), 정정될 데이터(2114), 리세트 신호(2115), 로드 신호(2116), 패치 신호(2117), 에러 상태 신호(2118), 준비신호(2119), 데이터 로드 제어 신호(2120), 데이터 로드 펄스 신호(2121), 데렌, 로드 클럭 신호(2122), 에러 정정 게이트 신호(2123), 에러 정정 신호(2124), 신드롬 시프트 클럭신호(2125), 패치 클럭 신호(2126), 연속 로드 데이터(2127), 순환 데이터(2128), 신드롬 레지스터 신호(2929), 임계치 저감 신호(2130) 및 에러 정정 불가 신호(2131)가 있다.

CPU는 패킷 신호를 수신하고 에러 정정 처리를 시작한다. 우선 CPU는 리세트 신호(2115)를 발생시킨다. 그래서 신드롬 레지스터(2109)의 82비트는 모두 0으로 세트되고 타이밍 발생기(2108)는 초기 상태로 세트되며 다수결 논리 회로(2110)의 임계치는 초기치인 17로 세트되며 에러 검출회로(2111)에 포함되는 에러 정정 카운터는 0으로 세트된다. 따라서 카운터는 데이터를 다시 수신할 준비가 된다.

그런 다음 CPU는 수신된 패킷 신호(즉, 정정될 데이터(2113)를 병렬-직렬 변환기(2101)에 로드된다. 변환기(2101)가 8비트로 구성되면 패킷신호는 17회 로드된다. 로드시키는 것은 로드신호(2116)에 응답하여 실행된다.

로드 신호(2116)를 수신하자마자 타이밍 발생기(2108)는 데이터 로드 펄스 신호를 발생시켜 정정될 데이터(2113)는 변환기(2101)의 레지스터에 세트된다. 변환기(2101)의 데이터는 데이터 클럭 신호(2122)에 응답하여 데이터 레지스터(2103)와 신드롬 레지스터(2109)에 전송된다. 이 경우 게이트(2106)는 데이터 로드 제어 신호(2120)에 응답하여 제어되는 연속 로드 데이터(2127)가 게이트(2106)를 통과하게 된다. 데이터 선택기 (2102)는 연속 로드 데이터(2127)를 선택하기 위한 모드로 세트된다. 물론, 변환기(2101)가 8비트로 구성되면 로드 클럭 신호의 펄스수는 8비트이다.

변환기(2101)가 16비트로 구성되면 로드 클럭 신호의 펄스수는 16비트이다. 로드시키는 경우 다수결 논리 회로(2110)는 에러 정정 게이트 신호(2123)에 응답하여 금지되기 때문에 에러 정정 신호(2124)가 출력되지 않는다.

모든 데이터가 데이터 레지스터(2103) 및 신드롬 레지스터(2109)에 로드될 때 회로는 자동적으로 에러 정정 작동을 시작한다. 우선, 다수결 논리 회로는 제어신호(에러 정정 게이트 신호)(2123)에 응답하여 임계치인 17에 의해 인에이블되고 에러 정정 신호(2124)를 전달한다. 데이터가 전혀 에러를 포함하지 않을 때 에러 검출회로(2111)는 에러 정정 신호(2124)에 응답하여 신드롬 레지스터 신호(2129)로부터 에러를 검출하지 않는다. 그 결과로 에러 정정은 실행되지 않는다. 에러 상태 신호(2118)에 응답하여 CPU는 에러가 없다는 것을 검출하여 CPU에 기억된 수신된 패킷 신호가 재격납되게 된다.

에러 정정의 경우에 있어서, 클럭 신호는 데이터 로드 클럭 신호(2122)에 의해 공급된다. 한 주기로서 272비트로 구성된 클럭 신호가 전달될 때 신드롬 시프트 클럭 신호(2125)로 구성된 1비트 클럭에 응답하여 신드롬 레지스터(2109)의 내용만이 1비트만큼 이동된다. 이 경우 에러 정정 게이트 신호(2133)가 오프되어 에러 정정이 실행된다. 그 이유는 신드롬 273의 주기가 데이터 주가 272와 다르기 때문이다. 모든 에러가 순환 작동에서 정정될 때 에러 상태 신호(2118)는 에러가 없다는 것을 나타내며, 준비 신호(2119)에 응답하여 CPU로 패치된다.

따라서 CPU가 언제나 준비 신호(2119)를 기다리기에 충분하다. 준비신호(2119)는 인터럽트 제어라인에 공급되어 CPU가 정보 전달을 하게 된다.

모듈러 2가산기(2104)를 통과한 정정된 데이터(순환데이터)(2128)는 데이터 선택기(2102)를 통과하고 데이터 레지스터(2103)에 재로드된다. 에러 정정 회로(2111)는 에러 정정 신호(2124)를 계수하는 카운터를 포함한다. 이 카운터가 13을 나타낼 때 에러 정정 불가능 신호(2131)가 출력되어 에러 상태 신호(2118)는 에러 검출을 나타낸다.

상기 신호(2131)에 응답하여 발생기(2108)는 1주기의 비트 이동이 완료되는 점에서 준비 신호(2119)를 전달한다. CPU는 에러 상태 신호(2118)에 응답하여 에러가 있다는 것을 판단한다. 따라서, 이 패킷은 사용되지 않는다.

에러 정정이 1주기 데이터 이동 기간동안 완료되지 않으면(즉, 신드롬 레지스터(2109)의 모든 내용이 0이 아닐때나 에러 정정신호가 12회 이상 반복되지 않을 때) 다수결 논리 회로(2110)의 임계치는 타이밍 발생기(2108)로부터의 임계치(2130)에 대한 저감 신호에 응답하여 1만큼 감소하여 16이 되며 상기 작동은 반복된다. 이러한 작동이 반복되면 모든 에러가 완전히 정정되지 않을 수 있다. 이 경우 임계치는 임계치인 9에 의한 작동이 종료될때까지 점차로 감소된다. 이 시간에 에러 상태 신호가 에러가 없다는 것을 나타내지 않으면 에러가 검출되어 데이터는 사용되지 않게 된다. 이 경우 CPU는 준비 신호(2119) 및 에러 상태 신호(2118)에 응답하여 에러의 검출을 식별한다.

에러 정정이 도중에 종료될 때(즉, 신드롬 레지스터의 내용이 모두 0으로 되고 에러 정정 신호가 12회 이하로 출력될 때) 준비 신호(2119)는 이 임계치에 대한 272비트 이동완료와 동시에 전달된다. 따라서 에러 상태 신호(2118)에 응답하여 CPU는 모든 에러가 정정되었다는 것을 판단한다.

에러 정정 신호의 계수된 수의 수효가 에러 정정을 위해 12로 고정되는 이유는 임계치를 10이하로 점차적으로 감소시킴으로써 이루어지는 방식으로 비트 에러가 완전히 정정될 수 있고 11비트 에러는 90%까지 정정될 수 있기 때문이다. 제27도는 컴퓨터 시뮬레이션의 결과를 도시하고 있다.

에러 정정이 완전히 완료될 때(즉, 신드롬 레지스터(2109)의 내용이 모두 0으로 되고 에러 정정 카운트가 11이하로 될 때)CPU는 패치 신호를 전달하여 정정된 데이터를 판독하게 된다. 준비 신호(2119)는 페치 신호에 응답하여 일시적으로 통신중인 상태가 되지만 데이터가 직렬-병렬 변환기(2101)로 세트될 때 준비신호(2119)가 다시 나타나게 된다. 준비 신호(2119)에 응답하여 CPU는 변환기(2101)로부터 데이터를 수신한다.

요구된 데이터는 190비트의 길이를 구비하여 8비트가 동시에 패치되면 패치 신호 24회 발생되지만 한번에 16비트가 패치되면 패치 신호는 12회 발생된다. 190비트로 구성된 데이터가 패치된 후에 CPU는 데이터를 인터럽트 시켜 표시한 다음 패킷을 수신하기 위해 준비상태로 된다.

다음에는 본 발명에 따른 에러 검출 회로의 또 다른 실시예가 기술된다.

제26도에 도시된 바와 같은 실시예(에러 검출 회로)에서 신드롬 레지스터(2109)의 내용이 모두 0이고 에러 정정 계수가 11이하이면 에러 정정이 정확히 실행된 것으로 판정된다. 그러나 패킷 신호가 정확히 정정되어 재 격납될 가능성은 에러 계수의 한계를 증가시키거나 에러 계수를 변화시킴으로써 증가된다. 그러나 이 경우에 있어서, 에러 격납 확률도 증가되어 CRC(순환 여유도 검사)를 이용하여 데이터 위치에 있어서의 에러를 검사해야 한다.

제29도는 본 발명에 따른 에러 검출 회로에 대한 또다른 실시예를 도시한 것이다. 제29도에는 인코더(2400), 카운터(2401), 비교기(2402), 논리 OR 게이트(2403), 11을 나타내는 누름 단추 스위치(도시 안됨)으로부터 유도된 신호(2404), 12,13,14를 각각 나타내는 누름 단추 스위치로부터의 신호(2405), (2406), (2407), 무한의 의미를 나타내는 누름 단추 스위치로부터 유도된 신호(2408), 제26도에 도시된 바와 같은 리세트 신호(2115)와 유사한 신호(2409), 제26도에 도시된 바와 같은 신호(2124)와 유사한 에러 정정 신호(2410), 인코더(2400)로부터의 인코딩된 신호(2411) 내지 (2414), 카운터(2401)로부터의 출력 신호(2415),(제26도에 도시된 신호(2131)와 유사한 신호임)에러 정정수에 응답하여 출력되는 에러 검출 신호(2416) 및 신드롬 레지스터로부터 유도된 에러 검출 신호(2417)가 도시된다.

누름 단추 신호(2404) 내지 (2408)에 응답하여 이들 신호 가운데 하나는 외부 스위치에 응답하여 1이 되고 따라서 에러 검출을 판단하기 위한 임계 레벨이 지정된다. 예를 들어, 누름 단추 신호(2404)가 1로 세트되면 인코더(2400)로부터의 출력 신호(2411)내지 (2414)는 11을 표시한다. 즉, 신호(2411)은 1이 되고 신호(2412)는 1이 되며 신호(2413)는 0이 되며 신호(2412)는 1이 된다. 인코딩된 신호는 비교기(2402)에 인가된다.

리세트 신호(2409)는 에러 정정이 시작될 때 전달된다. 리세트 신호(2409)에 응답하여 카운터(2401)는 초기에 0으로 세트된다. 이러한 조건하에서 패킷 신호의 에러를 정정하기 위한 작동이 시작된다.

이때 카운터 입력 신호(즉, 에러 정정 신호)는 에러 정정을 위해 입력되어 카운터(2401)가 계산된다. 계수된 수가 인코딩된 신호(2411) 내지 (2414)에 의해 지정된 값을 초과할 때 비교 출력 신호(2416)는 1이 된다.

신드롬 레지스터로부터의 에러 검출 신호(2417)가 0일 때 조차도(즉, 신드롬 레지스터의 계수가 모두 0일 때)논리 OR 게이트(2403)를 통과한 비교기 출력 신호(2416)는 에러 상태 신호(2118)로서 1을 나타낸다. 따라서 에러 정정이 표시된다.

무한을 나타내는 누름 단추 신호가 1일 될 때 에러 정정 작동은 특수한 경우에 정지되는 데 즉, 비교기 (2402)의 한 입력값이 272를 초과하는 값에 세트될 때나 비교기 (2402)로부터의 출력신호(2416)가 1로 되지 않는 것이 직접적으로 제어되지 않을 때이다. 따라서 제29도에 도시된 바와 같은 회로는 제21도 내지 제25도를 참고로 하여 설명한 것과 유사한 방식으로 작용한다. 이 경우 에러 정정 가능성은 증가될 수 있다. 따라서 CRC에 의해 에러 정정 기능은 더 중요하게 된다.

상기된 바와 같이 누름 단추 신호(2404) 내지 (2407) 1만큼 증가되는 것으로 기술되었으나 동일한 기능은 2,3,4…만큼 증가시킴으로써 구해질 수 있다.

즉, 지정된 수가 4가 아니고 5이상 이거나, 3이하이다. 그렇다 하더라도 동일한 기능이 수행될 수 있다. 누름 단추 신호(2404)내지 (2408)가 CRT로부터의 명령에 응답하여 선택될 경우에도 동일한 기능이나 영향이 있다.

본 발명에 따른 에러 정정 회로의 또다른 실시예가 기술된다.

상기 실시예에서 에러 검출 신호(2416), (2417)가 CPU에 의해 식별되는 다른 플래그(flag)로서 세트되면(제29도 참조) 동일한 기능이 얻어질 수 있다. 신드롬 레지스터로부터의 에러 검출 신호(2417)만이 CPU에 의해 검출 에러 바이어스용으로 사용되는지 아닌지 혹은, 에러 정정수에 따라 변하는 에러 검출 신호(2416)가 CPU에 의해 에러 검출을 식별하기 위하여 정보에 포함되어야 하는지 아닌지는 사용자의 프로그램에 따라서 선택된다.

끝으로, 본 발명에 따른 제4실시예(에러 검출 회로)에 관하여 설명한다.

상기 제3실시예에서 CPU는 에러 검출 신호(2416)를 고려하지 않고서 카운터(2401)로부터의 출력 데이터를 직접적으로 식별할 수 있도록 지정되고 구성된다. 따라서 정정된 데이터가 사용될 수 있는가 없는가는 소프트웨어에 의해 결정된다. 제30도 내지 제40도를 참고로 하여 아래 기술될 프레이밍 타이밍을 검출할 경우 임계 레벨은 정상 패킷 신호의 에러 검출에 대한 임계 레벨과는 다르다. CPU가 카운터 수를 판독하면 프레이밍 타이밍이 정확한가 아닌가는 에러 검출 신호(2417) 및 프로그램에 의해 결정될 수 있다. 이 경우 비교기에 의한 비교는 필요하지 않으므로 에러 정정은 최종 단계에서 실행된다(즉, 임계치가 9에 이를 때까지). 또한, 에러 검출 비율은 언제나 소프트 웨어에 의해 계수되고 제어 되어 에러 검출시의 임계치가 제어된다. 따라서, 수신 상태와는 무관하게 에러 정정 확률이 예정된 레벨로 유지될 수 있다. 이 실시예는 에러 정정에 대한 계수를 이용함으로써 신호 변별 회로에 있어서의 부분적 레벨과 샘플 위상이 조정될 수 있다. 그리고 에러 정정 계수는 파평형 장치의 궤환 정보로서 사용될 수 있다.

상기 각각의 실시예는 제21도 내지 제25도를 참고로 하여 기술된 에러 정정 회로를 기본으로 하므로 다수결 논리 회로의 임계치를 17이 아닌 13으로 세트시키거나 임계치를 -1이 아닌 -2나 -3등으로 변경시킴으로써 또한, 예정된 임계치에서 에러 정정이 필요없을때까지 에러 정정 반복하고 에러 정정 신호가 나타날때에만 임계치를 감산함으로써 상기 효과와 유사한 에러 정정 효과가 얻어질 수 있다.

상기된 바와 같이 에러 정정 비트의 대략의 카운터는 제26도 내지 제29도를 참고로 하여 기술된 본 발명을 실행시킴으로써 식별되어 에러의 오정정 가능성이 감소될 수 있다.

다음에는 상기 실시예의 영향이 요약된다.

제1실시예에 따르면, 신드롬 레지스터로부터의 논리 OR작동과 에러 정정 비트를 계수함으로써 얻어지는 에러 검출에 대한 논리 OR작동이 구해지며 한 플래그로써 CPU에 전송되어 회로 뿐만 아니라 프로그램도 단순화된다.

제2실시예에 따르면, 에러 정정 비트의 계수의 임계치는 가변적이로 외부 누름 단추, A/D 변환기를 포함하는 장치 및 CPU에 의해 결정되어 에러 정정 비트의 계수에 대한 임계치는 난청 지역에서 증가된다. 따라서 난청 지역에서의 수신 가능성은 증가될 수 있다.

제3실시예에서, 신드롬 레지스터로부터의 에러 검출 및 에러 정정 비트수를 계수함으로 인한 에러 검출은 다른 플래그로 CPU에 전달되어 에러 정정은 CPU에 의해 결정된다. 이용 목적에 따라서 에러 정정 비트의 계수로 인한 에러 검출을 하지 않을 수 있다.

제4실시에에서 에러 정정 비트의 계수를 표시하는 카운터의 출력은 CPU로 직접 전달되어 에러 검출의 임계치가 소프트웨어에 의해 결정될 수 있도록 구성되었다. 에러 정정 계수는 신호 변별 회로 및 파평형 장치 등에 적용될 수 있다. 이 경우에 비교기의 임계치는 누름 단추는 CPU를 이용함으로써 직접적으로 결정 될 필요는 없다. 비교기 입력이 상태 신호로서 CPU에 인가될 경우 소프트웨어에 의해 카운터 출력과 비교함으로써 상기 제1, 제2 및 제3실시예와 유사한 구조가 구해질 수 있다.

상기된 바와 같이 제26도 내지 제29도를 참고로 하여 본 발명에 따라 에러 정정 비트의 수가 계수된다. 계수의 수가 크면 신드롬 레지스터의 내용이 모두 0이어서 에러 정정 가능성이 감소될 경우에조차도 에러 검출이 실행된다. 또한, 본 발명에 따르면 모든 다수결 논리 디코딩 에러 정정 코드뿐만 아니라 다른 신호도 에러 검출 기능을 가질 수 있다.

제30도 내지 제40도에서는 한 패킷내에 코드시작을 나타내는 프레이밍 동기화 재싱에 대해 기술된다. 제30도는 문자 방송 코드 신호의 전송 신호 구조를 도시한다. 제30도에는 수평 동기 신호(3100), 색 버스트신호(3101), 클럭 조정 신호(3102), 프레이밍 코드 신호(1303) 및 272비트로 구성되는 전송될 문자 코드 신호가 도시된다. 수신의 경우에 있어서, 각 라인상에 있으면서 전송되는 클럭 조성 신(3102)에 응답하여 클럭이 동기화되고 프레이밍 타이밍은 프레이밍 코드 신호(3103)에 응답하여 결정된다. 따라서 문자 코드 신호(3104)는 선두 비트로부터 페치된다.

제31도는 프레이밍 타이밍을 추출하는 기본 원리를 도시하며 프레이밍 코드와 수신된 8비트 신호사이의 코드 간격을 도시한다. 정확한 프레이밍 코드가 수신될때까지 이 코드의 최소 간격은 3이므로 1비트 에러가 있을 때에도 정확한 프레이밍 타이밍을 추출할 수가 있다. 제31도에는 클럭 조정 신호(3102), 프레이밍 코드 신호(3103) 및 프레이밍 타이밍(3202)이 있다.

본 발명에 따른 프레이밍 타이밍 검출 회로는 제32도 내지 제38도를 참고로 하여 기술된다. 제32도는 이 실시예의 전송된 신호 구조를 도시한다. 제32도에는 서비스 변별 및 인터럽트 신호(3300), 문자코드(182비트)의 정보 부분(3301), 에러 정정 패리티 비트(82비트)(3302), 8비트식 M회 연속 의사 펄스 신호(255비트로서 이 명세서에서는 PN신호라고 지칭함)(3303), PN 신호를 부가한 후의 문자 코드 정보 부분(3304), EOR부호(3306), PN 신호를 부가하기 전의 패킷 신호(3307) 및 PN 신호를 부각한 후의 패킷신호(3308)가 있다.

상기된 바와 같이 일본의 문자 코드 방송의 경우에는 (272,190)에러 정정 시스템이 적합하다. 따라서 제 32도에 문자 코드 신호(3104)가 전송된다. 즉, 서비스 변별 및 인터럽터 신호(3300)와 문자 코드 정보 부분(3301)은 190비트로 구성된 에러 정정 코드로 작용한다.

이 프레이밍 타이밍 검출 회로에 따르면 새로운 에러 정정 시스템은 에러 검출 능력을 구비하며, PN 신호(3303)에 비트 에러가 없을 때 비트 에러는 거의 1/2f로 감소되는 점을 이용함으로써 실행될 수 있다.

따라서 PN 신호(3303)없이 패킷 신호(3307)의 EOR가 한 비트씩 구해질 수 있으며, 패킷 신호(3308)로 변환된다. (8,4) 확대 해밍 코드에 의해 에러 정정 코드로 변환되는 서비스 변별 및 인터럽트 신호(3300)는 다른 시스템과 관련해서 볼 때 어떠한 수정이나 변경없이도 전송된다. 패턴 방식 문자 방송 시스템의 경우에 있어서 신호(3300)는 서비스 변별 및 인터럽트 신호(3300)에 응답하여 종래의 방식과 유사한 방식으로 디코딩 될 수 있다.

다음에는 수상기에서의 신호 처리에 대해 설명한다.

제33도는 CPU에 의해 수신된 패킷 신호를 도시한다. 제33도에는 종래의 프레이밍 코드 검출과 관련된 패치 신호(3400)와, 본 발명의 실시예에 의해 사용되고 36바이트로 구성된 프레이밍 코드를 포함하는 신호가 도시된다.

수상기에서 CPU에 패치되는 36바이트 신호(3401)의 프레이밍 타이밍은 에러 정정 작동 처리시 검출된다. 우선 수신된 신호(3401)의 선단이 프레이밍 타이밍으로 취급되고 전송 작동과 반대되는 작동이 실생되어 34바이트(272비트)가 에러 정정 회로에 인가된다. 여기에 많은 에러가 실재하면 프레이밍 타이밍은 정확하지 않은 것으로 식별된다. 1비트를 이동시킨 후의 위치는 프레이밍 타이밍으로 취급되며 동일한 작동이 반복된다. 상기 작동은 반복된다

정확한 프레이밍 타이밍이 구해질 때에는 최소한의 에러 비트수가 실재한다. 따라서 신호(3401)의 선두 타이밍은 클럭 조정 신호(3102)가 검출된 후 적절한 타이밍으로 세트된다. 그러나 신호(3401)의 선두 타이밍은 34바이트가 모두 포함되는 방식으로 패치되어 신호(3401)로 도시된 바와 같이 36바이트 데이터를 프레이밍 타이밍 앞의 한 바이트가 있는 위치에서 패치시키는 것이 적합하다.

일반적으로 M회 연속 신호에 대한 반복 패턴의 자동정정은 한 비트도 시프트 되지 않을 때는 2_n-1이고 나머지 경우에는 -1이다. 여기서 n은 M회 연속 차수를 나타낸다. 따라서 본 실시예에 따른 8비트의 경우에 있어서 n은 8이어서 일치하는 비트수는 비트가 시프트 되지 않을 때 255가 된다. 다른 시프트의 경우에 있어서 일치하는 비트수는 127([2_n-1]/2)이고 불일치하는 비트의 수는 128[(2_n-1]/2+1)이 된다. 즉, 비트가 시프트 되지 않을 때 에러 비트(불일치 비트(는 없으며 다른 경우에서는 에러 비트의 수가 128이 된다.

본 실시예에 따르면 정확한 프레이밍 타이밍이 구해질 수 없을 만큼 평균 128에러 비트가 발생한다. 물론 정확한 프레이밍 타이밍의 경우 에러 비트수는 0이다.

제34도는 에러 프레이밍 타이밍(즉, 정확한 프레이밍 앞의 8비트)의 경우에 있어서의 34바이트 패킷 신호를 도시한다. 패킷 신호(3500)는 수상기에서 PN 신호와 함께 더해진다. 신호부분(3501)에는 255-8=247비트가 더해지는데 이러한 비트의 약 1/2이 에러이다. 따라서 패킷 신호(3500)가 거의 모든 경우에 디코딩을 하기 위해 (272,190) 에러 정정 회로에 로드되어 에러수가 많아서 디코딩 하기 불가능하게 된다.

따라서 데이터는 1비트씩 시프트되고 제34도를 참조하여 기술된 상기 작동이 반복된다. 이때 정확한 패킷 신호(3600)가 제8비트에서 구해질 수 있다. 실제로 전송 선로로 인한 에러가 부각된다. 전송 선로를 인한 에러가 8비트 이하일 때(272,190)에러 정정 회로를 이용하여 정정 완료할 수 있으며 원래 패킷 신호가 재격납된다.

제36도는 상기 패킷 신호 에러 정정 절차를 설명하는 플로우챠트를 도시한다. 즉 에러 정정이 16비트 다음에는 일어나지 않을 경우 에러 검출로 간주된다. 제36도에 도시된 바와 같은 플로우챠트의 단계는 다음과 같다.

S₂단계에서는 36바이트를 로드시킨다. S₄단계에서는 시프트 수가 이미 결정되었는가를 판단한다. S₆단계에서는 결정된 시프트 수에 의해 34바이트를 1패킷으로 구성한다. S₈단계에서는 에러 정정이 가능한가를 판단한다. S₁₀단계에서는 패킷을 행한다. S₁₂단계에서는 선두로부터 34바이트를 한 패킷으로 간주한다. S₁₄단계에서는 에러 정정이 가능한가를 판단한다. S₁₆단계에서는 16회의 시프트가 행해졌는가를 판단한다. S₁₈단계에서는 1비트가 시프트 된 위치로부터 34바이트를 한 패킷으로 간주한다. S₂₀단계에서는 시프트 수를 세트한다. S₂₂단계에서는 에러 검출 및 에러 정정 처리를 한다.

제37도는 본 실시예의 신호 로드 회로를 도시한다. 제37도에는 타이밍 발생기(3800), 지연회로(3801), 어드레스 제어장치(3802), CPU(3803), CPU(3803)내지 RAM(3804), 에러 정정 회로(3805), 문자 코드 멀티플렉서 신호(3806), 클럭 신호(3807), 라인 게이트 신호(3808), 라인 코드 신호(3809), DMA 요구 신호(3810), DMA이 승인 신호(3811), 문자 코드용 기록 타이밍 신호(3812), 어드레스 신호(3813), 기록 제어 신호(3814), 에러 정정 제어 신호 및 정정될 패킷 신호(3815)와 에러 정정 상태 신호 및 에러 정정된 패킷 신호(3816)가 있다.

10H 내지 21H의 수직 귀선소거 주기동안 문자 코드 방송이 다중 송신딜 경우에는 조차도 종래의 텔레비젼 방송의 화상 표시는 역으로 영향을 받지 않는다. 따라서 실제로 10H 내지 21H 기간동안 문자 코드 신호의 다중 송신에 영향을 미치는 것에 대해서 고려된다.

상기 DMA 요구 신호(3810)는 멀티플렉스 문자 코드 신호를 CPU 내의 RAM(3804)에 직접 기록하는데 사용된다. 타이밍이 제9라인 근처에서 세트되는 것이 좋다. CPU(3803)가 DMA 요구 신호를 수신할 때 CPU는 DMA 승신신호(3811)를 어드레스 제어 장치(3802)에 출력시켜 RAM(3804)은 어드레스 제어 장치(3802)에 의해 제어된다.

라인 승인 신호는 문자 코드 신호가 겹쳐지는 라인상의 게이트 신호이며 라인 게이트 신호의 상승시간은 클럭 신호(3807)의 위상에 따라 변한다. 일반적으로 라인 게이트 신호(3808)는 잡음에 의한 지터(jitter)성분을 포함한다. 지터의 역 역방향을 방지하기 위하여 지연 회로(3801)는 라인 게이트 신호(3808)의 위상이 클럭 신호(3807)의 위상과 중간점과 일치하도록 조정된다. 즉, 클럭신호(3807)가 5.73MHz의 주파수를 구비하므로 라인 게이트 신호(3808)는 +175/2ns에 세트된다.

따라서 라인 게이트 신호(3808)의 위상이 각각의 H에 대해 빗나가는 것이 방지될 수 있다. 각각의 H서 위상 지터를 구비하지 않은 게이트 신호(3812)에 응답하여 어드레스 제어장치(3802)의 작동이 시작된다.

라인 코드 신호(3809)의 라인수에 응답하여 어드레스 제어장치(3802)의 시작 어드레스가 식별된다. 각각 8비트로 구성된 데이터(3806)는 이 시작 어드레스에서 시작하여 RAM(3804)에 기억된다. 어드레스 신호(3813) 및 기록 제어 신호(3814)는 RAM(3804)을 제어하는데 사용된다.

상기 작동은 각 라인에 대해 실행된다. 전체의 멀티플 신호를 수신하는 CPU(3803)는 각각의 패킷 신호에 대해 상기 작동(제36도와 비교)을 실행한다. 에러 정정 신호 및 패킷 신호(3815)가 정정되기 때문에 에러 정정 상태 신호 및 에러 정정된 패킷 신호(3816)는 본 실시예와 무관하여 본 명세서에는 상세하게 설명되지 않는다.

제37도에 도시된 바와 같은 신호 로드 회로는 프레이밍 신호에 대한 검출회로를 고려하지 않을 수 있다. 즉, 각각의 필드에 대해서 RAM(3804)의 내용은 모두 0으로 리세트되어 각각의 라인 멀티플렉서 신호를 비되지 않는지가 식별된다. 클럭 라인 신호(3102)가 실재할 때에만 라인 게이트 신호(3808)가 전달되기 때문이다. 또 다른 예로서 각각의 H에 대한 클럭 조정 신호가 실재하는지 않는지를 나타내는 정보를 세트시켜 레지스터로부터의 데이터를 판독함으로써 동일한 목적을 얻을 수 있다.

제38도는 클럭 조정 신호의 유무를 판단하는 회로에 대한 실시예를 도시한다. 다시 말하면 제38도는 CPU(3803)가 레지스터로부터의 데이터를 판독하게 함으로써 각 H에 대한 클럭 조정 신호가 검출되는 시스템에서 사용되는 실제 하드웨어 구조를 도시한다.

제38도에는 라인 어드레스 디코더(3900), 10H라인 내지 21H라인에 관한 클럭 조정 실재 신호(3901) 내지 (3912), 10H라인 내지 21H라인에 관해 클럭 조정 신호가 실재하는지 않는지를 표시하기 위한 레지스터(3925) 및 (3913) 내지 (3923)과 CPU(3803)의 입력 포트를 향하는 입력신호(3924)가 있다.

DMA 요구신호(3810)에 응답하여 레지스터(3925) 및 (3913) 내지 (3923)는 모두 0으로 클리어 된다. 그런 다음 라인 코드 신호(3809)의 내용은 어드레스 디코더(3900)에 의해 디코딩 되고 라인 게이트 신호(3808)는 클럭 조정 신호가 실재할 때 각각의 타이밍에 응답하여 신호(3901)내지 (3912)로 분리된다. 따라서 레지스터(3925) 및 (3913)내지 (3923)는 모두 0으로 세트된다. 0은 클럭 조정 신호가 없다는 것을 나타내며 1은 클럭 조정 신호가 실재한다는 것을 나타낸다. 따라서, CPU(3803)가 입력포트로부터의 데이터를 판독할 때 CPU는 어느 라인이 중복된 데이터를 반송하는가를 즉각 식별할 수 있다.

프레이밍 타이밍 검출 회로에 대한 제2실시예에 대해 설명한다.

상기 제1실시예에 있어서 정확한 시프트 수는 일정하게 결정되고 이 시프트 수를 기준으로 하며 즉, 기준으로서 이 시프트 수를 사용함으로써 정확한 위상이 검출된다. 이러한 시스템에 따르면 데이터가 각각의 H에 대해 서로 다른 위상에서 세트되면 아무런 가치가 없다. 따라서 제1실시예는 개선된다. 즉, 정확한 위상이 각각의 H에 대해 기억되는 시스템이 제공된다. 이 경우에 제어 절차는 제36도를 참고로 한 상기 절차와 유사하다. 그러나 제36도에서 S₄단계는 시프트 수대 수신된 H에 대한 최적 시프트 수에서 판단되어야 한다.

또한 S₂₀단계는 수신된 H에 대한 최적 시프트 수로 시프트 시키도록 판단해야 한다.

최종적으로 프레이밍 타이밍 회로에 대한 제3실시예를 설명한다.

에러 정정을 예정된 시프트 수에 의해 영향을 미칠 수 없다면 정확한 시프트 수를 수신하는 알고리즘을 개선함으로써 요구된 시프트 수를 결정할 수 있다.

제39도는 CPU의 RAM에 기억된 36바이트 데이터를 도시한다. 여기에는 36바이트 패킷신호(4000)가 도시된다. a점은 전 단계에서 결정된 프레이밍 타이밍을 나타낸다. k는 연속적으로 변화하는 변수이고 x는 이 시간점에서 기대되는 프레이밍 타이밍이다. 검사는 다음과 같이 실행된다.

x=a+k

여기서 a≤x≤15이다. x가 범위를 벗어나면 아무런 의미도 없게 된다. 정정 프레이밍 시간은 a점 근방에서 좌우로 이동시킴으로써 검색된다.

제40도는 프레이밍 타이밍 검색 절차를 설명하는데 사용되는 플로우 챠트를 도시한다. 각 단계는 제40도를 참고로 함으로써 명백히 드러나므로 본 명세서에는 상세히 설명되지 않는다. 상기된 바와 같이 본 발명에 따른 프레이밍 타이밍 검출회로에 따르면, 프레이밍 타이밍 추출회로 및 프레이밍 타이밍용 위상 로크 회로는 제거되어 하드웨어의 로드가 감소된다. 더 나아가 프레이밍 타이밍 검출 능력은 (272,190)에러 정정 시스템을 기본으로 하였고 이 검출 능력은 종래의 8비트 프레이밍 코드 시스템에 비하여 상당히 개선된다.

프레이밍 타이밍 검출 회로에 대한 제1, 제2 및 제3실시예와 관련하여 기술된 시스템에 있어서 중복된 PN신호(즉, 배타적 OR신호)는 255비트로 구성된 것으로 기술되었거나(제32도와 비교) PN 신호에 동일한 PN 신호의 제1부분을 부가하고 나머지 부분위에 PN신호를 중복시킴으로써 동일한 효과를 얻을 수도 있다. 이 경우 부각될 PN 신호는 33바이트 즉, 264비트로 구성된다. 상기된 바와 같이 255비트 주기를 갖춘 8비트 신호가 사용되지만 9비트나 10비트를 사용함으로써 동일한 효과를 얻을 수 있다.

본 발명에 따르면 프레이밍 타이밍이 틀릴 경우 거의 모든 경우에서 패킷 신호 에러 정정 회로는 에러 정정이 불가능하다는 것을 나타낸다. 따라서 프레이밍 코드를 근거로한 프레이밍 타이밍 추출 회로를 사용하지 않고서 프레이밍 타이밍을 찾을 수 있다.

프레이밍 타이밍 검출 회로의 제1실시예에 따르면 전체 데이터가 36바이트로 구성된 것으로 간주하고 프레이밍 타이밍을 1비트씩 이동시킴으로써 정상적인 프레이밍 타이밍 위상과 비교하여 8비트보다 이른 타이밍에서 코드된다. 따라서 발견된 타이밍이 기억되고 그 다음 단계에서 기억된 프레이밍 타이밍에 응답하여 패킷 신호가 기억된다. 그 결과로 CPU의 로드가 감소되는 장점이 있다.

프레이밍 타이밍 검출 회로에 대한 제2실시예에 따르면 제1실시예에 따라 구해진 프레이밍 타이밍이 각각의 H에 대해 기억하는 시스템이 사용된다. 따라서 멀티플렉스 위상이 각 라인에 대해 서로 다를 경우에서 조차도 한 패킷 신호의 에러는 짧은 시간내에 정정될 수 있는 장점이 있다.

프레이밍 타이밍 검출회로의 제3실시예에 따르면 예정된 프레이밍 타이밍으로는 에러 정정이 불가능할 때 프레이밍 타이밍은 에러 정정이 불가능한 예정된 프레이밍 위상의 근방에서 발견된다. 결국(본 실시예의 상세한 설명에 따라)프레이밍 타이밍은 짧은 시간내에 찾을 수 있다.

상기된 바와 같이, 단축된 에러 정정는 272비트(즉, 34바이트)를 구비한 것으로서 고려되었다. 또 다른 예로서, 요구된 코드 길이로 단축될 어떤 종류의 에러 정정 코드라도 사용될 수 있다. 다시 말하면, 한 패킷에 최장 블록을 갖춘 무작위 다중 에러 정정 코드를 선택한 후 무작위 다중 에러 정정 코드는 n(n=1,2,…)비트만큼 단축된다. 예를 들어 33바이트(즉, 264비트)를 코드 길이로 하는 경우 (264, 182) 코드가 사용된다. 따라서 본 실시예에 기술된 데이터 레지스터는 182 비트의 길이를 필요로 하며 휴지 작동은 로드 종료 시간에 9비트를 단축시키기 위해 신드롬 레지스터를 사용하여 9회 반복된다. 이 경우 직교 패리티 검사 합계가 선두 비트에서 9번째 비트가 직교되도록 구성되면 신드롬 레지스터가 9비트를 휴지 작동시킨다.

Claims (20)

1. 소정 길이의 데이터 신호 부분을 갖는 패킷 형태의 문자 정보 방송하기 위한 방송 시스템에서, 방송 된 문자 정보내에 포함된 에러를 정정하는 에러 정정 방법에 있어서, 적어도 패킷의 데이터 신호 부분 길이 정도의 블록 길이를 갖는 무작위 다중 에러 정정 코드를 선택하고, 블록 길이를 패킷의 데이터 신호 부분과 일치시킬 필요가 있을 경우, 블록 길이를 단축시키는 단계와, 상기 문자 정보로부터 문자 코드 신호를 형성시키는 단계와, 상기 문자 코드 신호를 복수개의 패킷에 순차적으로 할당시키는 단계와, 상기 각 패킷에는 상기 다중 에러 정정 코드에 따라 정해지는 패리티 비트와 문자 코드 신호가 포함되어 있으며, 상기 데이터 신호부분내의 각 패리티 비트와 활당 문자 코드 신호를 상기 패킷의 순서로 하여 방송시키는 단계 소정의 열이 모두 1로 구성된 행렬로서 승산시키는 단계와, 재생 문자 코드 신호로부터 문자 정보를 디코딩 하는 단계를 구비한 것을 특징으로 하는 에러 정정 방법.
2. 제1항에 있어서, 한 패킷의 데이터 신호 부분은 272비트를 길이를 가지며, 무작위 다중 에러 정정 코드는 문자 정보 방송용으로서 다수결 논리 차집합 순환 코드 형태로 191개의 정보 비트와 82개의 패리티 비트로 구성된 273개의 데이터 비트를 가지며, 무작위 다중 에러 정정 코드는 1개 정보 비트가 단축되어서 272개의 데이터 비트는 한 패킷의 데이터 신호 부분을 형성하기 위해 보존하는 것을 특징으로 하는 에러 정정 방법.
3. 제1항에 있어서, 한 패킷의 데이터 신호 부분은 264 비트를 가지며, 무작위 다중 에러 정정 코드는 문자 정보 방송용으로서 다수결 논리 차집합 순환 코드 형태로 191개의 정보 비트와 82개의 패리티 비트로 구성된 273개의 데이터 비트를 가지며, 무작위 다중 에러 정정 코드는 9개의 정보 비트가 단축되어서 264개의 데이터비트는 한 패킷의 데이터 신호 부분을 형성하기 위해 유지되는 것을 특징으로 하는 에러 정정 방법.
4. 소정 길이의 데이터 신호 부분을 갖는 패킷 형태인 문자 정보의 송수신을 위해 송신측과 수신측을 갖는 방송 시스템내에, 상기 송신측과 수신측간의 전송 경로를 에러를 정정하는 에러 정정 시스템에 있어서, 송신측에는, 한 패킷의 데이터 신호 부분의 길이 정도의 블록 길이를 갖는 무작위 다중 에러 정정 코드를 발생시키고, 상기 블록 길이를 패킷의 데이터 신호부분과 일치시킬 경우 블록길이는 단축 시키는 수단(200,201,202,204,206)과, 최소 1개의 패킷을 포함하는 데이터 신호를 방송하는 수단(205)를 구비하며, 수신측에는 방송 데이터 신호를 수신하는 수단(300)과 문자코드 신호를 재생하기 위해 소정의 열전체가 1인 행렬로서 수신 데이터 신호를 승산시키는 수단(301 내지 343)과, 재생 문자 코드 신호로부터 문자 정보를 디코딩하는 수단(344)를 구비하는 것을 특징으로 하는 에러 정정 시스템.
5. 제4항에 있어서, 1패킷의 데이터 신호부분은 272비트의 길이를 가지며, 상기 무작위 다중 에러 정정 코드 발생용 수단은 다수결 논리 차집합 순환 코드 형태인 191개의 정보 비트와 82개의 패리티 비트로 구성된 273개의 데이터 비트를 포함하는 신호를 발새하는 수단과, 상기 신호를 1개의 정보 비트씩 단축시키는 수단을 구비하여, 272개의 데이터 비트가 1패킷의 데이터 신호 부분을 형성하도록 유지되며, 상기 방송 수단은 상기 데이터 신호로서, 1패킷이 190개의 정보 비트와 82개의 패리티 비트로 구성된 272개의 데이터 비트를 갖는, 복수개의 패킷을 형성하기 위한 수단을 구비하는 것을 특징으로 하는 에러 정정 시스템.
6. 제4항에 있어서, 1패킷의 데이터 신호 부분은 264비트 길이를 가지며, 상기 무작위 다중 에러 정정 코드 발생용 상기 수단은, 다수결 논리 차집합 순환코드의 형태로 191개의 정보 비트와 82개의 패리티 비트로 구성된 273개의 데이터 비트를 포함하는 신호를 발생하는 수단과, 상기 신호를 9개의 정보 비트만큼 단축시키는 수단을 구비하여 264개의 데이터 비트가 1패킷의 데이터 신호 부분을 형성하도록 하며, 상기 방송 수단은 상기 데이터 신호로서, 1개의 패킷이 182개의 정보 비트와 82개의 패리티 비트로 구성된 264개의 데이터 비트를 갖는 복수개의 패킷을 형성하기 위한 수단을 구비하는 것을 특징으로 하는 에러 정정 시스템.
7. 제4항에 있어서, 상기 승산 수단에는, 데이터 신호 부분에서 비트 에러 검사하기 위해 1패킷의 데이터 신호 부분을 수신하기 위한 신드롬 레지스터(302,403,1106)와, 데이터 신호 부분을 저장하기 위한 패킷의 데이터 신호 부분을 수신하는 데이터 레지스터(301,404,1103)와, 상기 신드롬 레지스터 출력의 다수결을 유도하기 위해, 상기 신드롬 레지스터로부터의 출력은 수신하는 논리수단(341,405,1107,1302,1501)과, 상기 다수결 논리 수단으로부터의 출력에 따라서, 상기 데이터 레지스터 출력의 선두 비트를 정정시키는 수단(343,424,1108,1128)과, 상기 다수결 논리수단으로부터의 출력에 따라서, 상기 신드롬 레지스터의 내용을 정정시키는 수단(303,424,1108,1128)을 구비하는 것을 특징으로 하는 에러 정정 시스템.
8. 제7항에 있어서, 상기 다수결 논리 수단에 대한 입력 소자수 이내의 판정 임계치를 상기 다수결 논리수단에 세트시키는 세팅수단(1129,1309,1505,2115)과, 1패킷의 데이터 신호 부분내의 전체 비트가 모두 정정된 후, 판정 임게치가 소정 임계치에 달할 때까지, 상기 판정 임계치로부터 소정의 값을 순차적으로 감소시키는 방식으로 하여, 상기 세팅 수단을 제어하는 수단(1129,1309,1502,2130)를 부가적으로 구비하는 것을 특징으로 하는 에러 정정 시스템.
9. 제8항에 있어서, 1패킷 데이터 신호 부분은 272비트의 길이를 갖고, 190비트 정보 신호와 82비트 패리티 신호를 수용하며 상기 다수결 논리수단의 판정 임계치는 미리 17로 세트되며, 연속적으로 감산된 상기 소정치는 판정임계치 17이 9가 될 때까지 순차적으로 감소시키는 방식으로 하여 1로 세트디는 것을 특징으로 하는 에러 정정 시스템.
10. 제8항에 있어서, 상기 판정 임계치는 외부 장치로부터의 명령에 응답하여 세트되는 것을 특징으로 하는 에러 정정 시스템.
11. 제8항에 있어서, 상기 판정 임계치를 세트시키는 수단과, 상기 데이터 레지스터에서 판독된 데이터를 다시 로드하기 위한 수단을 부가적으로 구비하는 것을 특징으로 하는 에러 정정 시스템.
12. 제8항에 있어서, 상기 판정 임계치는 순차적으로 1씩 감소되는 것을 특징으로 하는 에러 정정 시스템.
13. 제8항에 있어서, 상기 판정 임계치는 1이상의 정수로서 순차적으로 감소도는 것을 특징으로 하는 에러 정정 시스템.
14. 제8항에 있어서, 상기 판정 임계치는 9내지 16으로 된 수중에서 선정된 초기값으로부터 시작되는 것을 특징으로 하는 에러 정정 시스템.
15. 제8항에 있어서, 순환 정정되는 동안 상기 다수결 논리수단에서 발생된 에러 정정 비트수를 계수하는 수단과, 상기 신드롬 레지스터의 내용이 모두 제로 상태로 세트되더라도, 상기 계수 수단으로부터의 계수값이 소정치에 달할 때 에러가 검출되었음을 결정하는 수단을 포함하는 에러 검출회로를 구비하는 것을 특징으로 하는 에러 정정 시스템.
16. 제15항에 있어서, 검출회로에서는 소정치가 외부 장치로부터의 명령에 응답하여 세트되도록 하는 것을 특징으로 하는 에러 정정 시스템.
17. 제7항에 있어서, 순환 정정시에 상기 다수결 논리 수단에서 발생된 에러 정정 비트수를 계수하는 수단과, 상기 신드롬 레지스터의 내용이 모두 제로 상태로 세트되더라도, 상기 계수 수단으로부터 계수된 값이 소정치에 도달한 경우에 에러가 검출되었음을 결정하는 수단을 갖는 검출 회로를 부각되는 구비하는 것을 특징으로 하는 에러 정정 시스템.
18. 제7항에 있어서, 단 하나의 신드롬 레지스터만이 상기 다수결 논리수단으로부터의 출력이 정지되는 동안에, 상기 블록 길이와 패킷의 신호 데이터 부분 길이와의 차이에 대응하는 비트 개수에 의해 비트 단위로 이동되며, 상기 신드롬 레지스터와 상기 데이터 레지스터는 상기 비트 개수에 의해 신드롬 레지스터의 이동이 완결되었을 때에 이동되는 것을 특징으로 하는 에러 정정 시스템.
19. 제4항에 있어서, 신호 패킷의 데이터 신호 부분내에 채워진 정보는, 일군이 다수개의 비트로 구성된 복수개의 군으로 분할되어 있으며, 상기의 복수개의 군을 분리 패킷에 할당된 것을 특징으로 하는 에러 정정 시스템.
20. 제19항에 있어서, 상기 수신 수단은 34패킷에 대한 데이터 신호 부분을 저장하기 위한 수단을 구비하여, 방송국의 데이터 형식과 일치하여 형성된 신호는 상기 저장 수단에 기록되거나, 저장 수단으로부터 판독되는 것을 특징으로 하는 에러 정정 시스템.

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